CN114721983B - 一种ddr4加速读写装置 - Google Patents

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Abstract

本发明特别涉及一种DDR4加速读写装置。该DDR4加速读写装置，包括数据缓存模块、优先级模块、数据格式转换模块、仲裁模块、DDR数据模块和上位机；通过乒乓传输的方式进行数据传递，所述优先级模块通过地址选通以及增加单独的数据位宽来确定优先级的方式来确定读写的优先级，所述数据格式转换模块将数据转换为DDR4所支持的数据位宽后，通过仲裁模块结合优先级和读写操作模式的方法，来交互DDR4模块进行数据的读写。该DDR4加速读写装置，在保证大容量数据吞吐储存处理的同时可以自定收发时序，并按照指定的收发速度将信息传递给上位机；在收发过程中，全程为扰码传输方式，进而保证了信息传递的稳定性和安全性。

Description

一种DDR4加速读写装置
技术领域
本发明涉及电子与通信技术领域，特别涉及一种DDR4加速读写装置。
背景技术
DDR4内存最重大的优势莫过于能够提高频率和带宽，并且支持大量数据的存放和读取。在无线通信领域数据的吞吐量日益变大的前提下，提高大数据量的吞吐量和处理方式成为了日益增长的需求。针对有多种优先级顺序的数据请求，使用FPGA并行处理实现，可靠性更高。
基于上述情况，本发明提出了一种DDR4加速读写装置。
发明内容
本发明为了弥补现有技术的缺陷，提供了一种简单高效的DDR4加速读写装置。
本发明是通过如下技术方案实现的：
一种DDR4加速读写装置，其特征在于：包括数据缓存模块、优先级模块、数据格式转换模块、仲裁模块、DDR数据模块和上位机；
通过乒乓传输的方式进行数据传递，所述优先级模块通过地址选通以及增加单独的数据位宽来确定优先级的方式来确定读写的优先级，所述数据格式转换模块将数据转换为DDR4所支持的数据位宽后，通过仲裁模块结合优先级和读写操作模式的方法，来交互DDR4模块进行数据的读写。
所述数据缓冲模块包括写入的数据缓冲模块和读出的数据缓冲模块，分别位于装置的输入输出两端，且分别与优先级模块连接，通过乒乓操作的方式进行大容量且不间断的数据输入和数据读出；
所述优先级模块接收到带有优先级的写入读出指令之后，经过比较判断，为该地址首两位加入标志信号，以判断优先级和读写模式；
若数据写入格式不符合DDR4操作的数据位要求，所述数据格式转换模块将其转化为DDR4格式对应的数据位宽；
所述仲裁模块连接，根据优先级的高低，结合DDR用户层的指令进行读写操作，并与上位机连接；物理连接通过DDR4的PHY(物理)层经行实际连接，在完成数据处理后，若为读出指令，仲裁模块则通过乒乓操作进行不间断的数据输出。
所述数据缓冲模块包括两个多路选择器MUX，两个FIFO(First Input FirstOutput，先入先出队列)和一个数据流运算处理单元；
其中一个多路选择器MUX作为输入选择，另一个做为输出选择；两个FIFO作为数据缓冲单元，所述数据流运算处理单元负责进行数据拼接，其上限为DDR对应的数据位宽，64或128bits。
所述优先级设定模块包括DDR初始地址设定单元，读写请求接收单元以及优先级排序单元；
引出与DDR4用户层的ddr4_app_addr引脚来确定初始值，每次加上突发地址的长度进行地址操作，同时接受该地址所对应的读写优先级请求，从而生成地址数与优先级判断数相加的操作数，进入到仲裁模块中。
所述数据格式转换模块包括数据流入接口和与DDR用户层交互的mask接口，采用循环语句来检测数据位宽，并补齐至指定数据位宽，保证DDR读写操作的有序进行。
所述数据格式转换模块通过与DDR4用户层界面的app_mask信号交互，将所输入信号补齐至64bits/128bits，即DDR4模块所适应的数据格式，从而保证DDR4在进行读写操作时的稳定性和数据对齐。
所述读写仲裁模块包括读写模式优先级的状态机判断单元，通过控制DDR的用户层界面以及DDR读写操作单元；
所述读写模式优先级的状态机判断单元优先级判断准则分为2种：写模式由低到高分为00和01，读模式分为由低到高分为10和11；
若出现同优先级读写的情况，则优先执行写指令，待有溢出指令或者写完成指令后再执行同优先级的读指令，若发现不同优先级的相同指令，则执行优先级高的指令，若发现相同指令相同优先级，则顺序执行。
所述DDR数据模块与读写仲裁模块做输入输出inout接口，进行数据收发，并与上位机相连。
本发明的有益效果是：该DDR4加速读写装置，在保证大容量数据吞吐储存处理的同时可以自定收发时序，并按照指定的收发速度将信息传递给上位机；在收发过程中，全程为扰码传输方式，进而保证了信息传递的稳定性和安全性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
附图1为本发明DDR4加速读写装置数据缓冲示意图。
附图2为本发明DDR4加速读写装置优先级设定示意图。
附图3为本发明DDR4加速读写装置数据格式转换示意图。
附图4为本发明DDR4加速读写装置读写仲裁模块处理流程示意图。
附图5为本发明DDR4加速读写装置示意图。
具体实施方式
为了使本技术领域的人员更好的理解本发明中的技术方案，下面将结合本发明实施例，对本发明实施例中的技术方案进行清楚，完整的描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
该DDR4加速读写装置，包括数据缓存模块、优先级模块、数据格式转换模块、仲裁模块、DDR数据模块和上位机；
通过乒乓传输的方式进行数据传递，所述优先级模块通过地址选通以及增加单独的数据位宽来确定优先级的方式来确定读写的优先级，所述数据格式转换模块将数据转换为DDR4所支持的数据位宽后，通过仲裁模块结合优先级和读写操作模式的方法，来交互DDR4模块进行数据的读写。
所述数据缓冲模块包括写入的数据缓冲模块和读出的数据缓冲模块，分别位于装置的输入输出两端，且分别与优先级模块连接，通过乒乓操作的方式进行大容量且不间断的数据输入和数据读出；
所述优先级模块接收到带有优先级的写入读出指令之后，经过比较判断，为该地址首两位加入标志信号，以判断优先级和读写模式；
若数据写入格式不符合DDR4操作的数据位要求，所述数据格式转换模块将其转化为DDR4格式对应的数据位宽；
所述仲裁模块连接，根据优先级的高低，结合DDR用户层的指令进行读写操作，并与上位机连接；物理连接通过DDR4的PHY(物理)层经行实际连接，在完成数据处理后，若为读出指令，仲裁模块则通过乒乓操作进行不间断的数据输出。
所述数据缓冲模块包括两个多路选择器MUX，两个FIFO(First Input FirstOutput，先入先出队列)和一个数据流运算处理单元；
其中一个多路选择器MUX作为输入选择，另一个做为输出选择；两个FIFO作为数据缓冲单元，所述数据流运算处理单元负责进行数据拼接，其上限为DDR对应的数据位宽，64或128bits。
所述优先级设定模块包括DDR初始地址设定单元，读写请求接收单元以及优先级排序单元；
由于DDR4所对应突发模式固定(burst＝4bits)，因此仅需引出与DDR4用户层的ddr4_app_addr引脚来确定初始值，在此基础上每次加上突发地址的长度进行地址操作，同时接受该地址所对应的读写优先级请求，从而生成地址数与优先级判断数相加的操作数，进入到仲裁模块中。
所述数据格式转换模块包括数据流入接口和与DDR用户层交互的mask接口，因在数据缓冲阶段中设置了流入的上限为64/128bit，且DDR的用户层界面中有ddr_app_mask的指令用来补足数据位宽，因此此处采用循环语句来检测数据位宽，并补齐至指定数据位宽，保证DDR读写操作的有序进行。
所述数据格式转换模块通过与DDR4用户层界面的app_mask信号交互，将所输入信号补齐至64bits/128bits，即DDR4模块所适应的数据格式，从而保证DDR4在进行读写操作时的稳定性和数据对齐。
所述读写仲裁模块包括读写模式优先级的状态机判断单元，通过控制DDR的用户层界面以及DDR读写操作单元；
所述读写模式优先级的状态机判断单元优先级判断准则分为2种：写模式由低到高分为00和01，读模式分为由低到高分为10和11；
若出现同优先级读写的情况，则优先执行写指令，待有溢出指令或者写完成指令后再执行同优先级的读指令，若发现不同优先级的相同指令，则执行优先级高的指令，若发现相同指令相同优先级，则顺序执行。
所述DDR数据模块与读写仲裁模块做输入输出inout接口，进行数据收发，并与上位机相连。
所述上位机为通用计算机，支持千兆以太网通信方式。与DDR4通过物理层相连接，可以直接控制、存放、读取由ddr释放或写入的资源。
与现有技术相比，该DDR4加速读写装置，具有以下特点：
第一、DDR数据输入基于突发且自身的离散读写速率，实际使用效率会大大降低；而数据缓存模块采用乒乓操作的方式来保证数据的高速流入，保证了数据的无缝缓冲和处理，并同时节约缓冲区空间。
第二、同时加入初始地址和数据读写指令的优先级判断，实现了带有优先级的数据请求和突发模式(burst)的对应。
第三、在保证大容量数据吞吐储存处理的同时可以自定收发时序，并按照指定的收发速度将信息传递给上位机。
第四、在收发过程中，全程为扰码传输方式，进而保证了信息传递的稳定性和安全性。
以上所述的实施例，只是本发明具体实施方式的一种，本领域的技术人员在本发明技术方案范围内进行的通常变化和替换都应包含在本发明的保护范围内。

Claims (7)

1.一种DDR4加速读写装置，其特征在于：包括数据缓冲模块、优先级模块、数据格式转换模块、仲裁模块、DDR数据模块和上位机；
通过乒乓传输的方式进行数据传递，所述优先级模块通过地址选通以及增加单独的数据位宽来确定优先级的方式来确定读写的优先级，所述数据格式转换模块将数据转换为DDR4所支持的数据位宽后，通过仲裁模块结合优先级和读写操作模式的方法，来交互DDR4模块进行数据的读写；
所述数据缓冲模块包括写入的数据缓冲模块和读出的数据缓冲模块，分别位于装置的输入输出两端，且分别与优先级模块连接，通过乒乓操作的方式进行大容量且不间断的数据输入和数据读出；
所述优先级模块接收到带有优先级的写入读出指令之后，经过比较判断，为该地址首两位加入标志信号，以判断优先级和读写模式；
若数据写入格式不符合DDR4操作的数据位要求，所述数据格式转换模块将其转化为DDR4格式对应的数据位宽；
所述仲裁模块连接，根据优先级的高低，结合DDR用户层的指令进行读写操作，并与上位机连接；物理连接通过DDR4的PHY层经行实际连接，在完成数据处理后，若为读出指令，仲裁模块则通过乒乓操作进行不间断的数据输出。
2.根据权利要求1所述的DDR4加速读写装置，其特征在于：所述数据缓冲模块包括两个多路选择器MUX，两个FIFO和一个数据流运算处理单元；
其中一个多路选择器MUX作为输入选择，另一个做为输出选择；两个FIFO作为数据缓冲单元，所述数据流运算处理单元负责进行数据拼接，其上限为DDR对应的数据位宽，64或128bits。
3.根据权利要求1所述的DDR4加速读写装置，其特征在于：所述优先级模块包括DDR初始地址设定单元，读写请求接收单元以及优先级排序单元；
引出与DDR4用户层的ddr4_app_addr引脚来确定初始值，每次加上突发地址的长度进行地址操作，同时接受该地址所对应的读写优先级请求，从而生成地址数与优先级判断数相加的操作数，进入到仲裁模块中。
4.根据权利要求1所述的DDR4加速读写装置，其特征在于：所述数据格式转换模块包括数据流入接口和与DDR用户层交互的mask接口，采用循环语句来检测数据位宽，并补齐至指定数据位宽，保证DDR读写操作的有序进行。
5.根据权利要求4所述的DDR4加速读写装置，其特征在于：所述数据格式转换模块通过与DDR4用户层界面的app_mask信号交互，将所输入信号补齐至64bits/128bits，即DDR4模块所适应的数据格式，从而保证DDR4在进行读写操作时的稳定性和数据对齐。
6.根据权利要求1所述的DDR4加速读写装置，其特征在于：所述仲裁模块包括读写模式优先级的状态机判断单元，通过控制DDR的用户层界面以及DDR读写操作单元；
所述读写模式优先级的状态机判断单元优先级判断准则分为2种：写模式由低到高分为00和01，读模式分为由低到高分为10和11；
若出现同优先级读写的情况，则优先执行写指令，待有溢出指令或者写完成指令后再执行同优先级的读指令，若发现不同优先级的相同指令，则执行优先级高的指令，若发现相同指令相同优先级，则顺序执行。
7.根据权利要求1所述的DDR4加速读写装置，其特征在于：所述DDR数据模块与读写仲裁模块做输入输出inout接口，进行数据收发，并与上位机相连。
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