CN105468547A - 一种基于axi总线的便捷可配置帧数据存取控制系统 - Google Patents
一种基于axi总线的便捷可配置帧数据存取控制系统 Download PDFInfo
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Abstract
一种基于AXI总线的便捷可配置帧数据存取控制系统，本发明涉及基于AXI总线的便捷可配置帧数据存取控制系统。本发明是要解决现有方法操作复杂，系统整体性能低的问题，而提供了一种基于AXI总线的便捷可配置帧数据存取控制系统。配置模块、缓冲模块、写地址发生器模块、读地址发生器模块、读状态机控制模块、写状态机控制模块与AXI总线控制模块；所述缓冲模块包括写入数据缓冲子模块、写入地址缓冲子模块、读出数据缓冲子模块、读出地址缓冲子模块。本发明应用于数据存取领域。
Description
技术领域
本发明涉及基于AXI总线的便捷可配置帧数据存取控制系统。
背景技术
在数据传输和存储系统中，一种便捷高效的片外存储器访问方法能提高数据传输速率，大幅提高系统性能。
传统的对片外存储器中数据的存取方式是通过存储控制器来执行的。存储控制器是一个用于管理与规划从处理器到存储器间传输的总线电路控制器，它将处理器与存储器之间的接口进行转换，将处理器发出的读写等指令转换成为符合一定时序规则的信号，从而实现对存储器的访问。但这种传统的访问方式需要通过存储控制器对数据存取中涉及到的诸多信号进行必要的控制，包括数据信号、地址信号以及其他命令信号等，十分繁琐、操作复杂。并且，当对存储器进行数据写入和读取时，只能先明确一个地址，再对该地址进行数据写入和读取，再取下一个地址进行重复操作，这种方式中的数据传输速度依赖于数据处理速度，而这将降低系统的整体性能。
发明内容
本发明是要解决现有方法操作复杂，系统整体性能低的问题，而提供了一种基于AXI总线的便捷可配置帧数据存取控制系统。
配置模块、缓冲模块、写地址发生器模块、读地址发生器模块、读状态机控制模块、写状态机控制模块与AXI总线控制模块；
其中，所述配置模块由用户输入，并且对写地址发生器模块、读地址发生器模块和AXI总线控制模块进行参数配置；
所述参数为：
数据位宽、地址位宽和传输轮数；
数据位宽确定AXI总线传输的数据宽度；
地址位宽确定存储器的存储深度为2mbits；
传输轮数的可配置范围为：1，2，4，8，16，32，64，128和256，该参数表示AXI总线每次burst传输时，无间隔连续传输的数据个数；
所述缓冲模块包括写入数据缓冲子模块、写入地址缓冲子模块、读出数据缓冲子模块、读出地址缓冲子模块；
所述写入数据缓冲子模块用来缓冲数据，数据流向是从FPGA到存储器，其宽度和深度均根据数据传输要求进行配置；其中，所述数据是FPGA中缓冲前的数据；
所述写入地址缓冲子模块用来缓冲地址，数据流向是从FPGA到存储器，其宽度和深度均根据数据传输要求进行配置；其中，所述地址为数据写入存储器的地址，与数据匹配；
所述读出数据缓冲子模块用来缓冲数据，数据流向是从存储器到FPGA，其宽度和深度均根据数据传输要求进行配置；其中，所述数据为存储器中缓冲后的数据；
所述读出地址缓冲子模块用来缓冲地址，数据流向是从存储器到FPGA，其宽度和深度均根据数据传输要求进行配置；其中，所述地址从存储器中读取数据的地址；
其中，所述写地址发生器模块提供AXI总线burst传输的写状态基地址，写状态基地址由用户通过配置模块进行配置，经由写地址发生器模块传输到写状态机控制模块；
其中，所述读地址发生器模块提供AXI总线burst传输的读状态基地址，读状态基地址由用户通过配置模块进行配置，经由读地址发生器模块传输到读状态机控制模块；
其中，所述读状态机控制模块控制AXI总线burst传输的读时序；
其中，所述写状态机控制模块控制AXI总线burst传输的写时序；
其中，所述AXI总线控制模块控制AXI总线burst传输的读时序与写时序、数据位宽转换，并连接读状态机控制模块、写状态机控制模块与存储器；
所述地址：写入数据或者读出数据在存储器中的物理地址。
发明效果：
(1)FIFO模块
本模块作为整个系统的前端输入模块，其接口信号相对于存储器输入接口信号和AXI总线接口信号都更加简化，这使得用户通过AXI总线进行存储器的读取和写入数据变得更加便捷，接口形式和接口操作均得到了大幅简化。另外，本模块中的读/写数据及地址的四个FIFO均为双端口FIFO，即每个FIFO的读写时钟、复位信号以及空满标志信号都是独立的。这种设计不仅可以保证数据跨时钟域传输的正确性，还能大幅提升FIFO的读写速度，同时也大幅提升了模块内部数据传输速度，也同时避免了AXI总线访问冲突等问题。
(2)本发明中的帧数据存取控制方法，利用简洁的FIFO接口屏蔽了复杂的存储器接口操作，使访问方式更加便捷，同时利用AXI总线的突发传输方式和增大传输位宽的方式提升了数据传输速率，并且实现了传输数据位宽、地址位宽、基地址和突发传输轮数的动态可配置。本发明通过FIFO大量缓存数据及其地址，在后续数据处理时，不必等待每个地址中的数据写入或读取完毕再进行地址读取，而是在数据处理的同时继续缓存前向传入的数据和地址，这种缓存方式能大幅提升整体数据传输速度。
经测试验证，本系统可以长期稳定工作，其数据读写传输速度同时可达10Gbps以上。并且，本系统已经实际应用在某数据解析系统中，为大幅提升系统数据传输速度提供关键技术支持。
(3)读取和写入过程使得用户不需要进行连续的地址输入，简化了繁琐的多次握手操作，更加便捷且高效。通过FIFO大量缓存数据及其地址，在后续数据处理时，不必等待每个地址中的数据写入或读取完毕再进行地址读取，而是在数据处理的同时继续缓存前向传入的数据和地址，这种缓存方式能大幅提升整体数据传输速度。
附图说明
图1是本发明基于AXI总线的便捷可配置帧数据存取控制系统图；
图2是本发明读状态机状态转换图；
图3是本发明写状态机状态转换图。
具体实施方式
具体实施方式一：本实施方式的配置模块、缓冲模块即FIFO模块、写地址发生器模块、读地址发生器模块、读状态机控制模块、写状态机控制模块与AXI总线控制模块；
其中，所述配置模块由用户输入，对写地址发生器模块、读地址发生器模块和AXI总线控制模块进行参数配置；
所述参数为：
数据位宽data_width即n、地址位宽addr_width即m和传输轮数burst_length即l；
数据位宽n确定AXI总线传输的数据宽度；
地址位宽m确定存储器的存储深度为2mbits；
l的可配置范围为：1，2，4，8，16，32，64，128和256，该参数表示AXI总线每次burst传输时，无间隔连续传输的数据个数；
所述缓冲模块包括写入数据缓冲子模块即RFIFO子模块、写入地址缓冲子模块即ARFIFO子模块、读出数据缓冲子模块即WFIFO子模块、读出地址缓冲子模块即AWFIFO子模块；
所述写入数据缓冲子模块用来缓冲数据，数据流向是从FPGA(现场可编程门阵列(FieldProgrammableGateArray))到存储器，其宽度和深度均根据数据传输要求进行配置；其中，所述数据是FPGA中缓冲前的数据；
所述写入地址缓冲子模块用来缓冲地址，数据流向是从FPGA到存储器，其宽度和深度均根据数据传输要求进行配置；其中，所述地址为数据写入存储器的地址，与数据匹配；
所述读出数据缓冲子模块用来缓冲数据，数据流向是从存储器到FPGA，其宽度和深度均根据数据传输要求进行配置；其中，所述数据为存储器中缓冲后的数据；
所述读出地址缓冲子模块用来缓冲地址，数据流向是从存储器到FPGA，其宽度和深度均根据数据传输要求进行配置；其中，所述地址从存储器中读取数据的地址；
其中，所述写地址发生器模块提供AXI总线burst传输的写状态基地址，写状态基地址由用户通过配置模块进行配置，经由写地址发生器模块传输到写状态机控制模块；
其中，所述读地址发生器模块提供AXI总线burst传输的读状态基地址，读状态基地址由用户通过配置模块进行配置，经由读地址发生器模块传输到读状态机控制模块；
其中，所述读状态机控制模块控制AXI总线burst传输的读时序；
其中，所述写状态机控制模块控制AXI总线burst传输的写时序；
其中，所述AXI总线控制模块控制AXI总线burst传输的读时序与写时序、数据位宽转换，并连接读状态机控制模块、写状态机控制模块与存储器。
所述地址：写入数据或者读出数据在存储器中的物理地址。
具体实施方式二：本实施方式与具体实施方式一不同的是：所述配置模块与写地址发生器模块、读地址发生器模块和AXI总线控制模块相连，进行读写地址以及AXI总线传输参数配置；
所述缓冲模块与写状态机控制模块和读状态机控制模块相连，对读写数据及地址进行缓冲；
所述写状态机控制模块和读状态机控制模块与AXI总线控制模块相连，实现数据、地址以及其他握手信号与AXI总线的交互；
整个系统存取控制系统通过AXI总线与外部存储器相连，实现高速数据存取缓冲功能。
其它步骤及参数与具体实施方式一相同。
具体实施方式三：本实施方式与具体实施方式一或二不同的是：所述读状态机控制模块控制AXI总线burst传输的读时序具体为：
所述读状态机控制模块控制AXI总线burst传输的读时序具体为：
读状态机控制模块在非空时启动“读”状态，将读出地址缓冲子模块中的地址写到AXI总线上，并将存储器中对应的地址上的数据读取到读出数据缓冲子模块中，数据传输采用AXI总线burst传输，即不需要再次从读出地址缓冲子模块中取地址，而是采用地址自动加1的方式，一次性读取l个数据；
读状态机控制模块包含两个状态：READ_IDLE和INIT_READ；
READ_IDLE：初始化状态，等待读使能信号init_read_txn_pulse，当读使能信号init_read_txn_pulse为高电平时跳转；其中，所述读使能信号init_read_txn_pulse由读出数据缓冲子模块和读出地址缓冲子模块状态决定，这两个子模块均为非空时有效即高电平状态；
INIT_READ：读出状态，进行AXI总线burst传输的读操作，等待读使能信号init_read_txn_pulse，当读使能信号init_read_txn_pulse为低电平且读完成信号reads_done为高电平时跳转，读完成信号reads_done由AXI总线控制模块在完成burst读操作后输出，为高电平有效。
其它步骤及参数与具体实施方式一或二相同。
具体实施方式四：本实施方式与具体实施方式一至三之一不同的是：所述写状态机控制模块控制AXI总线burst传输的写时序具体为：
写状态机控制模块在非满时启动“写”状态，将写入地址缓冲子模块中的地址写到AXI总线上，并将写入数据缓冲子模块中的数据写到存储器中对应的地址上，数据采用AXI总线burst传输；
AXI总线burst传输，即不需要再次从写入地址缓冲子模块中取地址，而是采用地址自动加1的方式，一次性写入l个数据；
Write状态机状态转换图如图3所示，写状态机控制模块包含两个状态：WRITE_IDLE和INIT_WRITE；
WRITE_IDLE：初始化状态，等待写使能信号init_write_txn_pulse，当写使能信号init_write_txn_pulse为高电平时跳转，写使能信号init_write_txn_pulse由写入数据缓冲子模块和写入地址缓冲子模块两个FIFO状态决定，这两个子模块均为非空时有效即高电平状态；
INIT_WRITE：写入状态，进行AXIburst传输的写操作，等待写使能信号init_write_txn_pulse，当写使能信号init_write_txn_pulse为低电平且写完成信号writes_done为高电平时跳转，信号writes_done由AXI总线控制模块在完成burst写操作后输出，为高电平有效。
其它步骤及参数与具体实施方式一至三之一相同。
具体实施方式五：本实施方式与具体实施方式一至四之一不同的是：所述AXI总线控制模块控制AXI总线burst传输的读时序与写时序、数据位宽转换，并连接读状态机控制模块、写状态机控制模块与存储器具体为：
所述AXI总线控制模块控制AXI总线burst传输的读时序与写时序、数据位宽转换，并连接读状态机控制模块、写状态机控制模块与存储器具体为：
写状态时，将写入地址缓冲子模块中的地址写到AXI总线上的AXI_WADDR，一个地址对应l个数据，这l个数据从写入数据缓冲子模块中写到AXI总线上的AXI_WDATA，写时序控制写入地址缓冲子模块、写入数据缓冲子模块与AXI总线主从模块之间的握手信号；
读状态时，将读出地址缓冲子模块中的的地址写到AXI总线上的AXI_RADDR，一个地址对应l个数据，这l个数据从中AXI总线上的AXI_RDATA读到读出数据缓冲子模块中，读时序控制这读出地址缓冲子模块、读出数据缓冲子模块与AXI总线主从模块之间的握手信号；同时，由于前端的数据位宽n与AXI总线与存储器之间交互的数据位宽一般不一致，AXI总线控制模块对这两个位宽进行分割、拼接转换处理。
其它步骤及参数与具体实施方式一至四之一相同。
具体实施方式六：本实施方式与具体实施方式一至五之一不同的是：
当对存储器进行写操作时，本系统的执行方式如下：
(1)根据需求，用户通过配置模块对AXI总线burs传输的数据位宽、地址位宽、AXI总线的突发写入轮数及写入基地址四个参数进行配置；
(2)当数据和地址子模块即写入数据缓冲子模块和写入地址缓冲子模块中均不为空时，写启动信号init_write_txn_pulse使能，写状态机由初始化状态跳转到写状态；
(3)写状态时，写状态机模块将数据和基地址以及init_write_txn_pulse送至AXI总线控制模块，由该信号启动AXI总线burst写时序；
(4)AXI总线控制模块将AXI总线上的第一个数据向存储器的目标地址中写入数据，该目标地址为基地址；
(5)从写入第二个数据开始，不再读取地址信号，而是对基地址进行自动加一操作，直到进行l轮burst写入，传输终止，写数据过程完成，AXI总线控制单元将writes_done信号返回给写状态机；
当对存储器进行读操作时，本系统的执行方式如下：
(1)根据需求，用户通过配置模块对AXI总线传输的数据位宽、地址位宽、AXI总线的突发读取轮数及读取基地址四个参数进行配置；
(2)当数据和地址子模块即读出数据缓冲子模块和读出地址缓冲子模块中均不为满时，读启动信号init_read_txn_pulse使能，读状态机由初始化状态跳转到读状态；
(3)读状态时，读状态机模块将基地址以及init_read_txn_pulse送至AXI总线控制模块，由该信号启动AXI总线burst读时序；
(4)AXI总线控制模块将将数据从存储器的目标地址中读取到AXI总线上，该目标地址为基地址；
(5)从读取第二个数据开始，不再写入地址信号，而是对基地址进行自动加一操作，直到进行l轮burst读取，传输终止，读数据过程完成，AXI总线控制模块将reads_done信号返回给读状态机。其他步骤及参数与具体实施方式一至五相同。
Claims (6)
1.一种基于AXI总线的便捷可配置帧数据存取控制系统，其特征在于它包括：
配置模块、缓冲模块、写地址发生器模块、读地址发生器模块、读状态机控制模块、写状态机控制模块与AXI总线控制模块；
其中，所述配置模块由用户输入，并且对写地址发生器模块、读地址发生器模块和AXI总线控制模块进行参数配置；
所述参数为：
数据位宽、地址位宽和传输轮数；
数据位宽确定AXI总线传输的数据宽度；
地址位宽确定存储器的存储深度为2mbits；
传输轮数的可配置范围为：1，2，4，8，16，32，64，128和256，该参数表示AXI总线每次burst传输时，无间隔连续传输的数据个数；
所述缓冲模块包括写入数据缓冲子模块、写入地址缓冲子模块、读出数据缓冲子模块、读出地址缓冲子模块；
所述写入数据缓冲子模块用来缓冲数据，数据流向是从FPGA到存储器，其宽度和深度均根据数据传输要求进行配置；其中，所述数据是FPGA中缓冲前的数据；
所述写入地址缓冲子模块用来缓冲地址，数据流向是从FPGA到存储器，其宽度和深度均根据数据传输要求进行配置；其中，所述地址为数据写入存储器的地址，与数据匹配；
所述读出数据缓冲子模块用来缓冲数据，数据流向是从存储器到FPGA，其宽度和深度均根据数据传输要求进行配置；其中，所述数据为存储器中缓冲后的数据；
所述读出地址缓冲子模块用来缓冲地址，数据流向是从存储器到FPGA，其宽度和深度均根据数据传输要求进行配置；其中，所述地址从存储器中读取数据的地址；
其中，所述写地址发生器模块提供AXI总线burst传输的写状态基地址，写状态基地址由用户通过配置模块进行配置，经由写地址发生器模块传输到写状态机控制模块；
其中，所述读地址发生器模块提供AXI总线burst传输的读状态基地址，读状态基地址由用户通过配置模块进行配置，经由读地址发生器模块传输到读状态机控制模块；
其中，所述读状态机控制模块控制AXI总线burst传输的读时序；
其中，所述写状态机控制模块控制AXI总线burst传输的写时序；
其中，所述AXI总线控制模块控制AXI总线burst传输的读时序与写时序、数据位宽转换，并连接读状态机控制模块、写状态机控制模块与存储器；
所述地址：写入数据或者读出数据在存储器中的物理地址。
2.根据权利要求1所述的一种基于AXI总线的便捷可配置帧数据存取控制系统，其特征在于：
所述配置模块与写地址发生器模块、读地址发生器模块和AXI总线控制模块相连，进行读写地址以及AXI总线传输参数配置；
所述缓冲模块与写状态机控制模块和读状态机控制模块相连，对读写数据及地址进行缓冲；
所述写状态机控制模块和读状态机控制模块与AXI总线控制模块相连，实现数据、地址以及其他握手信号与AXI总线的交互；
整个系统存取控制系统通过AXI总线与外部存储器相连，实现高速数据存取缓冲功能。
3.根据权利要求1或2所述的一种基于AXI总线的便捷可配置帧数据存取控制系统，其特征在于：
所述读状态机控制模块控制AXI总线burst传输的读时序具体为：
读状态机控制模块在非空时启动“读”状态，将读出地址缓冲子模块中的地址写到AXI总线上，并将存储器中对应的地址上的数据读取到读出数据缓冲子模块中，数据传输采用AXI总线burst传输，即不需要再次从读出地址缓冲子模块中取地址，而是采用地址自动加1的方式，一次性读取l个数据；
读状态机控制模块包含两个状态：READ_IDLE和INIT_READ；
READ_IDLE：初始化状态，等待读使能信号init_read_txn_pulse，当读使能信号init_read_txn_pulse为高电平时跳转；其中，所述读使能信号init_read_txn_pulse由读出数据缓冲子模块和读出地址缓冲子模块状态决定，这两个子模块均为非空时有效即高电平状态；
INIT_READ：读出状态，进行AXI总线burst传输的读操作，等待读使能信号init_read_txn_pulse，当读使能信号init_read_txn_pulse为低电平且读完成信号reads_done为高电平时跳转，读完成信号reads_done由AXI总线控制模块在完成burst读操作后输出，为高电平有效。
4.根据权利要求3所述的一种基于AXI总线的便捷可配置帧数据存取控制系统，其特征在于：
所述写状态机控制模块控制AXI总线burst传输的写时序具体为：
写状态机控制模块在非满时启动“写”状态，将写入地址缓冲子模块中的地址写到AXI总线上，并将写入数据缓冲子模块中的数据写到存储器中对应的地址上，数据采用AXI总线burst传输；
AXI总线burst传输，即不需要再次从写入地址缓冲子模块中取地址，而是采用地址自动加1的方式，一次性写入l个数据；
写状态机控制模块包含两个状态：WRITE_IDLE和INIT_WRITE；
WRITE_IDLE：初始化状态，等待写使能信号init_write_txn_pulse，当写使能信号init_write_txn_pulse为高电平时跳转，写使能信号init_write_txn_pulse由写入数据缓冲子模块和写入地址缓冲子模块两个FIFO状态决定，这两个子模块均为非空时有效即高电平状态；
INIT_WRITE：写入状态，进行AXIburst传输的写操作，等待写使能信号init_write_txn_pulse，当写使能信号init_write_txn_pulse为低电平且写完成信号writes_done为高电平时跳转，信号writes_done由AXI总线控制模块在完成burst写操作后输出，为高电平有效。
5.根据权利要求4所述的一种基于AXI总线的便捷可配置帧数据存取控制系统，其特征在于：
所述AXI总线控制模块控制AXI总线burst传输的读时序与写时序、数据位宽转换，并连接读状态机控制模块、写状态机控制模块与存储器具体为：
写状态时，将写入地址缓冲子模块中的地址写到AXI总线上的AXI_WADDR，一个地址对应l个数据，这l个数据从写入数据缓冲子模块中写到AXI总线上的AXI_WDATA，写时序控制写入地址缓冲子模块、写入数据缓冲子模块与AXI总线主从模块之间的握手信号；
读状态时，将读出地址缓冲子模块中的的地址写到AXI总线上的AXI_RADDR，一个地址对应l个数据，这l个数据从中AXI总线上的AXI_RDATA读到读出数据缓冲子模块中，读时序控制这读出地址缓冲子模块、读出数据缓冲子模块与AXI总线主从模块之间的握手信号；同时，由于前端的数据位宽n与AXI总线与存储器之间交互的数据位宽一般不一致，AXI总线控制模块对这两个位宽进行分割、拼接转换处理。
6.根据权利要求5所述的一种基于AXI总线的便捷可配置帧数据存取控制系统，其特征在于：
当对存储器进行写操作时，本系统的执行方式如下：
(1)根据需求，用户通过配置模块对AXI总线burs传输的数据位宽、地址位宽、AXI总线的突发写入轮数及写入基地址四个参数进行配置；
(2)当数据和地址子模块即写入数据缓冲子模块和写入地址缓冲子模块中均不为空时，写启动信号init_write_txn_pulse使能，写状态机由初始化状态跳转到写状态；
(3)写状态时，写状态机模块将数据和基地址以及init_write_txn_pulse送至AXI总线控制模块，由该信号启动AXI总线burst写时序；
(4)AXI总线控制模块将AXI总线上的第一个数据向存储器的目标地址中写入数据，该目标地址为基地址；
(5)从写入第二个数据开始，不再读取地址信号，而是对基地址进行自动加一操作，直到进行l轮burst写入，传输终止，写数据过程完成，AXI总线控制单元将writes_done信号返回给写状态机；
当对存储器进行读操作时，本系统的执行方式如下：
(1)根据需求，用户通过配置模块对AXI总线传输的数据位宽、地址位宽、AXI总线的突发读取轮数及读取基地址四个参数进行配置；
(2)当数据和地址子模块即读出数据缓冲子模块和读出地址缓冲子模块中均不为满时，读启动信号init_read_txn_pulse使能，读状态机由初始化状态跳转到读状态；
(3)读状态时，读状态机模块将基地址以及init_read_txn_pulse送至AXI总线控制模块，由该信号启动AXI总线burst读时序；
(4)AXI总线控制模块将将数据从存储器的目标地址中读取到AXI总线上，该目标地址为基地址；
(5)从读取第二个数据开始，不再写入地址信号，而是对基地址进行自动加一操作，直到进行l轮burst读取，传输终止，读数据过程完成，AXI总线控制模块将reads_done信号返回给读状态机。
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