CN103309981B

CN103309981B - 一种具有高存储效率的adc数据组织系统及其方法

Info

Publication number: CN103309981B
Application number: CN201310238230.7A
Authority: CN
Inventors: 张益昕; 张旭苹; 王顺; 涂郭结; 黄金源
Original assignee: NANJING FAAIBO OPTOELECTRONICS TECHNOLOGY Co Ltd
Current assignee: Dongguan advanced optical fiber Application Technology Research Institute Co.,Ltd.; Guangdong Fuan Technology Development Co., Ltd
Priority date: 2013-06-17
Filing date: 2013-06-17
Publication date: 2016-06-01
Anticipated expiration: 2033-06-17
Also published as: CN103309981A

Abstract

本发明公开了一种具有高存储效率的ADC数据组织系统及其方法，包括采集数据存储模块、拼接数据存储模块、余留数据存储模块、数据选择模块和时序控制模块；所述采集数据存储模块采集数据后分别传输至拼接数据存储模块、余留数据存储模块；所述时序控制模块控制拼接数据存储模块与余留数据存储模块的数据拼接，并控制数据选择模块将拼接后的数据输出至数据端，同时时序控制模块输出相应的使能信号至使能端。本发明通过拆分和拼接的方法组织非2ⁿ位数的ADC数据，实现了采集数据至动态随机存储器的无缝存储，节省了动态随机存储器的存储空间，避免了无效数据的存储，提高了数据传输效率，使得动态随机存储器可以工作在更低的工作时钟频率。

Description

一种具有高存储效率的ADC数据组织系统及其方法

技术领域

本发明涉及数据采集与FPGA数字逻辑设计领域，特别涉及一种具有高存储效率的ADC数据组织系统及其方法。

背景技术

数据采集作为一门实用性技术，已经在振动测试、瞬态信息分析等众多领域得以应用。目前的数据采集系统一般以FPGA为数据传输与控制核心，以动态随机存储器为缓存介质。对于位数为2ⁿ的ADC，采集数据可以通过简单的串并转换来生成8位或16位的数据，再经过异步FIFO存储至动态随机存储器。而对于位数为非2ⁿ的ADC，采集数据通常通过串并转换结合补零的方法来生成8位或16位的数据，再经异步FIFO存储至动态随机存储器，这样带补零的方法虽然实现简单，使用方便，但是浪费了动态随机存储器的存储空间，还因夹杂无效的补零数据，增加了数据存储压力，降低了有效采集数据的传输与存储效率。

相关专利如下：

1.专利“一种数据采集串并转换储存装置及方法（申请号为201210013609.3）”中，使用ADC以固定的时间间隔对经过放大的离子检测器输出信号进行记录，将数据依次存入串行移位寄存器中，然后并行输出，降低了传输数据的速度，以满足存储器工作速度的要求。这是用空间换时间，将一路高速的串行信号分路成4路并行信号，同时把信号速率降低为原来的1/4。该专利对于位数为2ⁿ的ADC数据采集过程比较适用。

2.专利“用于写入任意字节数据的FIFO的写入数据处理装置（申请号为201110288030.3）”中对数据的处理方法为：

（1）接收待写入数据及所述待写入数据的有效字节数；

（2）将当前时钟下接收的待写入数据的有效字节数与上一时钟数据拼接后残余的有效字节数相加，当相加的结果大于q时，则当前时钟下数据拼接后残余的有效字节数等于相加的结果减去q得到的差值；否则，当前时钟下数据拼接后残余的有效字节数等于0，并保存当前时钟下数据拼接后残余的有效字节数，其中q为自然数；

该专利所述方法虽然可以实现任意字节数据的存储，但是数据的拼接方法过于复杂，很不利于后续的数据处理。

3.专利“BUFFERARCHITECTUREFORDATAORGANIZATION(Pub.No.:US2006/0230241A1)”中数据的存储与控制方法为：数据存储与控制模块114包含两个数据端口和两个数据缓冲器。数据存储与控制模块114包含数据端口A控制逻辑模块220和数据端口B控制逻辑模块222。端口A控制逻辑模块220接收来自命令通道A202的控制命令，并通过数据通道A204来发送和接收数据。端口B控制逻辑模块222接收来自命令通道B206的控制命令，并通过数据通道B208来发送和接收数据。

4.专利“DATACOMBINATIONCIRCUITDEVICEANDDATACOMBINATIONMETHOD（PatentNumber：5,592,489）”所述数据组合电路包括一个不固定位数数据移位寄存器、一个固定位数数据移位寄存器、一个时序控制器、缓冲器和CPU。不固定位数移位寄存器用于转移和输出不固定位数数据，固定位数移位寄存器用于转移和输出固定位数数据，它们彼此相互独立。时序控制器产生时序信号，以选择性地转移和输出不固定或固定位数的数据，并保持时隙发送数据的格式。同时为固定位数移位寄存器安排了一个数据缓冲器，来存储由CPU组织形成的固定位数数据，以使数据可以反复输出。

发明内容

针对以上技术的不足，本发明提供了一种具有高存储效率的ADC数据组织系统及其方法，该方法通过对采集数据进行拆分和拼接，最大限度地运用了动态随机存储器的存储空间，同时还提高了采集数据的传输效率，使得动态随机存储器能够以更低的工作频率完成采集数据的存储，降低了存储控制器的逻辑与时序设计难度。

本发明为解决上述技术问题采用以下技术方案：

一种具有高存储效率的ADC数据组织系统，包括采集数据存储模块、拼接数据存储模块、余留数据存储模块、数据选择模块和时序控制模块，其中采集数据存储模块用于寄存ADC输出的采集数据，并将采集数据拆分后分别传输至拼接数据存储模块、余留数据存储模块；所述时序控制模块控制拼接数据存储模块与余留数据存储模块的数据拼接，并控制数据选择模块将拼接后的数据输出至数据端，同时时序控制模块输出使能信号至使能端。

作为本发明的一种优选方案：所述余留数据存储模块包括依次连接的余留移位寄存器、触发器、余留满寄存器。

作为本发明的一种优选方案：所述时序控制模块包括第一比较器、计数器、第二比较器，所述计数器分别与第一比较器、第二比较器连接。

一种基于上述具有高存储效率的ADC数据组织方法,包括以下步骤：

步骤（1）采用采集数据存储模块寄存ADC输出的采集数据；

步骤（2）将采集数据存储模块中的数据根据位宽进行拆分后分别输入至拼接数据存储模块、余留数据存储模块，并分别在时序控制模块的控制下进行数据的拼接；

步骤（3）所述时序控制模块产生选择信号，并根据该选择信号控制数据选择模块将拼接数据存储模块或余留数据存储模块内拼接后的数据输出至数据端，并且时序控制模块输出使能信号至使能端；

步骤（4）所述数据选择模块将拼接数据存储模块或余留数据存储模块拼接后的数据通过数据端传输至后端存储器；所述后端存储器接收到的数据总位宽等于所述步骤（1）中采集数据的总位宽。

作为本发明的一种优选方案：所述步骤（2）中数据根据位宽进行拆分，具体为：

步骤（21）设定ADC输出的的采集数据位宽为vbits，其中v=3,5,6,9,10,12；

步骤（22）将位宽为vbits的采集数据拆分成2^abits的数据A和2^bbits位的数据B，其中a>b,且a,b=0,1,2,3；

步骤（23）将所述数据A送至拼接数据存储模块，所述数据B传输至余留数据存储模块。

作为本发明的一种优选方案：所述步骤（3）中，当拼接数据存储模块接收到的数据达到动态随机存储器位宽wbits时，其中w=8或16时，所述时序控制模块控制数据选择模块将拼接数据存储模块内的wbits数据输出至数据端，时序控制模块并输出相应的使能信号；当余留数据存储模块接收到的数据达到wbits时，所述时序控制模块控制数据选择模块把余留数据存储模块内的wbits数据输出至数据端，时序控制模块并输出相应的使能信号。

作为本发明的一种优选方案：所述步骤（3）中，所述拼接过程具体为：

步骤（31）设定时序控制模块的循环周期为w/2^b，即余留数据存储模块装满wbits数据所需的时钟周期数；

步骤（32）在第w/2^a-1,2*w/2^a-1,……,2^a-b*w/2^a-1个时钟周期时即拼接数据存储模块装满wbits数据所在时钟周期时，将拼接数据存储模块里的wbits数据转存至数据选择模块后输出至数据端；在第0个时钟周期时，将余留数据存储模块里的wbits数据转存至数据选择模块后输出至数据端；所述时序控制模块的输出使能端信号在拼接数据存储模块或余留数据存储模块内的wbits数据被输出时有效，即在第w/2^a-1,2*w/2^a-1,……,2^a ^-b*w/2^a-1和第0个时钟周期有效；在第一次存储时，第0个时钟周期输出到数据端的为无效数据，在后续的数据处理中应该剔除该数据；

步骤（33）所述数据选择模块通过数据端将上述组织后的数据以顺序的方式存储至位宽为wbits的后端存储器；当从存储器中顺序读取数据后，数据的处理按v/2^b个wbits的数据为处理单位；前v/2^b-1个wbits数据按顺序都拆分为位数是2^abits的数据，最后一个wbits数据则拆分为位数是2^bbits的数据，即得到w/2^b个2^abits的数据和w/2^b个2^bbits的数据；然后将上述数据依次组合回w/2^b个位宽为vbits的采集数据。

本发明采用以上技术方案与现有技术相比，具有以下技术效果：

(1)本发明通过对采集数据作简单的拆分和拼接，以少量的逻辑资源完成了采集数据的无缝传输，避免了无效数据的引入，充分利用了动态随机存储器的存储空间。

(2)采集数据的无缝传输，提高了数据传输与存储的效率，使动态随机存储器能够以更低的工作时钟频率来协调ADC的数据采集，降低了存储控制器的逻辑与时序设计难度。

本发明与背景技术中“BUFFERARCHITECTUREFORDATAORGANIZATION(Pub.No.:US2006/0230241A1)”专利的不同在于：本发明中拼接数据存储模块和余留数据存储模块中的数据都来自于前端的采集数据存储模块，且采集数据根据ADC位数以一定的方式进行分配；同时拼接数据存储模块、余留数据存储模块和数据选择模块都由同一时序控制模块进行控制，并依据时钟周期循环工作。

本发明与背景技术中“DATACOMBINATIONCIRCUITDEVICEANDDATACOMBINATIONMETHOD（PatentNumber：5,592,489）”专利的不同在于：本发明中采集数据根据ADC位数以一定的方式分配至拼接数据存储模块和余留数据存储模块，且所用移位寄存器位数都与存储器位宽一致；同时本发明也无需采用CPU进行数据控制，简单方便。

因此，本发明通过拆分和拼接的方法组织非2ⁿ位数（3,5,6,9,10,12）的ADC数据，实现了采集数据至动态随机存储器的无缝存储，不但节省了动态随机存储器的存储空间，还因避免了无效数据的存储，提高了数据传输效率，使得动态随机存储器可以工作在更低的时钟频率，降低了存储控制器的逻辑与时序设计难度。

附图说明

图1是本发明的一种具有高存储效率的ADC数据组织系统的系统框图。

图2是本发明的一种具有高存储效率的ADC数据组织系统及其方法的工作原理图。

图3是本发明的一种具有高存储效率的ADC数据组织系统的电路原理图。

具体实施方式

下面结合说明书附图对本发明的具体实施方式做的详细说明：

如图2所示，本发明提供了一种具有高存储效率的ADC数据组织系统，包括采集数据存储模块21、拼接数据存储模块22、余留数据存储模块24、数据选择模块25和时序控制模块23，其中采集数据存储模块21用于寄存ADC输出的采集数据；所述采集数据存储模块21将采集数据拆分后分别传输至拼接数据存储模块22、余留数据存储模块24；所述时序控制模块23控制拼接数据存储模块22与余留数据存储模块24的数据拼接，并控制数据选择模块25将拼接后的数据输出至数据端，同时时序控制模块23输出相应的使能信号至使能端。

本发明所使用的采集数据传输与存储控制的系统框图如图1所示，包含采集数据组织模块、异步FIFO、SDRAM控制器和通讯接口。在数据采集阶段，采集数据受相应的组织后，进入前端FIFO，再由SDRAM控制器存储至外部SDRAM芯片；在数据读取阶段，数据由SDRAM控制器从SDRAM芯片中取出，进入后端FIFO，再经通讯接口发送至后端系统。本发明即为其中的采集数据组织模块，与前端FIFO相连。

所述采集数据组织模块包括采集数据存储模块21、拼接数据存储模块22、余留数据存储模块24、数据选择模块25和时序控制模块23；所述采集数据存储模块21与拼接数据存储模块22和余留数据存储模块24相连，采集数据按一定的规律被拆分成两份，分别移入拼接数据存储模块22和余留数据存储模块24；所述数据选择模块25与时序控制模块23相连，时序控制模块23产生选择信号来控制数据选择模块25与拼接数据存储模块22或者余留数据存储模块24相连。

在具有高存储效率的ADC数据组织方法中，将vbits(v=3,5,6,9,10,12)的ADC数据拆分成2^abits位的数据A和2^bbits位的数据B，其中a>b,且a,b=0,1,2,3；数据A被送至拼接数据存储模块22，数据B被送至余留数据存储模块24。当拼接数据存储模块22装满wbits（其中w=8或16，即动态随机存储器位宽）采集数据时，时序控制模块23将控制数据选择模块25把拼接数据存储模块22内的wbits数据输出至数据端，并输出相应的使能信号；当余留数据存储模块24装满wbits采集数据时，时序控制模块23将控制数据选择模块25把余留数据存储模块24内的wbits数据输出至数据端，并输出相应的使能信号。

时序控制模块23的循环周期为w/2^b，即余留数据存储模块24装满wbits采集数据所需的时钟周期数。在第w/2^a-1,2*w/2^a-1,……,2^a-b*w/2^a-1个时钟周期（即拼接数据存储模块装满wbits采集数据所在时钟周期）时，拼接数据存储模块22里的数据被存至输出数据端；在第0个时钟周期时，余留数据存储模块24里的数据被存至输出数据端。输出使能端信号在拼接数据存储模块22或余留数据存储模块24装满的wbits数据被输出时有效，即在第w/2^a-1,2*w/2^a-1,……,2^a-b*w/2^a-1和第0个时钟周期有效。此外，在第一次存储时，第0个时钟周期输出到数据端的为无效数据，在后续的数据处理中应该剔除该数据。经组织后的数据以顺序的方式存储至位宽为wbits的后端存储器，当从存储器中顺序读取数据后，数据的处理按v/2^b个wbits的数据为处理单位。前v/2^b-1个wbits数据按顺序都拆分为位数是2^abits的数据，最后一个wbits数据则拆分为位数是2^bbits的数据，即得到w/2^b个2^abits的数据和w/2^b个2^bbits的数据；然后将上述数据依次组合回w/2^b个位宽为vbits的采集数据。

本发明的其中一种实施例如下：

本实施例为本发明的具体电路原理实现，如附图3所示。采集数据存储模块21由包括采集数据寄存器31实现；拼接数据存储模块22由拼接移位寄存器32实现；余留数据存储模块24由依次连接的余留移位寄存器33、触发器34、余留满寄存器35组成；时序控制模块23由计数器37、第一比较器36、第二比较器38组成；数据选择模块25则由多路复用器（MUX）39实现。所述采集数据寄存器31分别与拼接移位寄存器32和余留移位寄存器33相连；所述余留满寄存器35通过触发器34与余留移位寄存器33相连；所述多路复用器（MUX）39分别与拼接移位寄存器32和余留满寄存器35相连；所述计数器37通过第一比较器36与触发器34使能端相连，计数器37与拼接移位寄存器32连接，且还通过第二比较器38与多路复用器（MUX）39控制端及后续数据使能端相连。

在本实施例中，将vbits的采集数据拆分成2^abits的数据A和2^bbits位的数据B，其中a>b,且a,b=0,1,2,3；数据A被送至拼接移位寄存器32，数据B被送至余留移位寄存器33。当拼接移位寄存器32装满wbits（其中w=8或16，即动态随机存储器位宽）采集数据时，将依据比较器38产生的使能信号被输出至数据端；当余留移位寄存器33装满bits采集数据时，也将依据第一比较器36产生的使能信号被转移至余留满寄存器35，并在下一个时钟周期输出至数据端。

所述计数器37在ADC数据的过程中不断进行循环计数，且其计数循环周期为w/2^b，即余留移位寄存器33被装满wbits采集数据所需的时钟周期数。所述触发器34使能端、多路复用器（MUX）39控制端和后续数据使能端信号都由所述计数器37与第一比较器36和第二比较器38控制产生。所述触发器34使能端在第w/2^b-1个计数时钟周期有效，即余留移位寄存器33装满wbits采集数据时所在时钟周期；所述后续数据使能端信号与多路复用器（MUX）39控制端信号一致，有效时钟周期为拼接移位寄存器32或余留移位寄存器33装满wbits采集数据所在时钟周期，即第w/2^a-1,2*w/2^a-1,……,2^a-b*w/2^a-1和第0个计数时钟周期。在第0个计数时钟周期时，多路复用器（MUX）39选择余留满寄存器35为输入，其他的有效计数时钟周期则以拼接移位寄存器32为输入。此外，在第一次存储时，第0个计数时钟周期输出到数据端的为刚开始存储在余留满寄存器35里的无效数据，在后续的数据处理中应该剔除该数据。

Claims

1.一种基于具有高存储效率的ADC数据组织系统的方法，其特征在于,所述系统包括采集数据存储模块、拼接数据存储模块、余留数据存储模块、数据选择模块和时序控制模块；该方法包括以下步骤：

步骤(1)采用采集数据存储模块寄存ADC输出的采集数据；

步骤(2)将采集数据存储模块中的数据根据位宽进行拆分后分别输入至拼接数据存储模块、余留数据存储模块，并分别在时序控制模块的控制下进行数据的拼接；

其中，所述步骤(2)中数据根据位宽进行拆分，具体为：

步骤(21)设定ADC输出的采集数据位宽为vbits，其中v＝3,5,6,9,10,12；

步骤(22)将位宽为vbits的采集数据拆分成2^abits的数据A和2^bbits位的数据B，其中a>b,且a，b＝0,1,2,3；

步骤(23)将所述数据A送至拼接数据存储模块，所述数据B传输至余留数据存储模块；

步骤(3)所述时序控制模块产生选择信号，并根据该选择信号控制数据选择模块将拼接数据存储模块或余留数据存储模块内拼接后的数据输出至数据端，并且时序控制模块输出相应的使能信号至使能端；该步骤(3)中，当拼接数据存储模块接收到的数据达到动态随机存储器位宽wbits时，所述时序控制模块控制数据选择模块将拼接数据存储模块内的wbits数据输出至数据端，时序控制模块并输出相应的使能信号；当余留数据存储模块接收到的数据达到wbits时，所述时序控制模块控制数据选择模块把余留数据存储模块内的wbits数据在下个时钟周期输出至数据端，时序控制模块并输出相应的使能信号，其中w＝8或16；

其中，将所述拼接后的数据输出至数据端及输出使能端信号具体为：

步骤(31)设定时序控制模块的循环周期为w/2^b，即余留数据存储模块装满wbits数据所需的时钟周期数；

步骤(32)在第w/2^a-1,2*w/2^a-1,……,2^a-b*w/2^a-1个时钟周期时即拼接数据存储模块装满wbits数据所在时钟周期时，将拼接数据存储模块里的wbits数据转存至数据选择模块后输出至数据端；在第0个时钟周期，先将余留数据存储模块里的无效数据或wbits数据转存至数据选择模块后输出至数据端，其中仅在第一次存储时，第0个时钟周期输出到数据端的为无效数据，在后续的数据处理中应该剔除该数据；所述时序控制模块的输出使能端信号在拼接数据存储模块或余留数据存储模块内wbits数据被输出时有效，即在第w/2^a-1,2*w/2^a-1,……,2^a-b*w/2^a-1和第0个时钟周期有效；

步骤(4)所述数据选择模块将拼接数据存储模块或余留数据存储模块内拼接后的数据通过数据端传输至后端存储器；所述后端存储器接收到的组合后的数据总位宽等于所述步骤(1)中采集数据的总位宽；具体为：所述数据选择模块通过数据端将组织后的数据以顺序的方式存储至位宽为wbits的后端存储器；当从存储器中顺序读取数据后，数据的处理按v/2^b个wbits的数据为处理单位；前v/2^b-1个wbits数据按顺序都拆分为位数是2^abits的数据，最后一个wbits数据则拆分为位数是2^bbits的数据，即得到w/2^b个2^abits的数据和w/2^b个2^bbits的数据；然后将上述数据依次组合回w/2^b个位宽为vbits的采集数据。

2.根据权利要求1所述基于具有高存储效率的ADC数据组织系统的方法，其特征在于：所述余留数据存储模块包括依次连接的余留移位寄存器、触发器、余留满寄存器。

3.根据权利要求1所述基于具有高存储效率的ADC数据组织系统的方法，其特征在于：所述时序控制模块包括第一比较器、计数器、第二比较器，所述计数器分别与第一比较器、第二比较器连接。