CN108337582B - 基于现场可编程门阵列的时分复用交换系统 - Google Patents

Abstract

本发明公开了一种基于FPGA的TDM交换系统，属于通信技术领域。该系统包括：N个串转并处理单元，用于将对应的TDM总线输入的串行数据转换为并行数据；控制模块，用于获取输入地址和输出地址的对应关系；N个并转串处理单元，用于将接收到的并行数据转换为串行数据并将串行数据传输至所连接的TDM总线上；存储交换模块，用于保存N个串转并处理单元输出的并行数据，并根据所述对应关系，依次将保存的并行数据交换至对应的并转串处理单元；时钟模块，用于为前述各个模块提供工作时钟信号，并为TDM总线提供主时钟信号和帧同步时钟信号。通过FPGA来实现TDM交换系统，可以有效降低成本和减小电路板的使用面积。

Description

基于现场可编程门阵列的时分复用交换系统

技术领域

本发明涉及交换系统技术领域，特别涉及一种基于FPGA(Field ProgrammableGate Array，现场可编程门阵列)的TDM(Time Division Multiplex，时分复用)交换系统。

背景技术

TDM是指将一条物理通道(例如TDM总线)按时间分为多个时间片段，即时隙，轮流分配给多个信号使用，每个时间片段该物理通道传输一个信号，从而可以实现在一条物理信道上传输多个信号。

TDM交换系统主要用于将某条TDM总线的某个时隙的数据交换到指定TDM总线中指定的时隙位置。目前的TDM交换系统通常基于专用的TDM交换芯片实现，专用的TDM交换芯片成本高，并且，市面上专用的TDM交换芯片的供应日益减少，为TDM交换系统的实现带来不便。

发明内容

为了解决TDM交换系统的实现受到专用的TDM交换芯片限制的问题，本发明实施例提供了一种基于FPGA的TDM交换系统。所述技术方案如下：

本发明提供了一种基于FPGA的TDM交换系统，所述TDM系统包括：

串转并处理模块，包括N个串转并处理单元，用于与N根TDM总线一一对应连接，将对应的TDM总线输入的串行数据转换为并行数据；

控制模块，用于获取输入地址和输出地址的对应关系，所述输入地址包括输入总线的标识和输入总线对应的时隙，所述输出地址包括输出总线的标识和输出总线对应的时隙；

串转并处理模块，包括N个并转串处理单元，用于与所述N根TDM总线一一对应连接，将接收到的并行数据转换为串行数据并将所述串行数据传输至所连接的所述TDM总线上；

存储交换模块，与所述N个串转并处理单元和所述N个并转串处理单元连接，用于保存所述N个串转并处理单元输出的并行数据，并根据所述对应关系，依次将保存的所述并行数据交换至对应的并转串处理单元；

时钟模块，用于为所述N个串转并处理单元、所述存储交换模块、所述N个并转串处理单元和所述控制模块提供工作时钟信号，并为所述N根TDM总线提供主时钟信号和帧同步时钟信号；

其中，N为大于1的整数。

可选地，所述存储交换模块包括：

并行数据存储单元，用于顺序保存所述N个串转并处理单元输出的并行数据；

交换地址转换单元，用于根据所述控制模块输出的对应关系，输出当前写入的并行数据对应的输出地址，所述输出地址为所述并行数据存储单元中的存储地址；

地址数据存储单元，用于顺序保存所述交换地址转换单元得到的所述输出地址；

写地址单元，用于按照所述并行数据的保存顺序为所述并行数据分配第一写地址，并按照所述输出地址的保存顺序为所述输出地址分配第二写地址，同时写入所述并行数据存储单元的并行数据和写入所述地址数据存储单元的所述输出地址所对应的所述第一写地址和所述第二写地址相同；

读地址单元，用于按照所述写地址单元分配写地址的顺序，从所述地址数据存储单元中顺序读取每个所述第二写地址对应的输出地址，并将读取到的输出地址对应的并行数据依次输出至对应的所述并转串处理单元。

进一步地，所述并行数据存储单元和地址数据存储单元均采用随机存取存储器。

更进一步地，所述存储交换模块还可以包括：配置单元，用于根据所述TDM总线的数量和每根所述TDM总线的主时钟的频率配置所述并行数据存储单元和所述地址数据存储单元的大小。

在本发明实施例的一种实施方式中，所述时钟模块包括：

锁相环，用于与外部时钟源连接，并对所述外部时钟源的输出信号进行频率转换，得到所述工作时钟信号和所述主时钟信号；

帧同步时钟信号生成单元，用于根据所述锁相环输出的所述工作时钟信号，生成与所述工作时钟信号对应的所述帧同步信号。

可选地，所述主时钟信号包括至少两个频率不同的主时钟信号。

在本发明实施例的另一种实施方式中，每个所述串转并处理单元包括：

1位寄存器，用于接收TDM总线发送的串行数据；

计数器，用于对所述1位寄存器输出的串行数据从1开始计数，并在达到8时清零并发送第一标识信号给所述存储交换模块；

8位寄存器，用于依次接收并存储所述1位寄存器输出的数据，直至存满8位数据。

在本发明实施例的又一种实施方式中，每个所述并转串处理单元包括：

8位寄存器，用于接收所述存储交换模块输出的并行数据；

计数器，用于对所述8位寄存器输出的数据的位数从1开始计数，并在达到8时清零，并发送第二标识信号给所述存储交换模块；

1位寄存器，用于逐个输出8位寄存器中的数据。

可选地，所述TDM交换系统还包括高阻控制模块，所述N个并转串处理单元均通过所述高阻控制模块与所述N根TDM总线连接。

进一步地，所述高阻控制模块包括：

数据选通器，用于在高阻状态控制信号的作用下，控制除了所述存储交换模块当前输出的并行数据所对应的时分复用总线以外的用于输出并行数据的时分复用总线处于高阻状态。

本发明实施例提供的技术方案带来的有益效果是：

本发明实施例通过FPGA来实现TDM交换系统，取消了专用TDM芯片的使用，减少了专用电路，可以有效降低成本和减小电路板的使用面积。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的基于FPGA的TDM交换系统的结构示意图；

图2是本发明实施例提供的存储交换模块的结构示意图；

图3是本发明实施例提供的时钟模块的结构示意图；

图4是本发明实施例提供的串转并模块的结构示意图；

图5是本发明实施例提供的并转串模块的结构示意图；

图6是本发明实施例提供的高阻控制模块的结构示意图；

图7是本发明实施例提供的控制模块的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本发明实施例提供了一种基于FPGA的TDM交换系统。图1为该TDM交换系统的结构示意图，如图1所示，该TDM交换系统包括：串转并处理模块1、控制模块2、并转串处理模块3、存储交换模块4和时钟模块5。

其中，串转并处理模块1包括N个串转并处理单元1a(参见图4)，用于与N根TDM总线一一对应连接，将对应的TDM总线输入的串行数据转换为并行数据；控制模块2用于获取输入地址和输出地址的对应关系，所述输入地址包括输入总线的标识和输入总线对应的时隙，所述输出地址包括输出总线的标识和输出总线对应的时隙；并转串处理模块3包括N个并转串处理单元3a(参见图5)，用于与所述N根TDM总线一一对应连接，将接收到的并行数据转换为串行数据并将所述串行数据传输至所连接的所述TDM总线上；存储交换模块4与所述N个串转并处理单元和所述N个并转串处理单元连接，用于保存所述N个串转并处理单元输出的并行数据，并根据所述对应关系，依次将保存的所述并行数据交换至对应的并转串处理单元；时钟模块5用于为所述N个串转并处理单元1a、所述存储交换模块4、所述N个并转串处理单元3a和所述控制模块2提供工作时钟信号，并为所述N根TDM总线提供主时钟信号和帧同步时钟信号；其中，N为大于1的整数。

其中，N为TDM总线的数量，可以根据实际需要配置，例如，根据需求交换设备的接口数量设置，例如，如果2个设备分别具有1个音频接口需要进行数据交换，每个音频接口连接1根TDM总线，则共需要2根TDM总线。示例性地，N的取值范围可以为1～32。

本发明实施例通过FPGA来实现TDM交换系统，取消了专用TDM芯片的使用，减少了专用电路，可以有效降低成本和减小电路板的使用面积。

实际应用中，控制模块2获取的输入地址和输出地址的对应关系，可以为从上位机获取到的对应关系，所述输入地址包括输入总线的标识和输入总线对应的时隙，例如，采用TDM输入总线的序号+(TDM输入总线序号*时隙号)的形式，所述输出地址包括输出总线的标识和输出总线对应的时隙，例如，采用TDM输出总线的序号+(TDM输出总线序号*时隙号)的形式。实现时，控制模块2可以通过数据总线和地址总线与上位机进行信息交互。

图2为本发明实施例提供的存储交换模块的结构示意图。如图2所示，所述存储交换模块4包括：并行数据存储单元41、交换地址转换单元42、地址数据存储单元43、写地址单元44和读地址单元45。

其中，并行数据存储单元41用于顺序保存所述N个串转并处理单元1a输出的并行数据；交换地址转换单元42用于根据所述控制模块2输出的对应关系，输出当前写入的并行数据对应的输出地址，所述输出地址为所述并行数据存储单元41中的存储地址；地址数据存储单元43用于顺序保存所述交换地址转换单元42得到的所述输出地址；写地址单元44用于按照所述并行数据的保存顺序为所述并行数据分配第一写地址，并按照所述输出地址的保存顺序为所述输出地址分配第二写地址，同时写入所述并行数据存储单元41的并行数据和写入所述地址数据存储单元43的所述输出地址所对应的所述第一写地址和所述第二写地址相同；读地址单元45用于按照所述写地址单元44分配写地址的顺序，从所述地址数据存储单元43中顺序读取每个所述第二写地址对应的输出地址，并将读取到的输出地址对应的并行数据依次输出至对应的所述并转串处理单元3a。

其中，并行数据存储单元41和地址数据存储单元43均采用RAM(Random-AccessMemory，随机存取存储器)。

在本实施例中，第一写地址是顺序分配的，即从0开始，顺序加1，直至达到所有TDM总线的时隙总数减1后重新从0开始。读地址单元的读地址也是顺序分配的，即从0开始，顺序加1，直至达到所有TDM总线的时隙总数减1后重新从0开始。

进一步地，如图2所示，所述存储交换模块4还包括：配置单元46，用于根据所述TDM总线的数量和每根所述TDM总线的主时钟的频率配置所述并行数据存储单元41和所述地址数据存储单元43的大小。实际应用中，可以是根据上位机的指令来配置并行数据存储单元41和所述地址数据存储单元43的大小。

其中，存储单元的大小通常采用位宽和深度来表示，每个存储单元均包括多个存储空间，位宽是指每个存储空间能够存储的数据的位数，而深度是指存储空间的个数。

进一步地，根据每根TDM总线的主时钟的频率确定TDM总线对应的时隙的数量，然后计算所有TDM总线的对应的时隙的数量的总和，得到并行数据存储单元的深度，而并行数据存储单元41的每个存储空间的位宽通常为8bit，从而可以确定出并行数据存储单元41的大小。而地址数据存储单元43中对应并行数据存储单元41的每个存储空间均设置有一个输出地址存储空间，因此，地址数据存储单元43的深度与并行数据存储单元41的深度相同，每个输出地址存储空间的位宽由并行数据存储单元41中的地址的表示方式决定。

在本实施例中，并行数据存储单元41中的写地址(即第一写地址)是从0开始顺序分配，每条TDM总线的每个时隙对应一个写地址，因此，写地址的最大值为所有TDM总线的时隙总数减1，而输出地址存储空间的位宽需要满足能够存储写地址的最大值，所以输出地址存储空间的位宽可以根据时隙总数量确定，满足2的i(位宽)次方大于或等于时隙总数的要求即可，例如总时隙为64个时，位宽为6位，总时隙为1024个时，位宽为10位。

图3为本发明实施例提供的时钟模块的结构示意图。如图3所示，所述时钟模块5包括：锁相环51和帧同步时钟信号生成单元52。

其中，锁相环51用于与外部时钟源连接，并对所述外部时钟源的输出信号进行频率转换，得到所述工作时钟信号和所述主时钟信号；帧同步时钟信号生成单元52用于根据所述锁相环51输出的所述工作时钟信号，生成与所述工作时钟信号对应的所述帧同步信号。

可选地，所述主时钟信号可以包括至少两个频率不同的主时钟信号，不同频率的主时钟信号对应的帧同步时钟信号不同。通常，帧同步信号为负脉冲信号，频率为8KHz，负脉冲的宽度为对应的主时钟的一个周期的长度，且负脉冲的中点与对应的主时钟的下降沿对齐。当然，也可以所有TDM总线的主时钟信号的频率均相同。

实现时，外部时钟源的输出信号的频率可以为16.384MHz，通过不同的配置参数，可以控制锁相环对外部时钟源的输出信号进行分频和/或倍频，从而得到不同频率的信号，作为前述主时钟信号和工作时钟信号，并且生成各个频率的主时钟信号对应的帧同步信号。因此，时钟模块5还可以包括配置单元53，用于配置前述配置参数。例如，主时钟信号可以包括2.048MHz、4.096MHz、8.192MHz、16.384MHz中的至少一种。

其中，串转并处理单元1a和并转串处理单元3a的工作时钟信号均与所连接的TDM总线的主时钟信号相同。存储交换模块4的工作时钟信号的频率为所有TDM总线的主时钟信号的频率之和。在存储交换模块中采用了较高的时钟速率，从而增加了数据的吞吐速率，进而可以有效降低传输交换的时延，适用于实现低延时的话音交换系统。

图4为本发明实施例提供的串转并处理单元的结构示意图。如图4所示，每个串转并处理单元1a包括：1位寄存器11、计数器12、8位寄存器13。

其中，1位寄存器11用于接收TDM总线发送的串行数据；计数器12用于对所述1位寄存器输出的串行数据从1开始计数，并在达到8时清零并发送第一标识信号给存储交换模块，该第一标识信号用于指示串并转换已完成，可以写入并行数据；8位寄存器13用于依次接收并存储所述1位寄存器输出的数据，直至存满8位数据。

其中，第一标识信号可以发送给写地址单元，写地址单元在接收到第一标识信号后，会将下一个写地址同时输出给地址数据存储单元和并行数据存储单元，使得地址数据存储单元写入下一个输出地址，且使得并行数据存储单元写入下一个并行数据。

图5为本发明实施例提供的并转串处理单元的结构示意图。如图5所示，每个所述并转串处理单元3a包括：8位寄存器31、计数器32、1位寄存器33。

其中，8位寄存器31用于接收所述存储交换模块输出的并行数据；计数器32用于对所述8位寄存器输出的数据的位数从1开始计数，并在达到8时清零，并发送第二标识信号给存储交换模块，该第二标识信号用于表示并串转换已完成，可以进行下一个8位数据的读取；1位寄存器33用于逐个输出8位寄存器中的数据。

其中，第二标识信号可以发送给读地址单元，读地址单元在接收到第二标识信号后，会输出下一个读地址给地址数据存储单元，使得地址数据存储单元输出下一个读地址对应的输出地址给并行数据存储单元，使得并行数据存储单元输出该输出地址存储的并行数据。

可选地，串转并处理模块1还可以包括配置单元1b，用于配置串转并处理单元1a的数量；并转串处理模块3还可以包括配置单元3b，用于配置并转串处理单元3a的数量。

需要说明的是，前述配置单元1b、配置单元3b、配置单元53、配置单元46也可以集中采用一个配置模块实现。

再次参见图1，本发明实施例的TDM交换系统还可以包括高阻控制模块6，所述N个并转串处理单元3a均通过所述高阻控制模块6与所述N根TDM总线连接。

图6为本发明实施例提供的高阻控制模块的结构示意图。如图6所示，所述高阻控制模块6包括：

数据选通器61，用于在高阻状态控制信号的作用下，控制除了所述存储交换模块4当前输出的并行数据所对应的时分复用总线以外的用于输出并行数据的时分复用总线处于高阻状态。例如，假设有两根TDM总线用于输出并行数据，分别为TDM总线1和TDM总线2，存储交换模块4当前输出的并行数据经过数据选通器61和TDM总线1所连接的并转串处理单元3a输出至TDM总线1，数据选通器61在高阻状态控制信号的作用下，控制TDM总线2处于高阻状态，以降低噪音。

其中，高阻状态控制信号是上位机产生的，通过控制模块7发送给高阻控制模块6。

图7是本发明实施例提供的控制模块的结构示意图。如图7所示，控制模块2包括：CPU总线控制单元21和模块控制信号转换单元22。其中，CPU总线控制单元21用于与上位机进行信息交互，包括但不限于接收上位机发送的读控制指令、写控制指令、片选信号等等。模块控制信号转换单元22用于根据CPU总线控制单元21接收到的指令和/或信号生成发送给各个模块的信号，包括但不限于系统复位信号、TDM输入/输出总线号指示信号、输入/出时隙号指示信号、交换使能控制信号、交换去使能控制信号和配置控制信号等。其中，交换使能信号和交换去使能信号与TDM输入/输出总线号指示信号和输入/出时隙号指示信号配合使用，用于变更前述对应关系。

本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种基于现场可编程门阵列的时分复用交换系统，其特征在于，所述时分复用交换系统包括：

串转并处理模块，包括N个串转并处理单元，用于与N根时分复用总线一一对应连接，将对应的时分复用总线输入的串行数据转换为并行数据；

控制模块，用于获取输入地址和输出地址的对应关系，所述输入地址包括输入总线的标识和输入总线对应的时隙，所述输出地址包括输出总线的标识和输出总线对应的时隙；

并转串处理模块，包括N个并转串处理单元，用于与所述N根时分复用总线一一对应连接，将接收到的并行数据转换为串行数据并将所述串行数据传输至所连接的所述时分复用总线上；

存储交换模块，与所述N个串转并处理单元和所述N个并转串处理单元连接，用于保存所述N个串转并处理单元输出的并行数据，并根据所述对应关系，依次将保存的所述并行数据交换至对应的并转串处理单元；

时钟模块，用于为所述N个串转并处理单元、所述存储交换模块、所述N个并转串处理单元和所述控制模块提供工作时钟信号，并为所述N根时分复用总线提供主时钟信号和帧同步时钟信号；

其中，N为大于1的整数；

所述存储交换模块包括：

并行数据存储单元，用于顺序保存所述N个串转并处理单元输出的并行数据；

交换地址转换单元，用于根据所述控制模块输出的对应关系，输出当前写入的并行数据对应的输出地址，所述输出地址为所述并行数据存储单元中的存储地址；

地址数据存储单元，用于顺序保存所述交换地址转换单元得到的所述输出地址；

写地址单元，用于按照所述并行数据的保存顺序为所述并行数据分配第一写地址，并按照所述输出地址的保存顺序为所述输出地址分配第二写地址，同时写入所述并行数据存储单元的并行数据和写入所述地址数据存储单元的所述输出地址所对应的所述第一写地址和所述第二写地址相同，所述第一写地址和所述第二写地址是从0开始分配，顺序加1，直至达到所有时分复用总线的时隙总数减1后重新从0开始；

读地址单元，用于按照所述写地址单元分配写地址的顺序，从所述地址数据存储单元中顺序读取每个所述第二写地址对应的输出地址，并将读取到的输出地址对应的并行数据依次输出至对应的所述并转串处理单元。

2.根据权利要求1所述的时分复用交换系统，其特征在于，所述并行数据存储单元和地址数据存储单元均采用随机存取存储器。

3.根据权利要求2所述的时分复用交换系统，其特征在于，所述存储交换模块还包括：配置单元，用于根据所述时分复用总线的数量和每根所述时分复用总线的主时钟的频率配置所述并行数据存储单元和所述地址数据存储单元的大小。

4.根据权利要求1所述的时分复用交换系统，其特征在于，所述时钟模块包括：

锁相环，用于与外部时钟源连接，并对所述外部时钟源的输出信号进行频率转换，得到所述工作时钟信号和所述主时钟信号；

帧同步时钟信号生成单元，用于根据所述锁相环输出的所述工作时钟信号，生成与所述工作时钟信号对应的帧同步信号。

5.根据权利要求3所述的时分复用交换系统，其特征在于，所述主时钟信号包括至少两个频率不同的主时钟信号。

6.根据权利要求1-5任一项所述的时分复用交换系统，其特征在于，每个所述串转并处理单元包括：

1位寄存器，用于接收时分复用总线发送的串行数据；

计数器，用于对所述1位寄存器输出的串行数据从1开始计数，并在达到8时清零并发送第一标识信号给所述存储交换模块；

8位寄存器，用于依次接收并存储所述1位寄存器输出的数据，直至存满8位数据。

7.根据权利要求1-5任一项所述的时分复用交换系统，其特征在于，每个所述并转串处理单元包括：

8位寄存器，用于接收所述存储交换模块输出的并行数据；

计数器，用于对所述8位寄存器输出的数据的位数从1开始计数，并在达到8时清零，并发送第二标识信号给所述存储交换模块；

1位寄存器，用于逐个输出8位寄存器中的数据。

8.根据权利要求1-5任一项所述的时分复用交换系统，其特征在于，所述时分复用交换系统还包括高阻控制模块，所述N个并转串处理单元均通过所述高阻控制模块与所述N根时分复用总线连接。

9.根据权利要求8所述的时分复用交换系统，其特征在于，所述高阻控制模块包括：

数据选通器，用于在高阻状态控制信号的作用下，控制除了所述存储交换模块当前输出的并行数据所对应的时分复用总线以外的用于输出并行数据的时分复用总线处于高阻状态。

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