CN100463540C

CN100463540C - 一种数字时分交换网络

Info

Publication number: CN100463540C
Application number: CNB021452911A
Authority: CN
Inventors: 王晓耘; 陈飞; 李碧辉; 李迎风; 王吉文
Original assignee: ZTE Corp
Current assignee: ZTE Corp
Priority date: 2002-11-09
Filing date: 2002-11-09
Publication date: 2009-02-18
Anticipated expiration: 2022-11-09
Also published as: CN1499893A

Abstract

本发明公开了一种数字时分交换网络，包括：串/并转换模块(21)，数据存储器矩阵(24)，并/串转换模块(28)，m帧转1帧模块(22)，复用器(23)，接续控制存储器(25)，分路器(26)，1帧转m帧模块(27)。采用本发明所述的技术方案，将多帧相同位置中的时隙拼成1个宽度为m*8比特的时隙进行交换，使得交换矩阵的规模可以减小到原来的1/m²，在单板上就可以实现大容量单T结构时分无阻塞交换，提高了可靠性，可用于数据通信网络。

Description

一种数字时分交换网络

技术领域

本发明涉及程控数字交换技术，具体涉及大容量数字时分交换网络实现技术。

背景技术

目前国内外大容量局用交换机的交换网络通常是由T-Sⁿ-T或T-Tⁿ-T(n≥1)构成的多级交换网络，这种多级形式的交换网络存在着许多固有问题：如体积庞大，节点多，可靠性低，交换存在时隙阻塞，时延大，不支持n×64Kb/s交换等等，很难满足现代电信应用。

从理论上说，多级交换网络的许多缺点是可以通过单级T型交换网络来克服的。因此，设计出一种结构简单的单T大容量交换网络一直是本领域的研究人员所追求的目标。起初，这一工作基本上都是围绕着专用交换芯片来开展的。但是用专用交换芯片来构成大容量单T网络是不可能做得很大的，主要原因有两点：首先，单片专用芯片的容量由于受到内部存储单元的速度的限制，容量不可能做得很大，目前容量最大的是加拿大MITEL公司生产的专用交换芯片MT90820，其容量也仅为2K×2K；其次，采用专用交换芯片进行“拷贝T”的方法，利用串行总线方式构成交换矩阵，虽可以在一定程度上扩大容量，但是，该方法所用专用交换芯片数目呈n²增长，容量增长有限，并且成本极其昂贵，如采用“拷贝T”的方法构成8K×8K交换网，需要用16片MT90820构成4×4的交换矩阵，已经达到一块单板的极限。

为此，近年来本领域的研究人员又提出了其它一些构成大容量单T交换网络的方案，虽有改进，但仍然存在着一些缺点：有的不能支持n×64kb/s数据交换；有的要通过软件配合才能实现无阻塞交换，大大牺牲了效率，如申请号为95107865.8的中国专利申请介绍的大容量数字时分T型交换网络；有的是利用统计复用的原理，不能独立构成网络，只能用于交换系统，如申请号为95118474.1的中国专利申请介绍的一种集中/分布式高速数字T型交换网络。

后来又出现了在并行总线上构成交换矩阵的方法，该方法是将数据存储单元构成矩阵，使得单板的容量有一定程度的增加，但是，其数据存储单元的数目仍然以n²增长，容量增长很快就达到极限，一般最大也就是16K×16K的交换能力，并且PCB板非常大，成本很高，在性能上话音交换延时很大。另外，由于器件多，造成可靠性降低，功耗增大。

申请号为99109931.1的专利申请提出了采用数据存储单元压缩矩阵办法虽然可以使数据存储单元成n倍增长，但是随着交换容量的增加和受到器件位宽限制，使得数据存储单元矩阵增长很快达到极限。

图1给出的是传统的T型交换网络的结构图。输入HW线进行串/并转换之后产生的是8位并行数据，因此采用8位宽度的数据存储单元。如有n组并行数据，则需要n个数据存储单元才能存下所有数据。为了构成交换网络，则需要n行乘n列数据存储单元矩阵。如果输入HW线的速率不变的情况下，随着单板容量的增大，存储矩阵以平方倍增长，在单板上已不可能实现。这种设计方法实现成本极高，功耗大，系统可靠性低。

发明内容

本发明所要解决的技术问题是减小数据存储器(DM)矩阵的规模，克服大容量时分交换网络在单板上不能实现的问题。

本发明构造的数字时分交换网络，包括串/并转换模块21，m帧转1帧模块22，复用器23，数据存储器(DM)矩阵24，接续控制存储器(CM)25，分路器26，1帧转m帧模块27，并/串转换模块28，(m＝2^k k是自然数)

所述的串/并转换模块21把m组8路串行的数据转换成m路并行的8比特并行时隙数据(m＝2^k k是自然数)。

所述的m帧转1帧模块22由双端口存储器和读写地址发生器组成。如果一帧的数据量是2ⁱ(i是大于等于5的自然数)，为了避免读写发生冲突，存储器的容量增加一倍，存储器采用容量为2^i+k+1的双端口RAM。完成将m帧中相同位置时隙的数据集中到一起输出。m帧时隙数据在写入地址控制下顺序写入双端口RAM，读出时将m帧中相同位置的时隙集中在一起顺序读出，经过m帧转1帧模块并行的m帧8比特时隙数据重新排列，位于m帧中的相同位置的时隙变成了m个连续输出的时隙。

读写地址有多种算法，下面的算法是其中之一。

设存储器的写地址用符号(AW[i+k+1]AW[i+k]...AW[1])表示，AW[i+k+1]是最高位，AW[1]是最低位。

设存储器的读地址用符号(AR[i+k+1]AR[i+k]...AR[1])表示，AR[i+k+1]是最高位，AR[1]是最低位。

读写地址发生器采用一个宽度为i+k+1的计数器和一个反相器产生。

计数器输出的数据用(C[i+k+1]C[i+k]...C[1])表示，C[i+k+1]是最高位，C[1]是最低位。

写入地址顺序接到计数器的输出端，即AW[x]＝C[x]，(x是小于i+k+2的自然数)。

读出地址的最高位通过反相器接到计数器的最高位。即AR[i+k+1]＝not C[i+k+1]。

计数器的其他位通过循环右移位k位后接到读出地址的其他位。

即：AR[x]＝C[y](当x<i时y＝x+k；当x>＝i时y＝x-i；x，y均为小于i+k+1的自然数)。

所述的复用器23功能有两种功能：(1)将m帧中相同位置的时隙转换成m×8比特并行时隙。(2)将m组输入的8比特并行的时隙复用到一条高速宽度m×8比特的并行总线上(m和m帧转1帧模块中的m相同)

将所述1条高速宽度为m×8比特的时隙数据送入数据存储器矩阵(24)，在接续控制存储器(25)控制下进行交换，交换后的数据由数据存储器矩阵(24)输出，

所述的分路器26功能与复用器23功能相反：(1)将数据存储器矩阵(24)输出的1条高速宽度为m×8比特的时隙数据通过分路器(26)分成m组低速的宽度为m×8的时隙数据；(2)将每个m×8比特并行时隙转换成m个连续的8比特并行时隙。

所述的1帧转m帧模块27由双端口存储器和读写地址发生器组成。将m个连续的8比特并行时隙数据分配到m帧中的每一帧对应时隙输出。这是通过一定算法产生的读写地址来读写双端口RAM实现的。双端口RAM的读写地址发生算法和m帧转1帧中的读写地址发生算法相同，只是读写地址要互相交换。

所述的并/串转换模块把m组8比特并行时隙数据转换成m×8路串行时隙输出。

采用本发明所述的技术方案，将多帧相同位置中的时隙拼成1个宽度为m*8的时隙进行交换，使得交换矩阵的规模可以减小到原来的1/m²，在单板上可以实现大容量单T结构时分无阻塞交换，大幅度的降低成本和功耗，提高可靠性。

附图说明

图1是传统的T型交换网络的原理结构图

图2是本发明T型交换网络的原理结构图

图3是本发明实施例32K×32K时隙T型交换网络

具体实施方式

下面结合附图对本发明作进一步的详细说明。

本发明中把m帧的相同位置的输入时隙拼成m×8比特的位宽，这样每次交换以拼合而成m×8比特的时隙为单位进行，输出时再把m×8比特时隙的帧转换成m帧8比特时隙输出，尽管整个交换过程的延时增加了，但是可以减小DM矩阵的规模，传统T网的n×n的DM矩阵可以由此简化为1×1的DM矩阵。

在图2所示的本发明的原理结构图中，输入的HW线分成m组，每组经过一个串/并转换模块21输出宽度为8比特的并行数据。这些数据各自独立地存入m帧转1帧模块22，m帧转1帧模块将m帧中的时隙数据重新排列，依次输出m帧中相同时隙的数据。复用器23首先把k路输入中每一路输入的连续m个8比特时隙数据拼接成一个位宽为m×8的时隙数据，然后依次输出m个位宽为m×8的时隙数据。

本发明通过以上步骤将m组串行8比特时隙数据被转化m个位宽是m×8的并行时隙数据。这样可以选择位宽是m×8单个存储单元作为数据存储单元(24)，在接续控制存储的控制下每次以m×8比特的时隙为单位进行交换，由此将存储矩阵的大小缩减成原来的1/m²。

按照本发明所述技术方案可以在单板上布置大容量数字时分网络，可以实现16k×16k，32K×32K，64K×64K，128K×128K，256K×256K的交换。

图3是本发明的实施例之一。采用本发明所述技术方案，当m＝4时，实现32K×32K时隙T型交换网络。

它包括串/并转换模块31，4帧转1帧模块32，复用器33，数据存储器34，接续控制存储器35，分路器36，1帧转4帧模块37，并/串转换模块38。

串/并转换模块负责输入的32条64Mb/s速率的HW线的串并转换，它包括4个串并转换单元，分别负责8条HW线的串并转换，每个串/并转换单元输出8比特并行时隙数据。

4帧转1帧模块32负责将4帧的并行时隙数据重新排序输出，使得四帧中处于相同位置的时隙顺序输出。

复用器33负责将4路4帧相同时隙的8比特数据转换成4个32比特的时隙数据输出。

数据存储器34，接续控制存储器35负责以32比特为交换单位进行时隙交换。

分路器36负责将4个32比特的时隙数据转换成为4路8比特的时隙数据。

1帧转4帧模块负责将8比特时隙数据重新排序，将四个连续的时隙分到四帧中输出。

并/串转换模块包括4个并/串转换单元，每个并/串转换单元负责将8比特的并行数据转换成8条64Mb/s的串行HW线。

本实施例可以将数据存储器矩阵的规模减小为原来的1/16。

Claims

1.一种数字时分交换网络，包括：串/并转换模块(21)，数据存储器矩阵(24)，并/串转换模块(28)，其特征是：

还包括：m帧转1帧模块(22)，复用器(23)，接续控制存储器(25)，分路器(26)，1帧转m帧模块(27)，

对输入的8×m条HW线通过串/并转换模块(21)进行串/并转换，输出m组并行的8比特并行时隙数据，

对每组8比特时隙通过m帧转1帧模块(22)，采用存储m帧数据和读写算法，将m帧8比特时隙数据重新排列，依次输出m帧中相同的时隙数据，

通过复用器(23)对m组宽度为m×8比特的时隙数据进行m路高速复用，形成1条高速宽度为m×8的时隙数据，

将数据存储器矩阵(24)输出的1条高速宽度为m×8比特的时隙数据通过分路器(26)分成m组低速的宽度为m×8比特的时隙数据，

所述每组宽度m×8比特时隙通过1帧转m帧模块(27)将m个连续的8比特并行时隙数据分配到m帧中的每一帧对应时隙输出，

所述每组8比特并行时隙数据通过并/串转换模块(28)将m组并行8比特并行时隙数据转换成m组8路串行时隙输出。

2.如权利要求1所述的数字时分交换网络，其特征是：m＝2^kk是自然数。

3.如权利要求1或2所述的数字时分交换网络，其特征是：所述m帧转1帧模块(22)，由双端口存储器和读写地址发生器组成，将m帧中相同位置时隙的数据集中到一起输出；所述1帧转m帧模块(27)由双端口存储器和读写地址发生器组成，将m个连续的8比特并行时隙数据分配到m帧中的每一帧对应时隙输出。