JPH05153641A - 空間／時間スイツチング装置 - Google Patents

空間／時間スイツチング装置

Info

Publication number
JPH05153641A
JPH05153641A JP13929692A JP13929692A JPH05153641A JP H05153641 A JPH05153641 A JP H05153641A JP 13929692 A JP13929692 A JP 13929692A JP 13929692 A JP13929692 A JP 13929692A JP H05153641 A JPH05153641 A JP H05153641A
Authority
JP
Japan
Prior art keywords
input
output
switching device
bit rate
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP13929692A
Other languages
English (en)
Inventor
Peter Woehr
ペーター・ベール
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alcatel Lucent NV
Original Assignee
Alcatel NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alcatel NV filed Critical Alcatel NV
Publication of JPH05153641A publication Critical patent/JPH05153641A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/06—Time-space-time switching

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Oscillators With Electromechanical Resonators (AREA)
  • Debugging And Monitoring (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Electrophonic Musical Instruments (AREA)
  • Electric Clocks (AREA)
  • Keying Circuit Devices (AREA)

Abstract

(57)【要約】 【目的】 本発明は、複数のビツト速度に対処すること
ができ、既存の装置を利用したまま拡張可能なスイッチ
ング装置を得ることを目的とする。 【構成】 複数の入力信号がそれぞれ時分割多重モード
で受信可能である複数の入力ラインの１つとそれぞれ関
連された複数の入力回路Ｉ1 〜16と、複数の出力信号が
それぞれ時分割多重モードで出力可能である複数の出力
ラインの１つとそれぞれ関連された複数の出力回路Ｏ1
〜16と、全ての入力信号および全ての出力信号を互いに
選択的に割当てるマルチプレクサＭx、メモリＭem、デ
マルチプレクサＤx 、復号マトリックスＤＭ、制御装置
Ｃontrから構成されたスイッチング手段とを含む空間／
時間スイッチング装置において、各入力回路および各出
力回路は２以上のビット速度間で分離して切替え可能で
あることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数の入力信号がそれ
ぞれ時分割多重モードで受信可能である複数の入力ライ
ンの１つとそれぞれ関連された複数の入力回路と、複数
の出力信号がそれぞれ時分割多重モードで出力可能であ
る複数の出力ラインの１つとそれぞれ関連された複数の
出力回路と、全ての入力信号および全ての出力信号を互
いに選択的に割当てるスイッチング手段とを具備してい
る空間／時間スイッチング装置に関する。
【０００２】
【従来の技術】この様なスイッチング装置は一般にスイ
ッチング技術において知られている。例えば、Ｗ．フラ
ンク氏らによる文献（“Elektrisches Nachrichtenwes
en”，システム12−Doppelport des Koppelnetzbaustei
ns，Vol.59，No.1/2，1985年，54乃至59頁）に記載され
た同期時分割多重モード（ＳＴＭ）で動作するテジタル
スイッチング装置が参照として挙げられる。別の例は、
非同期時分割多重モード（ＡＴＭ）で動作し、Ｄ．Ｂoe
ttle氏他による文献（“ElektrischesNachrichtenwese
n”，Das ATM Doppelfeld von Alcatel und seine Eige
nschaften，Vol.64，No.2/3，1990年， 156乃至 165
頁）に記載されている集積スイッチング装置である
（“Integriertes Koppelelement”）。
【０００３】
【発明が解決しようとする課題】全ての開発エンジニア
は、費用と有効性との間の比率に対して好ましい影響を
与えるように努力している。技術の着実な進歩は高い動
作速度を実現し、それによって費用をほとんど付加せず
にスイッチング容量、したがって有効性が高められるこ
とができる。上記のシステム12スイッチングシステムに
おいて、４Ｍビット／秒（正確には4096ｋビット／秒）
のビット速度はトランク上で使用される。しかしなが
ら、そのシステムの現在の技術はまた32Ｍビット／秒ま
で許容する。全体構造、特にラック、背面およびコネク
タは不変のままである。
【０００４】しかしながら、一方では交換においては複
数の異なる周辺ユニットがスイッチングネットワークに
よって相互接続され、他方においては段階的な拡張が可
能なことに留意しなければならない。増加されたビット
速度のために全種類の周辺ユニットを同時に再開発する
ことは不可能であり、また拡張の場合に既存の部品を置
換することは望ましくない。置換部品の調達に関連した
問題も考慮されるべきである。
【０００５】同じ問題が将来のＡＴＭシステムに対して
予測でき、最初に150 Ｍビット／秒で後に600 Ｍビット
／秒、さらに多分1.2 Ｇビット／秒のビット速度が既に
論じられている。
【０００６】
【課題解決のための手段】本発明は、複数の入力信号が
それぞれ時分割多重モードで受信可能である複数の入力
ラインの１つとそれぞれ関連された複数の入力回路と、
複数の出力信号がそれぞれ時分割多重モードで出力可能
である複数の出力ラインの１つとそれぞれ関連された複
数の出力回路と、全ての入力信号および全ての出力信号
を互いに選択的に割当てるスイッチング手段とを備えて
いる空間／時間スイッチング装置において、各入力回路
および各出力回路は２以上のビット速度間で分離して切
替え可能であるスイッチング装置によってこの問題を解
決するものである。入力および出力が２（以上の）ビッ
ト速度間で分離して切替え可能であるスイッチング装置
の使用は上記の問題を全て解決するだけでなく、いくつ
かの付加的な利点を提供する。例えば、切替え能力はま
た現在の要求にビット速度を適合させるために使用さ
れ、それによって平均電力消費および疑似放射を減少す
ることができる。いくつかのチャンネルを組合せること
によって、高い容量の接続を設ける（ＳＴＭにおいて）
ことができる。本発明の別の有効な特徴は請求項２乃至
９において限定されている。以下、添付図面を参照して
本発明を詳細に説明する。
【０００７】
【実施例】図１のスイッチング装置は16個の入力回路Ｉ
1 ，…，Ｉ16、マルチプレクサＭx 、主メモリＭem、デ
マルチプレクサＤx 、16個の出力回路Ｏ1 ，…，Ｏ16お
よび復号マトリクスＤＭと関連した制御ユニットＣontr
を有する。主メモリＭemは入力デコーダＤＩ、出力デコ
ーダＤＯおよび16ビットデータワードをそれぞれ保持す
ることができる4096個の位置（示されていない）を有す
る。
【０００８】大幅に簡略化された場合のスイッチング工
程が図２に示されている。本発明によるスイッチング装
置の実際に最も簡単な場合が想定されている。このスイ
ッチング装置は２つの入力および２つの出力を有する。
１入出力当たり２つの、またはビット速度切替え後には
４つのチャンネルが伝送可能である。図２のａ，ｂ，
ｃ，ｅ，ｆ，ｇはこの場合の異なる一時的なシーケンス
を、また図２のｄは蓄積マップを示す。
【０００９】図２のａの第１の入力において、２つのチ
ャンネルに分割された２つの入力信号のデータワードＤ
11およびＤ12はシーケンスで到着する。図２のｂの第２
の入力において４つのチャンネルに分割された４つの入
力信号のデータワードＤ21，Ｄ22，Ｄ23およびＤ24はシ
ーケンスで同時に到着する。これらのデータワードを異
なるビットに再分割することは示されていない。２つの
入力の信号は単一の信号に結合される（図２のｃ）。図
１の例のマルチプレクサＭx の出力信号に対応するこの
結合信号は、２つの入力におけるビット速度にもかかわ
らず常に同じ構造を有している。
【００１０】それは２つのビット速度の速いものに基づ
いたフレーム構造を有し、このために１チャンネルおよ
び入力当たり１つの時間スロットを有する。この例で
は、最大４つのチャンネルが２つの各入力において可能
である。すなわち２つの入力において最大で８つの合計
チャンネルが可能である。このために８つの時間スロッ
トがフレーム構造中に設けられる。これらの時間スロッ
トは入力に循環的に、すなわちこの場合は２つの入力だ
けに交互に割当てられる。もっと遅いビット速度で動作
する入力に対して、１つ置きの別の時間スロットは自由
な開いた状態である。したがってこの場合、内容のシー
ケンスは以下の通りである：Ｄ11，Ｄ21，空き，Ｄ22，
Ｄ12，Ｄ23，空き，Ｄ24。
【００１１】これらの時間スロットの内容は主メモリＭ
emに連続的に蓄積される。主メモリＭemからの出力は、
出力およびそれらのチャンネルに対する循環的な分配に
より所望のスイッチング機能が実行されることを保証す
る変更された順序で発生する。主メモリＭemの出力にお
けるフレーム構造は入力のものと同じである。これはメ
モリＭemの出力、したがってデマルチプレクサＤx の入
力における個々の時間スロットの以下の内容のシーケン
ス：Ｄ24，Ｄ12，Ｄ23，空き，Ｄ21，Ｄ22，Ｄ11，空き
を与える（図２のｅ）。
【００１２】主メモリＭemにこのデータを一時的に蓄積
するために、８つの位置Ｍ1 ，…，Ｍ8 （図２のｄ）が
必要であり、設けられる。メモリＭemに対する書込みお
よび読取りに適した方法は主に書込み中に使用されてい
る循環的なアドレシングまたは読取り中の切替え作業に
よる選択的アドレシング、またはその逆のいずれかの２
つの従来技術の時分割多重切替え方法である。したがっ
て、書込み中のアドレスのシーケンスはＭ1 ，Ｍ2 ，
…，Ｍ7 ，Ｍ8 であり、読取り中のものはＭ8 ，Ｍ5 ，
Ｍ6 ，Ｍ3 ，Ｍ2 ，Ｍ4 ，Ｍ1 ，Ｍ7 、或は書込み中の
ものがＭ8 ，Ｍ5，Ｍ6 ，Ｍ3 ，Ｍ2 ，Ｍ4 ，Ｍ1 ，Ｍ7
であり、読取り中のものがＭ1 ，Ｍ2 ，…，Ｍ7 ，Ｍ8
である。
【００１３】この書込みおよび読取りは本発明に限定さ
れるものではない。それ自体は知られた方法で制御可能
である。したがって、必要なユニットはここにおいて入
力デコーダＤI 、出力デコーダＤO 、復号マトリクスＤ
Ｍおよび制御ユニットＣontrとして示されている。 復号マトリクスＤＭは以下の動作シーケンスを制御す
る： １．Ｍx はＤ1 にＩ1 を接続する。 Ｄ1 はＭ1 にＭx を接続する。 Ｄ11はＭ1 に書込まれる。 ２．ＤO はＤx にＭ8 を接続する。 Ｄx はＯ1 にＤ0 を接続する。 Ｄ24はＭ8 から読取られる。 Ｏ1 はデータを受ける。 ３．Ｍx はＤ1 にＩ2 を接続する。 Ｄ1 はＭ2 にＭx を接続する。 Ｄ21はＭ2 に書込まれる。 ・ ・ 15．Ｍx はＤ1 にＩ2 を接続する。 Ｄ1 はＭ5 にＭx を接続する。 Ｄ12はＭ5 に書込まれる。 16．ここで、Ｍ7 はＯ2 乃至Ｄ0 およびＤx に接続され
ている。 しかしながら、Ｏ2 は低いビット速度で動作し、依然と
してＤ22を出力しており使用中であり、データを受ける
ことができない。Ｍ7 は有効なデータを全く含んでいな
い。或いはＭ7 がＯ2 に接続されるか否かは無関係であ
る。いずれの場合でも、Ｏ2 はデータを受けない。
【００１４】この動作シーケンス（または同じ切替え作
業を解くその他）は規則的に繰返され、復号マトリクス
ＤＭにおいてプログラムされる。このプログラミング
は、接続が設定されるか、或は解除された場合は常に制
御ユニットＣontrによって変更されなければならない。
【００１５】図１の例において、制御ユニットＣontr
は、入力回路Ｉ1 ，…，Ｉ16を介して切替えられるべき
データを含むデータ流の一部として制御に必要な情報を
受信する。したがって、制御回路Ｃontrの１入力はマル
チプレクサＭx の出力に接続されている。同様に、制御
情報の出力に対して、例えば承認メッセージに対して、
制御回路Ｃontrの１出力はデマルチプレクサＤx の入力
に結合される。多くの時分割多重システム、例えば上記
のシステム12スイッチングシステムにおいて、１つのチ
ャンネルは制御データの伝送のために既に設けられてい
る。このチャンネルはシステム12スイッチングシステム
の場合のように制御回路Ｃontr用の情報を含む。最も簡
単な場合、このような制御情報は変更されるべき復号マ
トリクス位置のアドレスおよびこの位置に新しく書込ま
れるべきデータを構成する。
【００１６】デマルチプレクサＤx において、図２のｅ
に示されたフレーム構造を有する主メモリＭemからの上
記の出力信号は出力回路に循環的に切替えられる。図２
の最も簡単な例において、２つの出力回路の第１のもの
は高いビット速度で動作し、デマルチプレクサＤx によ
ってそれに与えられた全てのデータを受け、結果的に図
２のｆに示されたデータシーケンスＤ24，Ｄ23，Ｄ21，
Ｄ11を生成する。２つの出力回路の第２のものは低いビ
ット速度で動作し、したがって１つおきにデマルチプレ
クサからのデータを受け、結果的に図２のｇに示された
データシーケンスＤ12，Ｄ22を生成する。
【００１７】個々のチャンネルのこのスイッチング中、
データＤ12はその低いビット速度を保持し、データＤ11
は低いビット速度から高いビッシ速度に変換され、デー
タＤ21，Ｄ23およびＤ24はその高いビット速度を保持
し、データＤ22は高いビット速度から低いものに変換さ
れる。データ内容はもちろん不変のままである。
【００１８】入力回路Ｉ1 ，…，Ｉ16の機能は基本的に
通常のスイッチング装置と同じものである。それらはス
イッチング装置の内部クロックと入来した信号を同期す
る。一般に、位相だけが適合されなければならない。さ
らに、マルチプレクサＭx による伝送が行われるまで直
列並列変換および一時的な蓄積が発生する。この場合に
おいて、16ビットデータワードはスイッチング装置内で
並列に処理されるとする。
【００１９】本発明による入力回路の特別な特徴はそれ
らが２つのビット速度間で切替え可能なことである。し
たがって、それらの同期装置は２つのクロック速度間で
切替え可能であり、或はそれらはそれぞれ制御ユニット
Ｃontrから２つのクロック信号の一方を供給される。し
かしながら、各入力回路に１ビット速度当り１つの同期
装置（２つ以上のビット速度があってもよい）を設ける
ことも可能である。したがって、各同期装置は１入力回
路当り１つの同期装置によって得られることが可能な入
来したデータ流と同期し、その時出力信号が使用され
る。このようにして、自動切替えが行なわれることがで
きる。このようにして決定されたビット速度は制御ユニ
ットＣontrに認識されなければならない。
【００２０】切替えが外側から制御された場合、制御命
令は入力回路およびマルチプレクサを通って制御ユニッ
トに伝送されなければならず、切替えはそこから開始さ
れなければならない。
【００２１】出力回路Ｏ1 ，…，Ｏ16は基本的に通常通
り動作する。最も簡単な場合において、それらはそれぞ
れデマルチプレクサからデータワードを並列形態で受
け、選択されたクロック速度でそれを直列形態で伝送す
る並列直列変換器を含む。切替えを実行するためにこの
場合、データの受信を正しく開始し、正しいクロック信
号を選択することだけが必要である。クロック信号また
はクロック信号を選択するために選択されたスイッチン
グ信号のいずれかが制御ユニットＣontrから発生されな
ければならない。出力回路においてビット速度を切替え
る種々の可能性がある。スイッチングは、入力回路に対
して説明されたように外部制御命令によって実行されて
もよい。
【００２２】特に反転されたスイッチング配列では、ス
イッチング装置間の接続が両方向に動作されるため、各
出力は１つの入力と関連され、したがって各出力回路は
１つの入力回路と関連されることが多い。その場合、ト
ラフィック量は両方向においてほぼ同じである。特にそ
の場合、所望の高いビット速度はスイッチング装置中の
反対側の対の入力および出力が処理できるのが高いビッ
ト速度だけか、または低いビット速度だけかに応じて関
連した入力および出力の対において同時に許容可能また
は同時には許容不可能のいずれかであることが保証され
る。その場合、入力回路および出力回路の両方に対して
一緒にビット速度スイッチングを実行することで十分で
ある。トラフィック量の決定に基づいて、或は外部制御
命令にしたがってこれが実行されたかが次に重要であ
る。
【００２３】個々の出力回路に対するトラフィック量の
決定も可能である。これには主メモリＭem中の多数の位
置が実際に個々の出力回路に対してどのように占有され
るかを制御回路Ｃontrにおいて決定することだけが必要
である。特定の出力回路が高いビット速度に完全に切替
えられるか否かは、位置の占有時に既に（少なくとも同
期時分割多重モードで）考慮されていなければならな
い。
【００２４】トラフィック量に基づく関連した入力およ
び出力回路の同時切替えのために、２つのトラフィック
量の高い方が選択され、決定のベースを形成することが
好ましい。
【００２５】関連した入力および出力回路の結合したス
イッチングは、スイッチング装置中で複写が発生された
場合、すなわちメモリ位置に書き込まれたデータワード
が複数回読取られた場合には不可能である。それ自体は
知られているこのような動作モードは特に本発明による
スイッチング装置に適している。それは必要とされる非
常に多数のサービスチャンネルがこの場合有効なためで
ある。
【００２６】このスイッチング装置はまた特に別の同様
に良く知られている動作モードに適している。すなわ
ち、高容量の接続を設定するために全く同じ接続に対し
て複数のチャンネルを同時に使用することが望ましいこ
とが多い。これは高いビット速度を使用し、低いビット
速度で同じ時間スロットに存在した時間スロットを組合
せることによって容易に可能である。
【００２７】本発明の考えは、現在実用されつつあるＡ
ＴＭのために設計されたスイッチング装置に対しても適
用可能である。ＡＴＭにおいて、メッセージの関連部分
は通常の時分割多重技術ＳＴＭのようにフレームの周期
的に反復する時間スロットではなく、別のメッセージの
セルと空のおよび制御セルとの間において不規則的な間
隔で伝送されたセル（またはパケット）の情報部分で伝
送される。情報部分の他に、各セルはタイミングによっ
てＳＴＭで与えられた情報すなわち特定のメッセージと
の関係を少なくとも含むセルヘッダを含む。
【００２８】ＡＴＭにおいて、本発明の考えの使用はさ
らに簡単である。ＡＴＭの１つの特徴はランダムに変動
するトラフィック量である。スイッチング装置の入力お
よび出力回路間において、最大の可能なトラフィック
量、すなわちこの場合高いビット速度が全ての入力で使
用された場合に生じるトラフィック量が考慮されなけれ
ばならない。さらに、ＡＴＭ装置は一般にトラフィック
量を決定する装置、例えば必要な行列（ＦＩＦＯ）のた
めの充当レベルセンサを含む。最も簡単な場合におい
て、入力および出力回路におけるクロック速度を切替え
可能にすることだけが必要である。ＡＴＭスイッチング
装置の例は例えば上記のＤ．ベットル氏他による文献か
ら十分に認識される。
【図面の簡単な説明】
【図１】本発明による空間／時間スイッチング装置の１
実施例のブロック図。
【図２】本発明によるスイッチング装置におけるスイッ
チング工程の概略図。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 複数の入力信号がそれぞれ時分割多重モ
    ードで受信可能である複数の入力ラインの１つとそれぞ
    れ関連された複数の入力回路と、複数の出力信号がそれ
    ぞれ時分割多重モードで出力可能である複数の出力ライ
    ンの１つとそれぞれ関連された複数の出力回路と、全て
    の入力信号および全ての出力信号を互いに選択的に割当
    てるスイッチング手段とを含む空間／時間スイッチング
    装置において、 各入力回路および各出力回路は２以上のビット速度間で
    分離して切替え可能であることを特徴とするスイッチン
    グ装置。
  2. 【請求項２】 各入力回路は関連した入力ラインに入来
    した信号の各ビット速度を決定し、このようにして決定
    されたビット速度に入力回路を切替えるセンサ回路を含
    んでいることを特徴とする請求項１記載のスイッチング
    装置。
  3. 【請求項３】 各出力回路は関連した出力ラインに意図
    されたトラフィックを決定し、それに応じてビット速度
    を切替えるセンサと関連していることを特徴とする請求
    項１記載のスイッチング装置。
  4. 【請求項４】 入力回路および出力回路における切替え
    は外部制御命令によって開始されることを特徴とする請
    求項１記載のスイッチング装置。
  5. 【請求項５】 各出力回路は１つの入力回路と関連し、
    ビット速度は両方一緒に切替えられることを特徴とする
    請求項１記載のスイッチング装置。
  6. 【請求項６】 入力および出力信号は規則的な時間間隔
    で互いに続き、同期した時分割多重に組合せられるデー
    タワードから構成されていることを特徴とする請求項１
    記載のスイッチング装置。
  7. 【請求項７】 入力および出力信号は任意の時間間隔で
    互いに続き、非同期時分割多重に組合せられるデータパ
    ケットまたはセルから構成されていることを特徴とする
    請求項１記載のスイッチング装置。
  8. 【請求項８】 スイッチング手段は主メモリ、マルチプ
    レクサおよびデマルチプレクサを具備し、マルチプレク
    サはメモリの入力に各入力回路を接続することができ、
    デマルチプレクサは各出力回路にメモリの出力を接続す
    ることができることを特徴とする請求項１記載のスイッ
    チング装置。
  9. 【請求項９】 メモリは、最低のビット速度の１フレー
    ム期間中に最高のビット速度で送信されることができる
    のと同じ程多数のディスクリートなアドレス可能なデー
    タワードを蓄積することができるように構成されている
    ことを特徴とする請求項６または８記載のスイッチング
    装置。
JP13929692A 1991-05-31 1992-05-29 空間／時間スイツチング装置 Pending JPH05153641A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE4117869A DE4117869A1 (de) 1991-05-31 1991-05-31 Raum- und zeit-koppelelement
DE41178696 1991-05-31

Publications (1)

Publication Number Publication Date
JPH05153641A true JPH05153641A (ja) 1993-06-18

Family

ID=6432893

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13929692A Pending JPH05153641A (ja) 1991-05-31 1992-05-29 空間／時間スイツチング装置

Country Status (8)

Country Link
US (1) US5343467A (ja)
EP (1) EP0515980B1 (ja)
JP (1) JPH05153641A (ja)
AT (1) ATE187862T1 (ja)
AU (1) AU651693B2 (ja)
CA (1) CA2070000C (ja)
DE (2) DE4117869A1 (ja)
ES (1) ES2140399T3 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4221188C2 (de) * 1992-06-27 1997-09-11 Sel Alcatel Ag Vermittlungsstelle
CA2100729C (en) * 1993-07-16 2001-01-16 Simon Skierszkan Serial bit rate converter embedded in a switching matrix
ES2229290T3 (es) * 1995-10-11 2005-04-16 Vodafone Holding Gmbh Procedimiento y dispositivo para la transmision de informaciones no ligadas a la voz.
IT1277205B1 (it) * 1995-10-20 1997-11-05 Italtel Spa Sistema di commutazione di segnali pcm impiegante una matrice integrata e programmabile
IT1277206B1 (it) * 1995-10-20 1997-11-05 Italtel Spa Sistema di commutazione di segnali pcm impiegante una matrice con controllo automatico delle connessioni
EP0960549B1 (de) 1997-02-17 2003-10-22 Siemens Aktiengesellschaft Verfahren und schaltungsanordnung zum übertragen digitaler daten mit einem erweiterten isdn-verfahren
DE19706081A1 (de) * 1997-02-17 1998-08-20 Siemens Ag Verfahren und Schaltungsanordnung zum Übertragen von Datenpaketen mit einem erweiterten ISDN-Verfahren
DE19824812B4 (de) * 1998-06-03 2005-11-17 Siemens Ag Verfahren sowie Vorrichtung zum Übertragen digitaler Daten mittels eines erweiterten ISDN-Netzwerks
US6028867A (en) * 1998-06-15 2000-02-22 Covad Communications Group, Inc. System, method, and network for providing high speed remote access from any location connected by a local loop to a central office
GB2339122B (en) * 1998-06-29 2003-06-04 Mitel Corp Digital switch with rate conversion
US6853647B1 (en) 1999-02-17 2005-02-08 Covad Communications Group, Inc. System method and network for providing high speed remote access from any location connected by a local loop to a central office
GB0118196D0 (en) * 2001-07-26 2001-09-19 Zarlink Semiconductor Ltd Apparatus for switching time division multiplex channels

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE383674B (sv) * 1975-04-28 1976-03-22 Ellemtel Utvecklings Ab Sett och anordning for adressering av ett buffertminne i en formedlingsstation for synkrona datasignaler
US4206322A (en) * 1978-09-25 1980-06-03 Bell Telephone Laboratories, Incorporated Time-division switching system for multirate data
US4485468A (en) * 1982-04-01 1984-11-27 At&T Bell Laboratories Control word generation method and source facilities for multirate data time division switching
JPH0632522B2 (ja) * 1983-12-29 1994-04-27 富士通株式会社 ディジタル信号伝送方法
NL189591C (nl) * 1984-02-24 1993-05-17 Nederland Ptt Digitaal schakelnetwerk voor het doorschakelen van tijdmultiplexkanalen die per kanaal van bitsnelheid kunnen verschillen.
US4788679A (en) * 1986-09-02 1988-11-29 Nippon Telegraph And Telephone Corporation Packet switch with variable data transfer rate links
US4933934A (en) * 1986-12-22 1990-06-12 Nec Corporation Time division multiplexing method with channel compression and a device therefor
DE3742939A1 (de) * 1987-12-18 1989-07-06 Standard Elektrik Lorenz Ag Verfahren zur hybriden paketvermittlung und einrichtungen hierzu
FR2643532B1 (fr) * 1989-02-17 1991-05-10 France Etat Procede de reservation de debits et commutateurs temporels de paquets asynchrones
US5072407A (en) * 1990-01-08 1991-12-10 Gandalf Technologies, Inc. Serial data rate detection method and apparatus
JPH03207197A (ja) * 1990-01-09 1991-09-10 Fujitsu Ltd ディジタルクロスコネクト装置

Also Published As

Publication number Publication date
CA2070000C (en) 1999-10-05
CA2070000A1 (en) 1992-12-01
ES2140399T3 (es) 2000-03-01
DE59209781D1 (de) 2000-01-20
EP0515980A3 (en) 1996-10-30
US5343467A (en) 1994-08-30
AU651693B2 (en) 1994-07-28
EP0515980B1 (de) 1999-12-15
EP0515980A2 (de) 1992-12-02
AU1713692A (en) 1992-12-03
DE4117869A1 (de) 1992-12-03
ATE187862T1 (de) 2000-01-15

Similar Documents

Publication Publication Date Title
CA1292541C (en) Hybrid time multiplex switching system with optimized buffer memory
US4771420A (en) Time slot interchange digital switched matrix
US4603416A (en) (Time division multiplex) switching system for routing trains of constant length data packets
US4885744A (en) Apparatus for reconstructing and multiplexing frames of various origins made up of a variable number of packets of fixed length
EP0336373A2 (en) Cell switching system of asynchronous transfer mode
AU673026B2 (en) Hybrid ATM cell switching
WO1991002420A1 (en) Communication switching element and method for transmitting variable length cells
JPH022767A (ja) パケット交換装置
JPH05153641A (ja) 空間／時間スイツチング装置
AU1561797A (en) Method and system for switching digital tdm signals of different rates
KR100382746B1 (ko) 스위칭장치
KR20010052097A (ko) 시분할 멀티플렉스 네트워크의 비트스트림 사이에서데이타를 스위칭하기 위한 방법 및 장치
JPH08195757A (ja) ディジタルデータ網用スイッチングデバイス
US4680752A (en) Time switch in a time division switching network
US6904046B2 (en) Self-route multi-memory packet switch adapted to have an expandable number of input/output ports
US4922485A (en) System for changing priority of packets of data
CA2230928C (en) Switch with one-bit resolution
US20020089981A1 (en) Expandable self-route multi-memory packet switch with a configurable multicast mechanism
JPH07141250A (ja) メモリ制御装置
JPH09116545A (ja) Ａｔｍセル多重化装置
US7130302B2 (en) Self-route expandable multi-memory packet switch
JPH03106149A (ja) Ｔｄｍ―ｐｋｔ変換回路
KR0168921B1 (ko) 동기식 전송시스템에서 시험액세스를 위한 24x3교차 스위치 회로
JP3375453B2 (ja) データ速度変換方法
JPH09298557A (ja) パケット組立装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040406