JPH09298557A - パケット組立装置 - Google Patents

Abstract

(57)【要約】 【課題】少ない回路量でパケット組立に掛かる遅延が小
さいパケット組立装置を提供すること。 【解決手段】行及び列アドレスで指定された位置にデー
タ入力回線から入力されたデータを格納し出力する二次
元配列型メモリー３と、入力列及び行アドレスを出力す
る入力制御回路４と、出力列及び行アドレスを出力する
出力制御回路５と、入力行及び列アドレスまたは出力行
及び列アドレスから行及び列アドレスを出力するメモリ
ー制御回路１０と、二次元配列型メモリーから出力され
たデータを時分割多重化してパケット出力回線に送出す
るヘッダ付加回路１３とからなり、入力された複数チャ
ンネルのデータを各チャンネルに対応する各列に格納
し、各チャンネルのデータを１パケット分づつ時分割多
重出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、音声信号等をパケ
ット単位により伝送し交換するパケット交換システムと
か、ＡＴＭ（Asynchronous Transfer Mode) 交換システ
ムなどに用いられるパケット組立装置に関する。

【０００２】

【従来の技術】従来、この種のパケット組立装置として
は、特開平１−７７３８号に記載されているようなもの
が知られている。図４はこの従来技術におけるパケット
組立装置の構成を示すブロック図であり、以下、図４を
参照して、従来のパケット組立装置について説明する。

【０００３】図４において、１８〜２１はそれぞれフレ
ーム化して出力するために入力する音声信号、２２〜２
５はそれぞれ入力した音声信号をフレーム化するフレー
ム化器、２６はフレーム化器２２〜２５から入力した各
音声信号のフレームにヘッダを付加してパケットに組立
て生成し、組立てられたパケットを多重化するフレーム
多重化器、２７は多重化したパケットを回線２８に出力
する回線インターフェースである。

【０００４】次に、図４を参照して、従来のパケット組
立装置の動作について説明する。この音声信号１８〜２
１は、ディジタル時分割多重化回線（以下、データ入力
回線という）を通して受信し、分割器（図示せず）を介
しそれぞれ相互に関連性がない音声信号として各フレー
ム化器２２〜２５に対し個別的に入力される。各フレー
ム化器２２〜２５は入力した音声信号１８〜２１をフレ
ーム化してフレーム多重化器２６に出力する。フレーム
多重化器２６は各フレームを入力する度にそのフレーム
にヘッダを付加してパケットに組立て多重化して、回線
インターフェース２７を介し回線２８に出力する。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来のパケット組立装置においては、データ入力回線（図
示せず）を通して入力した複数チャンネルの音声信号を
各チャンネルごとに分割する分割器（図示せず）と、分
割された音声信号をパケット化（フレーム化）するため
の複数のフレーム化器とが必要であり、更にそれぞれの
フレームをパケットとして１つの回線に出力するために
複雑なフレーム多重化器が必要であった。そのため、構
成が複雑となり、回路量も多くなるという問題があっ
た。

【０００６】その上、各フレーム化器は独立して動作す
るため、各フレーム化器でフレーム化された音声信号は
他のフレーム化器からのフレームとは相互の関係を考慮
せずにフレーム多重化器に入力される。そのため、フレ
ーム多重化器に対し復数のフレーム化器から復数のフレ
ームが同時に入力される場合もあるので、そのような場
合には、時間がかかるフレーム多重化器で組立てたパケ
ットをフレーム多重化器から回線インターフェースに対
して出力する際の遅延時間が長くなり、その上、複数の
パケットが回線に対しバースト的にまとめて送出されて
しまうという問題があった。

【０００７】本発明は、上記従来の問題を解決するため
になされたもので、少ない回路量で、パケット組立に掛
かる遅延が小さいパケット組立装置を提供することを目
的とする。

【０００８】

【課題を解決するための手段】本発明によるパケット組
立装置は、列及び行アドレスで指定された位置にデータ
入力回線から入力されたデータを格納しその位置に格納
されているデータを出力する一次元または二次元配列型
メモリーと、入力されたデータを格納するための入力列
及び行アドレスを出力する入力制御回路と、格納された
データを読み出すためにその格納位置を示す出力列及び
行アドレスを出力する出力制御回路と、入力列及び行ア
ドレスまたは出力列及び行アドレスから一次元または二
次元配列型メモリーに対するデータの書き込みまたは読
み出しを指示する列及び行アドレスを出力するメモリー
制御回路と、一次元または二次元配列型メモリーから出
力されたデータにヘッダを付加してパケットに組み立て
パケット出力回線に送出するヘッダ付加回路とからな
り、１以上のデータ入力回線から入力された複数チャン
ネルのデータをメモリー制御回路からの列及び行アドレ
スに基づき各チャンネルに対応する一次元または二次元
配列型メモリーの各列の最下位行（行アドレスで指定す
る）に順次格納し、各列に格納されたデータを１パケッ
ト分読み出し、各チャンネルごとにパケットに組み立
て、１以上のパケット出力回線に対し時分割多重出力す
るようにしたものである。

【０００９】本発明によれば、複雑なフレーム化器及び
フレーム多重化器等を使用せず、一次元または二次元配
列型メモリーを使用して、データ入力回線から入力した
複数チャンネルのデータを各チャンネルごとに順次格納
し、１パケット分読み出して各チャンネルごとにパケッ
トに組み立てて時分割多重パケット出力回線に出力する
ようにしたことにより、少ない回路量で、パケット組立
に掛かる遅延が少ないパケット組立装置を提供すること
ができる。

【００１０】

【発明の実施の形態】本発明の請求項１に記載の発明
は、行アドレス及び列アドレスで指定された位置に１以
上のデータ入力回線から入力されたデータを格納し行ア
ドレス及び列アドレスで指定された位置に格納されてい
るデータを出力する二次元配列型メモリーと、前記デー
タ入力回線から入力されたデータを前記二次元配列型メ
モリーに格納するための入力列アドレス及び入力行アド
レスを出力する入力制御回路と、前記二次元配列型メモ
リーに格納されたデータを読み出すための格納位置を示
す出力列アドレス及び出力行アドレスを出力する出力制
御回路と、前記入力行アドレス及び入力列アドレスまた
は前記出力行アドレス及び出力列アドレスから前記二次
元配列型メモリーに対するデータの書込みまたは読出し
を指示する行アドレス及び列アドレスを出力するメモリ
ー制御回路と、前記二次元配列型メモリーから出力され
たデータにヘッダを付加してパケットに組み立て１以上
のパケット出力回線に送出するヘッダ付加回路とからな
り、データ入力回線から入力された複数チャンネルのデ
ータを各チャンネルに対応する二次元配列型メモリーの
各列の最下位行に格納し、各列に格納されたデータを１
パケット分読み出してパケットに組み立て、１以上のパ
ケット出力回線に対し時分割多重出力するようにしたも
のであり、従来例のような複雑な回路を使用せず、複数
チャンネルのパケット変換及び多重化を各チャンネルが
共有する二次元配列型メモリーを使用することによって
容易に実現することができ、回路量が少なく、パケット
組立に掛かる遅延が小さいパケット組立装置を構成する
ことができるという作用を有する。

【００１１】本発明の請求項２に記載の発明は、一次元
アドレスで指定された位置に１以上のデータ入力回線か
ら入力したデータを格納し一次元アドレスで指定された
位置に格納されているデータを読み出して出力する一次
元配列型メモリーと、前記データ入力回線から入力され
たデータを前記一次元配列型メモリーに格納するための
入力列アドレス及び入力行アドレスを出力する入力制御
回路と、前記一次元配列型メモリーに格納されたデータ
を読み出すための格納位置を示す出力列アドレス及び出
力行アドレスを出力する出力制御回路と、前記入力行ア
ドレス及び入力列アドレスまたは前記出力行アドレス及
び出力列アドレスから前記一次元配列型メモリーに対す
るデータの書込みまたは読出しを指示する行アドレス及
び列アドレスを出力するメモリー制御回路と、該メモリ
ー制御回路から出力された行アドレス及び列アドレスか
ら前記一次元配列型メモリーの列位置及び行位置を示す
一次元アドレスに一意に変換するアドレス変換回路と、
前記一次元配列型メモリーから出力されたデータにヘッ
ダを付加してパケットに組み立て１以上のパケット出力
回線に送出するヘッダ付加回路とからなり、データ入力
回線から入力された複数チャンネルのデータを各チャン
ネルに対応する一次元配列型メモリーの各列の一次元ア
ドレスに一意に対応する位置に格納し、各列の一次元ア
ドレスに一意に対応する位置に格納されたデータを１パ
ケット分読み出してパケットに組み立て、１以上のパケ
ット出力回線に対し時分割多重出力するようにしたもの
であり、従来例のような複雑な回路を使用せず、複数チ
ャンネルのパケット変換及び多重化を各チャンネルが共
有するごく一般的な一次元配列型メモリー（ＲＡＭ）を
使用して実現することができるため、回路量が少なく、
パケット組立に掛かる遅延が小さいパケット組立装置を
容易且つ安価に構成することができるという作用を有す
る。

【００１２】本発明の請求項３に記載の発明は、互いに
独立な入力行アドレス及び入力列アドレスを入力するポ
ートと出力行アドレス及び出力列アドレスを入力するポ
ートとを有し入力行アドレス及び入力列アドレスで指定
された位置に１以上のデータ入力回線から入力されたデ
ータを格納し前記出力行アドレス及び出力列アドレスで
指定された位置に格納されているデータを出力する２ポ
ート二次元配列型メモリーと、前記データ入力回線から
入力されたデータを前記２ポート二次元配列型メモリー
に格納するための入力列アドレス及び入力行アドレスを
出力する入力制御回路と、前記二次元配列型メモリーに
格納されているデータを読み出すためその格納位置を示
す出力列アドレス及び出力行アドレスを出力する出力制
御回路と、前記２ポート二次元配列型メモリーから出力
されたデータにヘッダを付加してパケットに組み立て１
以上のパケット出力回線に送出するヘッダ付加回路とか
らなり、データ入力回線から入力された複数チャンネル
のデータを各チャンネルに対応する２ポート二次元配列
型メモリーの各列の最下位行に格納し、各列に格納され
たデータを１パケット分読み出してパケットに組み立
て、１以上のパケット出力回線に対し時分割多重出力す
るようにしたものであり、従来例のような複雑な回路を
使用せず、複数チャンネルのパケット変換及び多重化を
各チャンネルが共有する２ポート二次元配列型メモリー
を使用することにより実現し、入力制御回路４及び出力
制御回路５の動作を単純化したことにより、送信量に達
したデータから順次出力して出力回線の使用を整理する
ことができる、回路量が少なく、パケット組立に掛かる
遅延が小さいパケット組立装置を構成することができる
という作用を有する。

【００１３】本発明の請求項４に記載の発明は、各チャ
ンネルから同一速度で入力され、そのチャンネル順序が
常に一定であるデータに対し、前記入力制御回路は、各
チャンネルに対応する列アドレスを前記チャンネル順序
で且つ各チャンネルとも同一の値の行アドレスを用いて
書込み、前記同一の値の行アドレスを用い前記チャンネ
ル順序で１パケット分づつまとめて読出すようにしたも
のであり、入力制御回路４及び出力制御回路５の動作を
単純化したことにより、少ない回路量によって、送信量
に達したデータから順次出力して出力回線の使用を整理
することができるパケット組立装置を提供することがで
きる。

【００１４】本発明の請求項５に記載の発明は、前記二
次元配列型メモリーの各列から１パケット分づつデータ
をまとめて取り出すタイミングを各列ごとに一定時間の
間隔をおいて出力し、パケットを組み立てるようにした
ものであり、パケット組立遅延が少ないため回線送出遅
延が小さく、回線上にパケットをバースト的に送出する
ことを避けることができるパケット組立装置を構成する
ことができるという作用を有する。

【００１５】以下、添付図面、図１乃至図３に基づき本
発明の実施の形態を詳細に説明する。図１は本発明の第
１の実施の形態におけるパケット組立装置の構成を示す
ブロック図、図２は本発明の第２の実施の形態における
パケット組立装置の構成を示すブロック図、図３は本発
明の第３の実施の形態におけるパケット組立装置の構成
を示すブロック図である。

【００１６】まず、図１を参照して、本発明の第１の実
施の形態におけるパケット組立装置の構成について説明
する。図１に示す本発明の第１の実施の形態は二次元配
列型メモリーを使用したパケット組立装置の一例を示
す。図１において、１は複数チャンネルのデータが多重
化されて入力されるデータ入力回線、２は組立てられた
複数チャンネルのパケットを時分割多重出力するパケッ
ト出力回線である。

【００１７】また、３は１つのポートを介してアドレス
され列アドレス１２及び行アドレス１１で指定された位
置にデータ入力回線１から入力されたデータを格納する
かまたは列アドレス１２及び行アドレス１１で指定され
た位置に格納されているデータをヘッダ付加回路１３に
対して出力する二次元配列型メモリー（ＲＡＭでよ
い）、４はデータ入力回線１から入力されたデータを二
次元配列型メモリー３に書き込むためにメモリー制御回
路１０に対し入力列アドレス７及び入力行アドレス６を
出力する入力制御回路である。

【００１８】また、５は二次元配列型メモリー３から読
み出すデータの格納位置を示す出力列アドレス９及び出
力行アドレス８を生成する出力制御回路、１０は入力列
アドレス７及び入力行アドレス６または出力列アドレス
９及び出力行アドレス８を入力して二次元配列型メモリ
ー３に対するデータの書込みまたは読出しを指示する列
アドレス１２及び行アドレス１１を二次元配列型メモリ
ー３に対し出力するメモリー制御回路、１３は二次元配
列型メモリー３から出力されたデータにヘッダを付加し
てパケットに形成しパケット出力回線２に送出するヘッ
ダ付加回路である。

【００１９】次に、同じく図１を参照して、本第１の実
施の形態におけるパケット組立装置の動作について説明
する。まず、最初、データ入力回線１にデータが到着し
た場合の動作について説明する。データ入力回線１に１
チャンネルのデータが到着すると、入力制御回路４はそ
のチャンネルに対応する列番号を入力列アドレス７とし
て出力し、その列の行アドレス（前回格納された行の次
の空き行アドレス）を入力行アドレス６として出力す
る。メモリー制御回路１０は入力列アドレス７及び入力
行アドレス６をそれぞれ列アドレス１２及び行アドレス
１１として出力し、二次元配列型メモリー３はその列ア
ドレス１２及び行アドレス１１を使用して到着したデー
タをそのチャンネルに対応する列の行アドレス１１で指
定した位置に格納する。

【００２０】その後、同一チャンネルに再び次のデータ
が到着すると、入力制御回路４はそのチャンネルに対応
する列の入力行アドレス６を１つ増やし、その入力行ア
ドレス６を前回と同一の入力列アドレス７とともにメモ
リー制御回路１０を介して二次元配列型メモリー３に出
力し、到着したデータを前回と同一列の前回格納した行
アドレス１１を１つ増やした行アドレス１１に格納する
ようにして、同一チャンネルのデータを二次元配列型メ
モリー３内の対応する列（列アドレスで指定）の前回の
行に連続する最下位の行アドレス１１（１つ増やした行
アドレス）に順次格納するようにしていく。

【００２１】一方、他のチャンネルのデータが到着する
と、入力制御回路４は、そのチャンネルに対応する列番
号を入力列アドレス７として出力し、同一チャンネルの
データがすでに格納されている場合、前回データが到着
したときにそれを格納した行アドレスの次のアドレスを
入力行アドレス６としてメモリー制御回路１０に出力す
る。メモリー制御回路１０は入力した入力列アドレス７
及び入力行アドレス６から列アドレス１２及び行アドレ
ス１１を生成して二次元配列型メモリー３に出力する。
二次元配列型メモリー３は、このような、他のチャンネ
ルの今回入力したデータも、上記同様に、二次元配列型
メモリー３内のそのデータのチャンネルに対応する列の
前回の行に連続する最下位の行アドレスに順次格納する
ようにしていく。

【００２２】入力したデータに対し二次元配列型メモリ
ー３を以上説明したようにアドレスすることにより、各
チャンネルのデータは各チャンネルごとに二次元配列型
メモリー３内の対応する列（列アドレスで指定）の各行
アドレスに到着順に順次格納することができる。

【００２３】次に、二次元配列型メモリー３に格納され
たデータをパケット出力回線２にパケットとして時分割
多重出力する場合の動作について説明する。出力制御回
路５は二次元配列型メモリー３の各列に格納されている
データの個数（単位データ、例えば、８ビットデータの
数）をカウントし、所定の個数になったところでその列
番号を出力列アドレス９としてメモリー制御回路１０に
出力する。また、その列のまだ出力していないデータの
中で最も早く格納されたデータの行番号を出力行アドレ
ス８としてメモリー制御回路１０に出力し、引続き１づ
つ増やした番号を出力行アドレス８として、これを所定
の個数分（パケットとして出力する分）出力する。

【００２４】メモリー制御回路１０は出力列アドレス９
及び出力行アドレス８をそれぞれ列アドレス１２及び行
アドレス１１として二次元配列型メモリー３に出力し、
二次元配列型メモリー３はその列アドレス１２及び行ア
ドレス１１を使用してそこに格納されているデータをヘ
ッダ付加回路１３に出力する。ヘッダ付加回路１３は、
二次元配列型メモリー３から所定の個数分出力されたデ
ータにパケットのヘッダを付加し、時分割多重パケット
としてパケット出力回線２に出力する。

【００２５】このようにして、二次元配列型メモリー３
の各列ごとに１パケット分のデータをまとめて出力し、
各チャンネルごとに１つづつパケットを組み立てて送出
することができる。

【００２６】以上説明したように、本発明の第１の実施
の形態におけるパケット組立装置は、複数チャンネルの
送信データに対するパケット変換または組み立てをその
複数チャンネルが共有する二次元配列型メモリーを通し
て実現するようにしたことにより、少ない回路量で、送
信量の多いデータから順次出力して出力回線の使用を整
理することができるパケット組立装置を提供することが
できる。

【００２７】本実施の形態によれば、列アドレス及び行
アドレスを指定してデータの書込み及び読出しを行う二
次元配列型メモリー３を使用し、二次元配列型メモリー
３の各列を複数チャンネルの各チャンネルにそれぞれ対
応させ、入力制御回路４のアドレス制御により、データ
入力回線１から入力された各チャンネルのデータをその
チャンネルに対応する二次元配列型メモリー３の列のま
だデータが格納されていない最下位の行に格納する。

【００２８】そして、出力制御回路５は二次元配列型メ
モリー３の各列に格納されている各チャンネル（列）の
データが１パケット分になったのを知ると、その列から
１パケット分のデータをまとめて取り出し、各チャンネ
ルごとにパケットを組立て、ヘッダ付加回路１３におい
てヘッダを付加した後、組立てたパケットをパケット出
力回線２に対し時分割多重出力するようにしたことによ
り、複数チャンネルのパケット変換を二次元配列型メモ
リー３を共有することによって容易に実現することがで
き、回路量の少ないパケット組立装置を構成することが
できる。

【００２９】尚、以上の説明では、データ入力回線１に
複数チャンネルのデータが多重化されて入力される例に
ついて説明したが、データ入力回線が各チャンネルごと
に別々に接続される場合についても同様に実施すること
ができる。また、パケット出力回線２が複数接続される
場合についても同様に実施することができる。

【００３０】次に、図２を参照して、本発明の第２の実
施の形態におけるパケット組立装置の構成について説明
する。図２に示す本発明の第２の実施の形態は一次元配
列型メモリーを使用したパケット組立装置の一例であ
る。図２において、１４はメモリー制御回路１０から出
力した列アドレス１２及び行アドレス１１を一次元アド
レス１５に変換または生成するアドレス変換回路、１５
は列アドレス１２及び行アドレス１１からそれら両アド
レスを含む形態に変換された一次元アドレスである。

【００３１】また、１６は１つのポートを介して入力さ
れた一次元アドレス１５で指定されるアドレス位置にデ
ータ入力回線１から入力したデータを格納し、または同
一の一次元アドレス１５で指定された位置に格納されて
いるデータを読み出して出力する一次元配列型メモリー
としてのランダムアクセスメモリー（以下、ＲＡＭとい
う）である。尚、図２に示す符号で図１に示す符号と同
一の符号に対する構成要素は図１に示すものと同一であ
るから、これ以上それらの構成についての説明は省略す
る。

【００３２】次に、同じく図２を参照して、本第２の実
施の形態におけるパケット組立装置の動作について説明
する。まず、最初、データ入力回線１にデータが到着し
た場合の動作について説明する。データ入力回線１に１
チャンネルのデータが到着すると、入力制御回路４はそ
のチャンネルに対応する列番号を入力列アドレス７とし
て出力し、その列の行番号を入力行アドレス６としてア
ドレス変換回路１４に出力する。

【００３３】アドレス変換回路１４は入力制御回路４か
ら入力した入力列アドレス７及び入力行アドレス６から
一次元アドレス１５に一意に変換してＲＡＭ１６に出力
する。ＲＡＭ１６はその一次元アドレス１５を使用して
到着したデータをそのアドレスに格納する。

【００３４】その後、同一チャンネルに再び次のデータ
が到着すると、入力制御回路４はそのチャンネルの入力
行アドレスを１つ増やし前回と同一の入力列アドレス７
とともにメモリー制御回路１０に出力する。メモリー制
御回路１０は１つ増やした行アドレス１１と前回と同一
の列アドレス１２とをアドレス変換回路１４に出力し、
アドレス変換回路１４は入力した列アドレス１２及び行
アドレス１１を一次元アドレス１５に一意に（１つで列
及び行アドレスを示すように）変換してＲＡＭ１６に出
力する。ＲＡＭ１６は列アドレス１２及び行アドレス１
１から一意に変換された一次元アドレスで指定されたＲ
ＡＭ１６内の対応する列位置、すなわち、前回と同一チ
ャンネルの次の行、前回の行に後続する最下位の行（１
つ増やした行アドレス）に順次格納する。

【００３５】一方、他のチャンネルのデータが到着する
と、入力制御回路４は、そのチャンネルに対応する列番
号を入力列アドレス７として出力し、同一チャンネルの
データがすでに格納されている場合、前回データが到着
したときにそれを格納した行アドレスの次のアドレスを
入力行アドレス６としてメモリー制御回路１０に出力す
る。メモリー制御回路１０は入力した入力列アドレス７
及び入力行アドレス６から列アドレス１２及び行アドレ
ス１１を生成してアドレス変換回路１４に出力する。

【００３６】アドレス変換回路１４は入力した列アドレ
ス１２及び行アドレス１１を一次元アドレス１５に一意
に変換してＲＡＭ１６に出力する。ＲＡＭ１６は一次元
アドレス１５を使用して、このような、他のチャンネル
の今回入力したデータを列アドレス１２及び行アドレス
１１から一意に変換された一次元アドレスで指定された
ＲＡＭ１６内のそのチャンネルに対応する列位置の前回
の行に後続する最下位の行または１つ増やした次の行ア
ドレスで指定した行に順次格納する。

【００３７】入力したデータに対しＲＡＭ１６を以上説
明したようにアドレスすることにより、各チャンネルの
データは各チャンネルごとに列アドレス１２及び行アド
レス１１から一意に変換された一次元アドレスで指定さ
れたＲＡＭ１６内の対応する列位置の前回の行に後続す
る最下位の行（１つ増やした行アドレス）に順次格納す
る。

【００３８】次に、一次元配列型メモリー（ＲＡＭ）１
６に格納されたデータをパケット出力回線２にパケット
として出力する場合の動作について説明する。出力制御
回路５は各チャンネルに対し一次元アドレスで一意に対
応づけられたＲＡＭ１６の列位置内に格納されているデ
ータの個数（例えば、１データは８ビットで構成）をカ
ウントし、所定の個数になったところでその列番号を出
力列アドレス９としてメモリー制御回路１０に出力す
る。

【００３９】また、列アドレス１２及び行アドレス１１
から変換された一次元アドレスで一意に対応づけられた
列位置内のまだ出力されていないデータの中で最も早く
格納されたデータの行番号を出力行アドレス８としてメ
モリー制御回路１０に出力し、引続き１づつ増やした行
番号を出力行アドレス８として、これを所定の個数分
（パケットとして出力する分）出力する。

【００４０】メモリー制御回路１０は入力した出力列ア
ドレス９及び出力行アドレス８から列アドレス１２及び
行アドレス１１を生成してアドレス変換回路１４に出力
する。アドレス変換回路１４は入力した列アドレス１２
及び行アドレス１１から一次元アドレス１５を一意に生
成してＲＡＭ１６に出力する。ＲＡＭ１６は一意に変換
された一次元アドレス１５を使用してアドレスし、そこ
に格納されている所定個数分のデータを読み出して出力
する。ヘッダ付加回路１３は、ＲＡＭ１６から所定の個
数分出力されたデータにパケットのヘッダを付加し、時
分割多重パケットとしてパケット出力回線２に出力す
る。

【００４１】このようにして、列アドレス１２及び行ア
ドレス１１から変換された一次元アドレスにより一意に
対応づけられたＲＡＭ１６内の列及び行位置からチャン
ネルごとに１パケット分のデータをまとめて出力し、１
つづつパケットを組み立てて送出することができる。

【００４２】以上説明したように、本発明の第２の実施
の形態におけるパケット組立装置は、ごく一般的な一次
元配列型メモリーであるＲＡＭ（ランタムアクセスメモ
リー）を使用することができるため、少ない回路量によ
り、容易且つ安価に構成することができるパケット組立
装置を提供することができる。

【００４３】以上のように、本実施の形態によれば、一
次元アドレス１５を指定してデータの書込み及び読出し
を行うＲＡＭ１６を使用し、アドレス変換回路１４を設
け、アドレス変換回路１４において、入力した列アドレ
ス１２及び行アドレス１１から一次元アドレス１５を一
意に変換または生成して、その一次元アドレス１５によ
ってＲＡＭ１６をアドレスするようにした。このように
構成したことにより、データ入力回線１から入力された
複数の各チャンネルのデータに対するパケット変換を各
チャンネルが共有するＲＡＭ１６によって実現可能であ
り、このようなごく一般的な一次元配列型メモリーであ
るＲＡＭ（ランタムアクセスメモリー）を使用すること
ができるため、回路量が少ないパケット組立装置を容易
且つ安価に構成することができる。

【００４４】尚、以上の説明では、データ入力回線１に
複数チャンネルのデータが多重化されて入力される例に
ついて説明したが、データ入力回線が各チャンネルごと
に別々に接続される場合についても同様に実施すること
ができる。また、パケット出力回線２が複数接続される
場合についても同様に実施することができる。

【００４５】次に、図３を参照して、本発明の第３の実
施の形態におけるパケット組立装置の構成について説明
する。図３に示す本発明の第３の実施の形態は２ポート
メモリーとしての２ポート二次元配列型メモリーを使用
したパケット組立装置の一例を示す。図３において、１
７は互いに独立な２つのポート、すなわち、入力列アド
レス７及び入力行アドレス６を入力するポートと出力列
アドレス９及び出力行アドレス８を入力するポートとを
有する２ポート二次元配列型メモリーである。尚、図３
に示す符号で図１に示す符号と同一の符号に対する構成
要素は図１に示すものと同一であるから、これ以上それ
らの構成についての説明は省略する。

【００４６】次に、同じく図３を参照して、本第３の実
施の形態におけるパケット組立装置の動作について説明
する。まず、最初、データ入力回線１にデータが到着し
た場合の動作について説明する。データ入力回線１に１
チャンネルのデータが到着すると、入力制御回路４はそ
のチャンネルに対応する列番号を入力列アドレス７とし
て出力し、その列の行アドレスを入力行アドレス６とし
て２ポート二次元配列型メモリー１７に出力する。

【００４７】２ポート二次元配列型メモリー１７は入力
した入力列アドレス７及び入力行アドレス６から到着し
たデータを格納するアドレスを設定し、そのアドレスに
今回到着したデータを格納する。

【００４８】その後、同一チャンネルに再び次のデータ
が到着すると、入力制御回路４はそのチャンネルの入力
行アドレス６を１つ増やし前回と同一の入力列アドレス
７とともに２ポート二次元配列型メモリー１７の入力ポ
ート側に出力する。２ポート二次元配列型メモリー１７
は入力制御回路４から入力した１つアドレスを増やした
入力行アドレス６と前回と同一の入力列アドレス７とを
使用して、前回入力したものと同一チャンネルの次のデ
ータを２ポート二次元配列型メモリー１７内の対応する
列位置の前回の行に後続する最下位の行アドレス（１つ
増やした行アドレス）に順次格納する。

【００４９】一方、他のチャンネルのデータが到着する
と、入力制御回路４は、そのチャンネルに対応する列番
号を入力列アドレス７として出力し、同一チャンネルの
データがすでに格納されている場合、前回データが到着
したときにそれを格納した行アドレスの次のアドレスを
入力行アドレス６として２ポート二次元配列型メモリー
１７に出力する。２ポート二次元配列型メモリー１７は
入力した入力列アドレス７及び入力行アドレス６を使用
して、前回入力したものと同一チャンネルの次のデータ
を２ポート二次元配列型メモリー１７内の対応する列位
置の前回の行に後続する最下位の行（前回に続く行アド
レス）に順次格納する。

【００５０】入力したデータに対し２ポート二次元配列
型メモリー１７を以上説明したようにアドレスすること
により、各チャンネルのデータは各チャンネルごとに２
ポート二次元配列型メモリー１７内の対応する列（列ア
ドレスで指定する）の各行アドレスに到着順に順次格納
することができる。

【００５１】次に、２ポート二次元配列型メモリー１７
に格納されたデータをパケット出力回線２にパケットと
して出力する場合の動作について説明する。出力制御回
路５は２ポート二次元配列型メモリー１７の各列に格納
されているデータの個数（例えば、８ビットで１データ
を構成する）をカウントし、所定の個数になったところ
でその列番号を出力列アドレス９として２ポート二次元
配列型メモリー１７に出力する。また、その列のまだ出
力していないデータの中で最も早く格納されたデータの
行番号を出力行アドレス８として２ポート二次元配列型
メモリー１７に出力し、引続き１づつ増やした番号を行
アドレスとして、これを所定の個数分（パケットとして
出力する分）出力する。

【００５２】２ポート二次元配列型メモリー１７はその
出力列アドレス９及び出力行アドレス８を使用して、２
ポート二次元配列型メモリー１７に格納されているデー
タをヘッダ付加回路１３に出力する。ヘッダ付加回路１
３は、２ポート二次元配列型メモリー１７から所定の個
数分出力されたデータにパケットのヘッダを付加し、パ
ケットとしてパケット出力回線２に対し時分割多重出力
する。

【００５３】このようにして、２ポート二次元配列型メ
モリー１７の各列ごとにそこから１パケット分のデータ
をまとめて出力し、各チャンネルごとに１つづつパケッ
トを組み立てて送出することができる。

【００５４】以上説明したように、本発明の第３の実施
の形態におけるパケット組立装置は、複数チャンネルの
送信データに対するパケット変換または組み立てをその
複数チャンネルが共有する２ポート二次元配列型メモリ
ー１７を通して実現するようにしたことにより、少ない
回路量により、送信量の多いデータから順次出力して出
力回線の使用を整理することができるパケット組立装置
を提供することができる。

【００５５】以上のように、本実施の形態によれば、第
１の実施の形態において使用したようなメモリー制御回
路を使用せず、入力ポート及び出力ポートを別々に設
け、データ入力の場合は入力ポートを使用して入力の列
アドレス及び行アドレスを指定し、データ出力の場合は
出力ポートを使用して出力の列アドレス及び行アドレス
を指定することによりデータの書込み及び読出しを行う
２ポート二次元配列型メモリー１７を使用し、２ポート
二次元配列型メモリー１７の各列を入力する複数チャン
ネルの各チャンネルにそれぞれ対応させ、入力制御回路
４のアドレス制御により、データ入力回線１から入力さ
れた各チャンネルのデータをそのチャンネルに対応する
２ポート二次元配列型メモリー１７の列のまだデータが
格納されていない最下位の行に格納する。

【００５６】そして、出力制御回路５は２ポート二次元
配列型メモリー１７の各列に格納されている各チャンネ
ル（列）のデータが１パケット分になったのを知ると、
その列から１パケット分のデータをまとめて取り出し、
チャンネルごとにパケットを組立て、ヘッダ付加回路１
３においてヘッダを付加した後、その組立てたパケット
をパケット出力回線２に出力するようにしたことによ
り、複数チャンネルのパケット変換を２ポート二次元配
列型メモリー１７を共有することによって容易に実現す
ることができ、少ない回路量により、送信量の多いデー
タから順次パケットとして時分割多重化して出力し、パ
ケット出力回線の使用を整理することができるパケット
組立装置を構成することができる。

【００５７】尚、以上の説明では、２ポートメモリーと
して２ポート二次元配列型メモリーを使用したが、本発
明の第２の実施の形態で使用したアドレス変換回路を通
してアドレスを形成すれば、通常の一次元配列型２ポー
トメモリーである２ポートＲＡＭを使用して、本実施の
形態におけるパケット組立装置を実現することもでき
る。

【００５８】また、データ入力回線１に複数チャンネル
のデータが多重化されて入力される例について説明した
が、データ入力回線が各チャンネルごとに別々に接続さ
れる場合についても同様に実施することができる。ま
た、パケット出力回線２が複数接続される場合について
も同様に実施することができる。

【００５９】次に、図１を参照して、本発明の第４の実
施の形態におけるパケット組立装置について説明する。
本発明の第４の実施の形態は図１に示す二次元配列型メ
モリーを使用したパケット組立装置によって実現するこ
とができる。すなわち、本実施の形態におけるパケット
組立装置は、データ入力回線から一定速度の連続データ
を入力する場合について適用され、入力データを書き込
む行アドレスとして全チャンネル同一の値を用いること
ができるパケット組立装置を構成する。従って、第４の
実施の形態におけるパケット組立装置の構成は、図１に
より第１の実施の形態におけるパケット組立装置で説明
したものと同様であるから、これ以上、その詳細な構成
の説明は行わない。

【００６０】次に、同じく図１を参照して、本第４の実
施の形態におけるパケット組立装置の動作について説明
する。まず、最初、データ入力回線１にデータが到着し
た場合の動作について説明する。本実施の形態における
データ入力回線１に到着するデータは、入力する各チャ
ンネルの順序が常に一定（例えば、チャンネル１、チャ
ンネル２、チャンネル３、・・・、チャンネルＮ、チャ
ンネル１・・・）であり、各チャンネルのデータは一定
速度で入力されるものとする。

【００６１】従って、入力制御回路４は最初のチャンネ
ルのデータが入力するとそれに対応する列番号を入力列
アドレス７としてメモリー制御回路１０を介し二次元配
列型メモリー３に出力し、最初の行アドレスを入力行ア
ドレス６として出力する。そして、チャンネルが変わる
ごとに入力列アドレス７の値を１つづつ増やしてメモリ
ー制御回路１０を介して二次元配列型メモリー３に出力
し、全てのチャンネルのデータが到着すると再び最初の
チャンネルに対応する入力列アドレス７に戻りそれを出
力する。

【００６２】その間、入力行アドレス６の値は変わら
ず、再び最初の入力列アドレス７に戻ったときに、入力
行アドレス６の値を１つ増やして、次に入力する全チャ
ンネルのデータを各列の次の行アドレスに格納する。こ
れによって、二次元配列型メモリー３内の各列に、その
列に対応する各チャンネルのデータをそれぞれの列に到
着順に格納することができる。

【００６３】次に、二次元配列型メモリー３に格納され
た各チャンネルのデータをパケット出力回線２にパケッ
トとして出力する場合の動作について説明する。出力制
御回路５は二次元配列型メモリー３の各列（列アドレ
ス）に格納されているデータの個数をカウントし、所定
の個数になったところで最初のチャンネルの列番号を出
力列アドレス９としてメモリー制御回路１０に出力す
る。また、その列のまだ出力していないデータの中で最
も早く格納されたデータの行番号を出力行アドレス８と
してメモリー制御回路１０に出力し、引続き１づつ増や
した番号を行アドレス８として、これを所定の個数分
（パケットとして出力する分）出力する。

【００６４】メモリー制御回路１０はその列番号及び行
番号をそれぞれ列アドレス１２及び行アドレス１１とし
て二次元配列型メモリー３に出力し、二次元配列型メモ
リー３はその列アドレス１２及び行アドレス１１を使用
してそこに格納されているデータをヘッダ付加回路１３
に出力する。ヘッダ付加回路１３は、二次元配列型メモ
リー３から所定の個数分出力されたデータにパケットの
ヘッダを付加し、パケットとしてパケット出力回線２に
対し時分割多重出力する。

【００６５】次に、出力制御回路５は、出力列アドレス
９の値を１つ増やして２番目のチャンネルの出力列アド
レス９をメモリー制御回路１０に出力し、その出力行ア
ドレス８を最初のチャンネルの場合と同様に、最も早く
格納されたデータの行番号から順次１つづつ増やした番
号を出力行アドレス８として、これを所定の個数分（パ
ケットとして出力する分）出力する。これを全チャンネ
ル分について繰り返す。

【００６６】このようにして、二次元配列型メモリー３
の各列ごとに１パケット分のデータをまとめて出力し、
各チャンネルごとに１つづつパケットを組み立てて送出
することができる。

【００６７】以上説明したように、本発明の第４の実施
の形態におけるパケット組立装置は、複数チャンネルの
送信データに対するパケット変換または組み立てをその
複数チャンネルが共有する二次元配列型メモリーを通し
て実現するとともに、入力制御回路４及び出力制御回路
５の動作を単純化したことにより、少ない回路量によっ
て、送信量に達したデータから順次出力して出力回線の
使用を整理することができるパケット組立装置を提供す
ることができる。

【００６８】以上のように、本実施の形態によれば、デ
ータ入力回線から各チャンネル一定速度で連続して入力
する各チャンネルのデータを同一の値の行アドレスを用
いて二次元配列型メモリー３に書込み、二次元配列型メ
モリー３からデータを読出す場合も各チャンネルで同一
の行アドレスを用い、各チャンネルに対応する列アドレ
スは順番に指定して書込み及び読出しすることができる
ため、構成が単純な回路量の少ないパケット組立装置を
構成することができる。

【００６９】尚、以上の説明では、全チャンネルが同一
速度で入力される場合について説明したが、各チャンネ
ルごとに速度が異なる場合についても、同様に実施する
ことができる。

【００７０】次に、図１を参照して、本発明の第５の実
施の形態におけるパケット組立装置について説明する。
本発明の第５の実施の形態は図１に示す二次元配列型メ
モリーを使用したパケット組立装置によって実現するこ
とができる。すなわち、本実施の形態におけるパケット
組立装置は、各列から１パケット分のデータをまとめて
取り出すタイミングを各列ごとに一定時間づつ間隔をず
らして出力する場合について適用されるパケット組立装
置である。従って、第５の実施の形態におけるパケット
組立装置の構成は、図１により第１の実施の形態におけ
るパケット組立装置で説明したものと同様であるから、
これ以上、その詳細な構成の説明は行わない。

【００７１】次に、同じく図１を参照して、本第５の実
施の形態におけるパケット組立装置の動作について説明
する。まず、データ入力回線１にデータが到着した場合
の動作について説明すると、それは第４の実施の形態に
おけるものと同様であるから、これ以上の詳細な説明は
省略する。

【００７２】次に、二次元配列型メモリー３に格納され
た各チャンネルのデータをパケット出力回線２にパケッ
トとして出力する場合の動作について説明する。出力制
御回路５は二次元配列型メモリー３の各列（列アドレ
ス）に格納されているデータの個数をカウントし、所定
の個数になったところで最初のチャンネルの列番号を出
力列アドレス９としてメモリー制御回路１０に出力す
る。また、その列のまだ出力していないデータの中で最
も早く格納されたデータの行番号を出力行アドレス８と
してメモリー制御回路１０に出力し、引続き１つづつ増
やした番号を行アドレス８として、これを所定の個数分
（パケットとして出力する分）出力する。

【００７３】このように、出力制御回路５から出力列ア
ドレス９及び出力行アドレス８を出力する際、本実施の
形態においては、出力制御回路５がその出力動作を各チ
ャンネルごとに一定時間以上の間隔を置いて行うように
する。

【００７４】本実施の形態におけるパケット組立装置
は、各チャンネルのパケットを送出する時間の間隔をず
らすようにしたことにより、パケット組立遅延が少ない
ため回線送出遅延が小さく、回線上にパケットをバース
ト的に送出することを避けることができるパケット組立
装置を構成することができる。

【００７５】

【発明の効果】本発明によるパケット組立装置は、以上
説明したように構成し、特に、列アドレス及び行アドレ
スを指定することによってデータの書込み及び読み出し
を行う一次元または二次元配列型メモリーを使用し、そ
の各列をそれぞれ１つまたは複数の入力回線から入力す
る複数チャンネルの各チャンネルに対応させ、入力した
データをそのチャンネルに対応する列の最下位行に格納
し、各列から１パケット分のデータをまとめて読出し、
チャンネルごとにパケットを組み立てて、１つまたは複
数のパケット出力回線に対し時分割多重出力するように
したことにより、パケット組立装置の回路量を少なく
し、パケット組立遅延を小さくすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるパケット組
立装置の構成を示すブロック図

【図２】本発明の第２の実施の形態におけるパケット組
立装置の構成を示すブロック図

【図３】本発明の第３の実施の形態におけるパケット組
立装置の構成を示すブロック図

【図４】従来技術におけるパケット組立装置の構成を示
すブロック図

【符号の説明】

１ データ入力回線 ２ パケット出力回線 ３ 二次元配列型メモリー ４ 入力制御回路 ５ 出力制御回路 ６、７ 入力行アドレス ８、９ 出力行アドレス １０ メモリー制御回路 １１ 行アドレス １２ 列アドレス １３ ヘッダ付加回路 １４ アドレス変換回路 １５ 一次元アドレス １６ 一次元配列型メモリー（ＲＡＭ） １７ ２ポート二次元配列型メモリー １８、１９、２０、２１ 音声信号 ２２、２３、２４、２５ フレーム化器 ２６ フレーム多重化器 ２７ 回線インターフェース ２８ 回線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 浜越 玲臣 神奈川県横浜市港北区綱島東四丁目３番１ 号 松下通信工業株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】行アドレス及び列アドレスで指定された位
   置に１以上のデータ入力回線から入力されたデータを格
   納し行アドレス及び列アドレスで指定された位置に格納
   されているデータを出力する二次元配列型メモリーと、
   前記データ入力回線から入力されたデータを前記二次元
   配列型メモリーに格納するための入力列アドレス及び入
   力行アドレスを出力する入力制御回路と、前記二次元配
   列型メモリーに格納されたデータを読み出すための格納
   位置を示す出力列アドレス及び出力行アドレスを出力す
   る出力制御回路と、前記入力行アドレス及び入力列アド
   レスまたは前記出力行アドレス及び出力列アドレスから
   前記二次元配列型メモリーに対するデータの書込みまた
   は読出しを指示する行アドレス及び列アドレスを出力す
   るメモリー制御回路と、前記二次元配列型メモリーから
   出力されたデータにヘッダを付加してパケットに組み立
   て１以上のパケット出力回線に送出するヘッダ付加回路
   とからなり、データ入力回線から入力された複数チャン
   ネルのデータを各チャンネルに対応する二次元配列型メ
   モリーの各列の最下位行に格納し、各列に格納されたデ
   ータを１パケット分読み出してパケットに組み立て、１
   以上のパケット出力回線に対し時分割多重出力するよう
   にしたことを特徴とするパケット組立装置。
2. 【請求項２】一次元アドレスで指定された位置に１以上
   のデータ入力回線から入力したデータを格納し一次元ア
   ドレスで指定された位置に格納されているデータを読み
   出して出力する一次元配列型メモリーと、前記データ入
   力回線から入力されたデータを前記一次元配列型メモリ
   ーに格納するための入力列アドレス及び入力行アドレス
   を出力する入力制御回路と、前記一次元配列型メモリー
   に格納されたデータを読み出すための格納位置を示す出
   力列アドレス及び出力行アドレスを出力する出力制御回
   路と、前記入力行アドレス及び入力列アドレスまたは前
   記出力行アドレス及び出力列アドレスから前記一次元配
   列型メモリーに対するデータの書込みまたは読出しを指
   示する行アドレス及び列アドレスを出力するメモリー制
   御回路と、該メモリー制御回路から出力された行アドレ
   ス及び列アドレスから前記一次元配列型メモリーの列位
   置及び行位置を示す一次元アドレスに一意に変換するア
   ドレス変換回路と、前記一次元配列型メモリーから出力
   されたデータにヘッダを付加してパケットに組み立て１
   以上のパケット出力回線に送出するヘッダ付加回路とか
   らなり、データ入力回線から入力された複数チャンネル
   のデータを各チャンネルに対応する一次元配列型メモリ
   ーの各列の一次元アドレスに一意に対応する位置に格納
   し、各列の一次元アドレスに一意に対応する位置に格納
   されたデータを１パケット分読み出してパケットに組み
   立て、１以上のパケット出力回線に対し時分割多重出力
   するようにしたことを特徴とするパケット組立装置。
3. 【請求項３】互いに独立な入力行アドレス及び入力列ア
   ドレスを入力するポートと出力行アドレス及び出力列ア
   ドレスを入力するポートとを有し入力行アドレス及び入
   力列アドレスで指定された位置に１以上のデータ入力回
   線から入力されたデータを格納し前記出力行アドレス及
   び出力列アドレスで指定された位置に格納されているデ
   ータを出力する２ポート二次元配列型メモリーと、前記
   データ入力回線から入力されたデータを前記２ポート二
   次元配列型メモリーに格納するための入力列アドレス及
   び入力行アドレスを出力する入力制御回路と、前記二次
   元配列型メモリーに格納されているデータを読み出すた
   めその格納位置を示す出力列アドレス及び出力行アドレ
   スを出力する出力制御回路と、前記２ポート二次元配列
   型メモリーから出力されたデータにヘッダを付加してパ
   ケットに組み立て１以上のパケット出力回線に送出する
   ヘッダ付加回路とからなり、データ入力回線から入力さ
   れた複数チャンネルのデータを各チャンネルに対応する
   ２ポート二次元配列型メモリーの各列の最下位行に格納
   し、各列に格納されたデータを１パケット分読み出して
   パケットに組み立て、１以上のパケット出力回線に対し
   時分割多重出力するようにしたことを特徴とするパケッ
   ト組立装置。
4. 【請求項４】各チャンネルから同一速度で入力され、そ
   のチャンネル順序が常に一定であるデータに対し、前記
   入力制御回路は、各チャンネルに対応する列アドレスを
   前記チャンネル順序で且つ各チャンネルとも同一の値の
   行アドレスを用いて書込み、前記同一の値の行アドレス
   を用い前記チャンネル順序で１パケット分づつまとめて
   読出すようにしたことを特徴とする請求項１記載のパケ
   ット組立装置。
5. 【請求項５】前記二次元配列型メモリーの各列から１パ
   ケット分づつデータをまとめて取り出すタイミングを各
   列ごとに一定時間の間隔をおいて出力し、パケットを組
   み立てるようにしたことを特徴とする請求項４記載のパ
   ケット組立装置。