JP2003536298A - エコー・キャンセレーションのないｖｏｉｐ通信 - Google Patents

Abstract

(57)【要約】 非常にフレキシブルであって、スケーラブルなアーキテクチャは、ボイス・オーバ・インターネットのような通信インターフェースへのネットワークに関し、ＴＤＭブリッジ（３０６）及び関連する機能を実行する。非常に小さいパケット・サイズは、パケット化遅延を最小化し、その結果、ＶＯＩＰは、高価なエコー・キャンセレーションなしで、実現することができる。高密度は、単一で、コンパクトな回路ボード（３００）上で、リアルタイムに、４Ｋ同時ボイス・チャネルの処理を可能とする。

Description

【発明の詳細な説明】

【０００１】

【関連出願】

本出願は、２０００年６月２日付けで提出された米国仮出願６０／２０９，１
６９の利益を主張する。

【０００２】

【発明の属する技術分野】

本出願は、デジタル・データ、デジタル・ボイス、デジタル・ビデオ、その他
のデジタル・コンテンツのネットワーク通信に関する技術分野に属し、特に、コ
ンピュータ・ネットワークと電気通信テクノロジ（例えば、ボイス・オーバ・イ
ンターネット（「ＶＯＩＰ」））とを融合する、様々なネットワーク通信機能を
実行するためのフレキシブル・システム・アーキテクチャ及び方法論に指向する
。

【０００３】

【発明の背景】

多種多様なコンピュータ・ネットワーキングと電気通信スタンダード及びプロ
トコルは、電気通信とコンピュータ・ネットワークとが集中したとき、双方の最
前線で発展し続ける。物理的なレベルにおいて、ツイスト・ペア、同軸ケーブル
及びその他の銅伝導体は、ファイバ・オプティックス、ブロードバンド・ワイヤ
レス、及びその他のテクノロジに取って代わられている。これらの様々なメディ
ア及びネットワーク・データは、（サンプルされたシリアル・ストリームから例
えばパケット、セル、フレームまでの）多くの異なるプロトコルを使用して実行
される。現在使用されている幾つかの共通プロトコル及びアクセス・スタンダー
ドは、ＳＯＮＥＴ、ＡＴＭ、フレーム・リレー、その他、多くを含む。カプセル
化は更に、事柄を複雑にする：我々は、例えば、特に、ＡＡＬ５上のＬＡＮプロ
トコル、ＡＴＭ上の古典的なＩＰ、ＡＴＭ上のフレーム・リレー等のカプセル化
に気付く。「ＶＯＩＰ」は、少なくとも管理されたネットワーク上で、実用的に
有望になって来ている。

【０００４】 特定のデータ・フォーマットで実行されるデジタル・コンテンツ（基本的には
ビット）を伝送及び受信し、対応するスタックが実行されるもう１つのノードに
対して選択されたタイプのリンク又はコネクションを使用することは、少なくと
も、遅延を制御できるネットワーク又はコネクション上、比較的に簡単である。
その方法に従って、異なるフォーマット、プロトコル、又は物理的なリンクへの
移行は、多少、より複雑になるが、このようなタスクを成し遂げるブリッジ及び
ゲートウェイは、知られている。これらの移行は、多くの場合、特別な同期化、
セグメント化、バッファ化、パケット化、カプセル化など（及び行き先のノード
でそのすべての一般的な取り消し−ヘッダ除去など）を必要とする。このように
、「ブリッジ化」は、装置に関して、またオーバヘッド及び遅延の処理の意味で
、コストがかかる。幾つかのアプリケーション、特にボイス・アプリケーション
に関して、遅延は、慎重に制御する必要がある。

【０００５】 ＩＴＵのボイス遅延ガイドラインによれば、１５０ミリ秒（ｍｓｅｃ）より下
の遅延は、エコー・キャンセレーション（Echo Cancellation）を実行するとの
条件で、多数のアプリケーションに関して認容される、と考えられる。トータル
（１方向）の遅延３５ｍｓｅｃは、エコー・キャンセレーションのない認容でき
るＱＯＳ（Quality Of Service）についての、最大許容遅延である。トータルの
遅延に関する重要な部分は、パケット化である。パケット化の遅延は、パケット
又はセル・ペイロードを満たすために十分なサンプルが集められるまで、ぺイロ
ードにおける配置用のデジタル・ボイス・サンプルを保持することによって起こ
る。言い換えれば、それは、パケット・ペイロードを構築するために必要なデー
タを蓄積するための時間である。エコー・キャンセレーションは、よく知られて
おり、ＤＳＰ（Digital Signal Processor）を用いて実行することができるが、
このような解決策は、システムのコスト及び複雑性を相当増加させる。その必要
性は、遅延とコストとを最小化する間、様々なフォーマット及びプロトコルをブ
リッジする方法に残る。

【０００６】 関連する問題は、成長する様々なサービス及び機能が、（様々な（未だに増加
する）スピードでボイス、データ、ビデオなどを移動させるための）より多くの
通信要求を伴う点である。新しいアプリケーションの各々は、新しいハードウェ
ア／ソフトウェア解決策、設計又は購入するためのより重要な装置、ストックす
るためのスペア、より可能性のある故障、及び機械の多くの部品への技術者の訓
練を必要とし、それらのすべては、特に、電気通信装置のメーカ及びユーザに対
して、取得及び所有のトータル・コストを増加させる。コストは、非常に広範囲
なプロトコル及びアプリケーションを蓄積する、単一で、多機能な解決策によっ
て、削減することができる。その必要性は、単一のネットワーク・バックボーン
へのほとんどの又はすべての通信と、残っている唯一の１組の維持装置と、操作
するためのネットワーク管理システムと、を統合するマルチ・アクセス・プラッ
トフォームに残る。本発明は、ファイバ・オプティックス、ハイブリッド・ファ
イバ／銅、マイクロ波、又はその他の経路を通じて、ボイス、データ及びビデオ
通信をシームレスにまとめることに、例えば、使用することができる。

【０００７】 濃度は、別の重要な考慮すべき事柄である。ボード又はスロット当たりのチャ
ネル数又はコール数に関して、高密度は、少数の回路ボードに対応する、即ち、
それらが顧客の屋敷又はＣＯアプリケーションであれ、ブリッジ、ゲートウェイ
及びルータなどのネットワーク機器／電気通信機器における、少数のバックプレ
ーン・スロット及び小さい電源などである。それらの要素のすべては、コスト、
性能及び信頼性に影響する。必要とされるものは、実質的なチャネル数、例えば
、４ｋ同時ボイス・チャネルを実行するだけでなく、ソフトウェア制御下で完全
に暫定可能になる様々のプロトコル及びインターフェースをもサポートする、単
一のボード又はＳＯＣ製品である。

【０００８】

【発明の概要】

本発明の１つの特徴は、パケット交換網上での送信用に、エコー・キャンセレ
ーションを不必要にするための十分に小さい遅延で、リアルタイムＴＤＭデータ
、例えば、サンプルされた（デジタル）ボイス・データを処理する、新規なＴＤ
Ｍブリッジ・システムである。ＴＤＭブリッジ・システムは、様々な媒体とイー
サーネット、ＡＴＭなどのプロトコルとをインターフェースで連結するために、
ソウトウェア制御／ホスト制御の下で、動的に設定可能である。

【０００９】 本アーキテクチャは、ＡＴＭ ＳＡＲｉｎｇ（Segmentation And Reassembly
）オペレーション、ＴＤＭ ｔｏ ＴＤＭ機能、イーサーネット ｔｏ イーサ
ーネット機能、ＡＴＭ ｔｏ ＳＯＮＥＴ、ＩＰ ｔｏ ＡＴＭ、ＩＰ ｔｏ
ＳＯＮＥＴ、ＳＯＮＥＴ上のＴＤＭ ｔｏ パケットなどを含む、様々なタイプ
のブリッジを実行するために構成することができる。

【００１０】 パケット化などの特定のプロトコルは、ソフトウェアで暫定可能であるため、
シングル・コール粒度(granularity)で動的に変更できる。例えば、１群のＴＤ
Ｍチャネルは、他のストリームがＳＯＮＥＴ上のＡＴＭ又はＩＰにブリッジする
間、イーサーネットにブリッジできる。このように、１つの製品は、従来技術に
おける幾つかの異なるハードウェア製品を要求したものに取って代わることがで
きる。１実施形態において、本発明は、通信システムの他のコンポーネントと都
合良くインターフェースで接続するために、コンパクトなＰＣＩ（ｃＰＣＩ）ボ
ートのような単一の回路ボード上で実行することができる。

【００１１】 本発明のもう１つの特徴は、シリアルＴＤＭデータの連続したストリームを生
成するためにパラレル・データに結合されたネットワーク・プロセッサをインタ
ーフェースで接続するデジタル・インターフェース・システムを含む。このよう
なシステムは、結合されたネットワーク・プロセッサからパラレル・データの複
数のバイト（byte）を受け取るパラレル・バス・インターフェースを備える。「
パラレル・データの複数のバイト」によって、我々は、２以上のバイトが「一斉
に」単一のバスのリード又はライト・オペレーションに移行することを意味する
。それらは、有効にひとつながりにである。専用の「伝送コンポーネント」は、
パラレル・バス・インターフェースに結合され、シリアルＴＤＭデータのストリ
ームを形成するために、受信したパラレル・データの複数のバイトをバッファし
て配置する。我々は、一般にパケット−ｔｏ−ＴＤＭのような本記述に関して伝
送方向を任意に規定し、逆関係においてＴＤＭ−ｔｏ−パケット方向（どんな特
定の物理的なインターフェース又はプロトコル）を表示する受信を規定する。Ｔ
ＤＭ出力ポートは、シリアルＴＤＭデータのストリームを伝送するために提供さ
れ、そのストリームは、１フレーム・パルス信号に同期した、実質上連続する一
連の時間領域（time-domain）多重タイム・スロットを備え、各タイム・スロッ
トは、デジタル・コンテンツを搬送するための各々のバーチャル・チャネルに対
応する。

【００１２】 さらに、その伝送コンポーネントは、パラレル・バスから受信した受信データ
・バイトを一時的に記憶するための伝送メモリを備える。好ましくは、その伝送
メモリは、少なくとも２つのロジカル伝送メモリ・バンクとして構成され、各伝
送メモリ・バンクは、１フレームのシリアルＴＤＭデータにシリアル化するため
に前記データ・バイトを記憶するサイズである。例えば、各バンクは、１２８バ
イトの長さとすることが可能であり、１フレームのデータをバッファする。さら
に、伝送メモリ・バンクの各々は、記憶データ・バイトをアンロードするために
利用可能な「アクティブ」メモリ・バンク、又はパラレル・バス・インターフェ
ースから受信したときにデータ・バイトを記憶するために利用可能な「ノンアク
ティブ」メモリ・バンクの何れか一方として選択的に構成可能である。これらの
指定は、デバイスを介してデータが流れる際に、断続的に「ラウンド・ロビン（
round-robin）」タイプのプロトコルに変化する。このように、トランスミット
・コンポーネントは、前もって記憶したデータ・バイトをアクティブ・メモリ・
バンクからパラレル−ｔｏ−シリアル・コンバータに同時に転送する間、受信デ
ータ・バイトをノンアクティブ・メモリ・バンクに記憶するために、伝送メモリ
を制御する手段を備える。パラレル−ｔｏ−シリアル・コンバータは、ＴＤＭ出
力データ・ストリームを形成するために、各バッファされたデータ・バイトを、
次々に、対応するタイム・スロットに変換する。

【００１３】 上述したパラレル・バス・インターフェースは、単一で一斉のライト・オペレ
ーションにおいて、マルチ・バイト・データ、例えば、４又は８バイト（６４ビ
ット）を、多数の現時点でノンアクティブ・メモリ・バンクに記憶するための伝
送メモリに結合される。各データ・バイトは、自然な順番で、ノンアクティブ・
メモリ・バンクの対応する何れか１つに記憶される結果、選択された個々のメモ
リバンクに関する後続のシーケンシャル・リードは、１フレームのＴＤＭデータ
にシリアル化するための一連のバイトを生成する。

【００１４】 「受信コンポーネント」は、受信方向用に、即ち、シリアルＴＤＭデータの連
続するストリームを後続のパケット化用のプロセッサにインターフェースするた
めに、同様の原理を実行する。受信コンポーネントは、パラレル・データのバイ
トを形成し、それらを重大な遅延なくネットワーク。プロセッサに渡すために、
受信ＴＤＭデータをバッファして組み立てるように命じられる。受信コンポーネ
ントは、前もってバッファされたデータがワイド・ワード（wide-word）・（パ
ラレル）・リード・オペレーションにおいてネットワーク・プロセッサに転送さ
れる間に入ってくるデータを記憶するための少なくとも１つの「スペア」バンク
を含む１連のメモリ・バンクを備える受信メモリを含む。

【００１５】 伝送及び受信コンポーネントは、本実施形態におけるＦＰＧＡ又はＡＳＩＣと
して理解される、統合したバッファ・インターフェース・コンポーネント（「Ｂ
ＩＣ」：Buffered Interface Component）の一部分である。また、「ＢＩＣ」は
、バッファ・メモリ・オペレーションとバス・ハンドシェークとを指示するロジ
ックも備える。

【００１６】 ネットワーク・プロセッサは、ホスト・プロセッサに対するインターフェース
を提供し、パケット処理用のＲＡＭを採用し、アクティブ・コール・テーブルを
維持し、さらに、ＢＩＣとタイム・スロット交換チップとを供給する。記述した
アーキテクチャは、広範囲の多様なプロトコル及びアプリケーションを蓄積する
。それは、単一のネットワーク・バックボーン上の多くの通信要求と、残ってい
る唯一の１組の維持装置と、操作するためのネットワーク管理システムと、を統
合する「マルチ・アクセス・プラットフォーム」を提供する。本発明は、ファイ
バ・オプティックス、ハイブリッド・ファイバ／銅、マイクロ波、又はその他の
経路を通じて、ボイス、データ及びビデオ通信をシームレスにまとめることがで
きる。

【００１７】 本発明の追加的な特徴及び利点は、図面を参照とともに、本発明の好ましい実
施の形態の記述から、明らかである。

【００１８】

【発明の実施の形態】

（背景−ＴＤＭデータ・ストリーム） 図１は、データ通信をデジタル回路の第１ホスト（１００）から受信端末（１
０６）へ転送する既知の時分割多重（ＴＤＭ：Time-Division Multiplexing）回
路の概念図である。典型的な構成において、ＴＤＭ回路は、２４のロジカル・チ
ャネルを実行する。特に、デジタル・データ（１０４）の連続した「ストリーム
」は、時間多重され、その結果、各「フレーム」の所定の部分が、２４のシーケ
ンシャル「タイム・スロット」のそれぞれ１つに割り当てられる。図１において
、個々のフレーム（１２０）は、２４のタイム・スロットを図示する。各フレー
ムは、同期化を提供するために使用されるフレーミング・ビット（１２２）で始
める。各タイム・スロットは、１バイト、即ち１オクテットのデータを備える。
この図示において、タイム・スロット１４は、１バイト（１２４）を備えるよう
に示されている。ＴＤＭストリーム（１０４）は、この図の左から右へと定義さ
れるような、伝送方向にデータを提供する。同様のＴＤＭストリームは、矢印（
１２６）によって示されるように、反対の或いは受信方向に、データを搬送する
。受信ノード（１０６）で、回路構成は、個々のチャネル（１−２４）を分離又
は回復して、ＰＣ（１０８）及び（１１０）で図示されるように、それらを様々
な行き先ノードにルートするように展開する。

【００１９】 「Ｔキャリア（T-carrier）」は、よく知られており、特定の目的のデジタル
の、一般的にはリース回線のサービスであって、全二重伝送モードで動作する単
一の４線式回路からマルチ・チャネルを得るために、時分割多重を採用する。こ
のサービスは、デジタル・エラー性能、増加バンド幅、及び改善バンド幅利用に
関する利点を提供する。Ｔキャリアは、媒体非依存である；言い換えれば、それ
は、（少なくとも、ＤＳ−０及びＴ−１の下層伝送レートで、）例えば、ツイス
ト・ペア、同軸ケーブル、マイクロ波、赤外線又はファイバ・オプティックス・
ケーブルのような様々な伝送媒体上で供給することができる。上述した図１は、
チャネル化したＴ−１回路の１実施例を図示する。

【００２０】 図２は、ＣＴ（Computer Telephony：コンピュータ・テレフォニ）バスとも言
われるＨ．１１０バスの動作を示すタイミング図である。Ｈ．１１０は、コンパ
クトＰＣＩ（ｃＰＣＩ）バス上で了解されているＨ．１００標準を限定する。Ｈ
．１００とＨ．１１０との主な差は、Ｈ．１１０がコンパクトＰＣＩホット・ス
ワップをサポートする点である。ＣＴバス上の信号には、４つのクラスがある：
コア信号、互換信号、任意信号及び予備信号。コア信号は、／ＣＴ＿ＦＲＡＭＥ
＿Ａフレーム同期を含む。これは、ネガティブなツルー・パルスであって、最初
のタイム・スロットの最初のビットの始まりを広げる公称１２２ｎｓｅｃの幅で
ある。ＣＴ＿ＦＲＡＭＥ＿Ａは、ＴＤＭフレーム同期信号を提供する；それは、
１２５ｍｓｅｃの周期を持つ。

【００２１】 図２を参照すると、第１波形（２００）は、／ＣＴ＿ＦＲＡＭＥ信号を図示し
、図２中の符号（２０２）を持つ第２信号は、ＣＴ＿Ｃ８ビット・クロックを図
示する。このクロック周波数は、公称８．１９２ＭＨｚである。この信号のデュ
ーティ・サイクルは、公称５０％である。次に、図２は、（２０４）で示される
シリアル・データ・ラインＣＴ＿Ｄｘを図示す。このシリアル・データ・ライン
は、システム内の任意のボートから得ることができる。しかしながら、唯一１つ
のボートだけが、各ストリーム上の任意の所与タイム・スロットで、バスをドラ
イブすることができる。我々は、ここで、「ストリーム」は、Ｈ．１１０バス上
で選択されたシリアル・データに現れる連続的なストリームを言うものとして使
用する。（１つのストリームを実行する）各信号は、８．１９２ＭＨｚの周波数
で、１フレーム当たり１２８のタイム・スロットを含む。これらの３２ストリー
ムは、集合的にＣＴＤバスとして呼ばれる。

【００２２】 最後に、図２において、タイミング信号（２１０）は、タイム・スロット０−
１２７を図示する。図示されるように、各タイム・スロットは、単一の８ビット
・データ・バイト（２０４）を備える。従って、１２５ｍｓｅｃの長さを持つ各
フレームは、１０２４ビットを備える。フレーム同期に続く第１のグループ又は
タイム・スロットは、ＣＴ＿Ｄｘ；ＴＳ０（データ・ストリームｘ；タイム・ス
ロット０）に指定され、第２の８ビット・グループは、ＣＴ＿Ｄｘ；ＴＳ１（デ
ータ・ストリームｘ；タイム・スロット１）である。ボイス・アプリケーション
において、１つのチャネル又はフォーン・コール（通話）は、選択されたストリ
ームに関して割り当てられてた１つのタイム・スロット内をトラベルする。従っ
て、Ｈ．１１０バスは、最大で３２×１２８タイム・スロット、即ち４０９６の
同時コールを実行することができる。しかしながら、ボイス・コールは、全二重
オペレーションを要求し、各コールが、２つのタイム・スロットを必要とするた
め、バスは、２０４８の全二重コールを実行することができる。標準デジタル回
線スピード（Ｔキャリア及びオプティカル）は、表１に要約する。

【００２３】

【表１】

【００２４】 （ＴＤＭブリッジ・ハードウェアの全体像） 図３は、本発明に係る「ＴＤＭブリッジ」システムのブロック図である。ここ
で、注意すべきことは、本発明は、一般にＴＤＭブリッジと呼ばれるもの以外の
多くのアプリケーション用に使用することができる。実際、本アーキテクチャは
、広範囲の多様な異なるブリッジをソフトウェア制御下で実行するときに役に立
つ。本アーキテクチャのブリッジ（又はゲートウェイ）関連アプリケーションは
、例えば、以下のものを含む： ・ＡＴＭ ＳＡＲｉｎｇ機能 ・ＴＤＭ ｔｏ ＴＤＭ機能 ・イーサーネット ｔｏ イーサーネット機能 ・ＡＴＭ ＜−＞ ＳＯＮＥＴ ・ＩＰ ＜−＞ ＡＴＭ ・ＩＰ ＜−＞ ＳＯＮＥＴ ・ＴＤＭ ＜−＞ Ｓｏｎｅｔ上のパケット ・ＭＰＥＧ ＜−＞ ＩＰ又はイーサーネット又はＳｏｎｅｔ ・ルーティング、多重化。

【００２５】 今のところ、我々は、図３のシステムを、本発明のアーキテクチャ、特徴、オ
ペレーションを図示するために記述されるアプリケーションとしてのＴＤＭブリ
ッジと言う。受信方向の、即ち、ＴＤＭデータ・ストリームからインターネット
・プロトコル（ＩＰ）パケットへの基本的なデータ・フローは、図３を参照しな
がら、以下に概説する。例えば、ＣＰＣＩ−Ｐ４コネクタのようなコネクタ（３
０２）は、回路ボート（３００）とＨ．１１０バス（図示せず）とをインターフ
ェースする。オペレーションにおいて、Ｈ．１１０バスは、上述したように、１
ストリーム当たり１２８ＴＤＭチャネルの３２パラレル・データ・ストリームを
搬送する。Ｈ．１１０バスは、パラレル・バス（３０４）上で、タイム・スロッ
ト交換（ＴＳＩ：Time Slot Interchange）又は「スイッチ・チップ」（３０６
）に結合される。適切なＴＳＩは、商業的に利用することができ、例えば、ルー
セント・テクノロジー社（Lucent Technologies）のＡｍｂａｓｓａｄｏｒ Ｔ
８１０５タイム・スロット交換器である。今日、３２ストリームのすべてを処理
するだけの十分なバンド幅を持たないチップがあるかもしれないが、新しいバー
ジョン及び他の同様のデバイスが、確実に間もなく処理できるであろう。ルーセ
ント社のチップは、Ｈ．１１０バス用に必要とされるバス・インターフェース信
号を提供する。ローカル・インターフェースは、図３中の（３０８）で示される
ように、ルーセント社のコンセントレーション・ハイウェイ・インターフェース
（ＣＨＩ：Concentration Highway Interface）に基づく１６のシリアル入力と
１６のシリアル出力とを含む。

【００２６】 Ｈ．１１０バスは、最大で３２×１２８タイム・スロット、即ち４０９６の同
時コールを実行することができる。 注意されるように、Ｈ．１１０バスは、３２スリーム×１２８ＴＤＭチャネル
、即ちトータルで４０９６ボイスチャネルを搬送する。Ｈ．１１０バス上のすべ
ての３２ストリームは、共通フレーム信号に同期化される；共通フレーム信号：
図２に関して上述した／ＣＴ＿ＦＲＡＭＥ＿Ａフレーム同期（以降、単に、「フ
レーム・パルス」という）。フレーム・パルスは、１２５ｍｓｅｃ毎に起こる。
ＴＳＩチップは、フレーム・パルスに同期し、任意の指定ストリームとそのスト
リーム内の任意の１以上の個々のボイス・チャネル（タイム・スロット）とを選
択し、実質的にリアルタイムでその出力に転送することができる。このように、
ＴＳＩは、任意の或いはすべての４Ｋボイスチャネルを選択することができる。
ＴＳＩは、以下に後述するマイクロプロセッサ・インターフェース（３０７）を
介して、ＴＳＩは、構成され、タイム・スロットは、選択される。

【００２７】 ＴＳＩチップ（３０６）は、ＣＨＩバス（３０８）を介して選択された各タイ
ム・スロットを、バッファ・インターフェース・コンポーネント（「ＢＩＣ」）
（３２０）に出力する。ＣＨＩは、データ・トランスポート・クロックとフレー
ム同期パルスとデータ伝送とデータ受信コネクションとから本質的になるシリア
ル・データ・インターフェースである。１６のローカル・データ・ストリーム・
コネクションは、各方向内で規定される。一般に、受信方向において、ＢＩＣは
、ＣＨＩバス（３０８）上で受信されたデータをバッファし、ネットワーク・プ
ロセッサ・バス（３２６）に出力するために、そのデータを組み立てる。我々は
、裁量で、これを受信方向として規定した。逆に言えば、ＢＩＣは、後に詳細に
説明するように、伝送方向におけるバッファ化及びシリアル化プロセスを提供す
る。ＢＩＣ（３２０）は、図示される実施形態において、データ経路から分離し
て、セパレート・バス（「スロー・ポート」又は「ＳＰバス」３２４）上に供給
される。異なる制御及びデータ・バス配置は、同じ機能を保ちながら、選択され
たネットワーク・プロセッサとインターフェースするのに相応しいように、採用
することができる。開発に関して、ＢＩＣは、フィールド・プログラマブル・ゲ
ート・アレイ（ＦＰＧＡ：Field-Programmable Gate Array）集積回路として、
都合よく実施することができる。生産に関して、ＢＩＣは、ＡＳＩＣとして実施
することができる。技術が進化すると、ここの述べたＴＤＭブリッジ・ボード上
の多くのコンポーネントは、より少数の、おそらく単一の集積回路又はＳＯＣ内
に、さらに集積化される、と期待される。

【００２８】 ＢＩＣ（３２０）によって提供されるデータは、高速ネットワーク・プロセッ
サ・バス（「ＩＸ−ｂｕｓ」）（３２６）を経由して、ネットワーク・プロセッ
サ（３４０）に入力される。適切なネットワーク・プロセッサの一例は、カルフ
ォルニア州（California）、サンタクララ（Santa Clara）、インテル社（Intel
Corporation）から商業的に入手できるＩＸＰ１２００ネットワーク・プロセッ
サである。もう１つの例は、ＩＢＭ社のパワー・ネットワーク・プロセッサ・ネ
ットワーク・プロセッサ４ＧＳ３（IBM Power Network Processor network proc
essor4GS3）である。本記載は、インテル社の部品の使用を想定しているが、図
示するためであって、限定するためのではない。ネットワーク・プロセッサ（３
４０）は、メモリ・バス（３４２）を介して、同期ＳＲＡＭデータ記憶装置（３
４４）とＳＲＡＭバッファとに結合されている。ネットワーク・プロセッサは、
各アクティブ・ボイス・チャネル（ＴＳＩによって選択される）からの１以上の
バイト・データを組み立て、例えば、インターネット・プロトコルのような選択
されたプロトコルに従って、そのデータをカプセル化する。パケットは、同時Ｓ
ＲＡＭ記憶装置３４５内で組み立てられる。その結果、得られたデータ・パケッ
トは、ＩＸバス（３２６）を介して、例えば、以下で述べるように、八進法のＭ
ＡＣ（メディア・アクセス・コントローラ：media access controller）（３５
０）に出力される。

【００２９】 ＭＡＣは、周知のＩＥＥＥ仕様書で、トポロジ非依存アクセス制御プロトコル
を規定するデータ・リンク層に関して、参照することができる。ＭＡＣは、ＩＥ
ＥＥ仕様書内のメディア・スペシフィック・アクセス・コントロール・プロトコ
ル（media-specific access control protocol）である。例えば、それは、様々
なトークン・リング、トークン・バス、及びＣＳＭＡ／ＣＤを含む。この例にお
いて、ＭＡＣは、例えば、イーサーネット・コネクションのような共用される媒
体へのアクセスを制御するために使用される。八進法のＭＡＣ部品は、いつでも
商業的に入手できる：今のところ、１例は、インテル社のＩＸＦ４４０ディアル
・スピード・マルチポート・イーサーネットＭＡＣ（IXF440 Dual-speed Multip
ort Ethernet（登録商標） MAC）である。ＭＡＣ３５０からの出力は、リンク（
３５２）を介して、その名前が暗示するように、１６チャンネルを実行し、イー
サーネットのようなネットワークへ物理的に連結するトランシーバを提供する、
ＨＥＸ ＰＨＹ（３５４）に結合される。ＨＥＸ ＰＨＹトランシーバは、既知
であり、様々な供給元から商業的に入手できる。一例は、インテル社のＬＸＴ９
７４フォー・ポートＰＨＹファースト・イーサーネット・トランシーバ（LXT974
four port PHY fast Ethernet（登録商標） transceiver）であり、このレシ
ーバは、１０ＭＢＰＳ及び１０００ＭＢＰＳで、ＩＥＥＥ ８０２．３物理層ア
プリケーションをサポートする。このように、ＭＡＣ３５０及びＨＥＸ ＰＨＹ
３５４は、データ・パケットをＲＪ−４５のようなイーサーネット・コネクショ
ン（３６０）に伝送する。ＲＪ−４５コネクションは、現在の好ましいｃＰＣＩ
実施形態内のリア・トランジッション・モジュール（「ＲＴＭ」：Rear Transit
ion Module）の一部であってもよい。これで、本アーキテクチャと、Ｈ．１１０
コネクタ（３０２）からＴＤＭブリッジを実行するイーサーネット・コネクタ（
３６０）へのデータ・フローとの簡単な全体像の説明を終える。この基本的なデ
ータ経路は、図３中の太い実線内で示されている。

【００３０】 （タイム・スロット管理） 図４は、タイム・スロット交換コンポーネント（３０６）の、より詳細な説明
を提供する。図４を参照すると、ＴＳＩ（３６０）は、Ｈ．１１０バス（３０４
）に結合され、後者は、３２のデータ・ストリームを搬送んでいる。伝送方向に
おいて、ＴＳＩ（３０６）は、選択されたタイム・スロット・データを、ローカ
ル又はＣＨＩバス（３０８Ａ）に向ける。ＡＴ＆Ｔ社によって、ターミナル及び
デジタル・スイッチ用に開発されたＣＨＩ（Concentration Highway Interface
）は、ボイス転送に関し、全二重ＴＤＭシリアル・インターフェース仕様である
。それは、４つの信号ワイヤを有する：クロック、フレーム化、受信データ及び
伝送データ。

【００３１】 逆に言えば、受信方向において、ＴＳＩ（３０６）は、ＣＨＩ入力バス（３０
８Ｂ）上のタイム・スロット・データを受信する。特定のストリーム及びチャネ
ル（タイム・スロット）の選択は、マイクロプロセッサ・インターフェース（４
００）を通して設定可能である。マイクロプロセッサ・インターフェースは、リ
ファレンス（３０７）によって集合的に識別された、アドレス、データ及び制御
信号を含み、図３中に示されるように、次に、ＳＰバス（３２４）に結合される
。図３を参照すると、このバスは、どのボイス・チャネルがアクティブであるか
のかを、動的な原理で、調整するために、ネットワーク・プロセッサ（３４０）
に結合される。ネットワーク・プロセッサ・ソフトウェアは、そのメモリ内にア
クティブ・コール表を維持し、それによってＴＳＩに供給する。例えば、ネット
ワーク・プロセッサは、各アクティブ・コールに関して、そのソース、行き先及
びプロトコルを示す内部メモリ内のテーブルを維持することができる。また、ネ
ットワーク・プロセッサは、連続しているコールのトラックをもキープする。

【００３２】 図４に戻り、ＴＳＩは、内部ＳＲＡＭ内のデータをバッファし、内部コネクシ
ョン・メモリの使用を介して、個々のタイム・スロットの選択を実現化する。こ
の選択は、マイクロプロセッサ・インターフェース（４００）を介して設定可能
である。また、ＴＳＩは、デジタル位相ロック・ループを含んで、上述のＨ．１
１０バス・クロックに同期するオンボート・クロック回路構成（図示せず）をも
含む。

【００３３】 話を前に戻すと、３２データ・ストリームは、Ｈ．１１０バス（１０４）上で
、１６ｉｎ及び１６ｏｕｔに定義される。各ストリームは、連続する一連のビッ
トであり、各フレームがフレーム・パルスで始まり、それぞれが１２５ｍｓｅｃ
の長さを持つ複数のフレームに分割される。各フレームは更に、１２８チャネル
又はタイム・スロットに分割され、各タイム・スロットは、８ビット・バイトの
データからなる。そのバス上のすべての３２ストリームは、単一のシングル・フ
レーム・パルスに同期化される。このように、仮に、我々が、フレーム・パルス
に続く最初のタイム・スロット（これをチャンネル１）の様子を眺めるとすると
、そのチャネル１のタイム・スロットは、すべての１６のストリームの全域で、
平行に（同時に）到着する。その後、もう１つのバイトであるタイム・スロット
２が、すべての１６のストリームの全域で到着する。１２５ｍｓｅｃの末端で、
次のフレーム・パルスが到着したとき、１６ストリームによって掛け算されたす
べての１２８タイム・スロットは、２Ｋボイス・チャネル毎に１バイトで、トー
タル２Ｋバイトで、到着する。（また、同じことは、全二重オペレーションに対
する１６のアウトバウンド・チャネル上でも真実である。）ＴＳＩチップは、ア
クティブなタイム・スロット・バイトをローカル・バスに選択的にルートする一
方、アクティブでないタイム・スロットを無視する。ＴＳＩからのＣＨＩバス（
３０８）上の、このデータ・ストリームは、次に述べるＢＩＣチップ（３２０）
に入力される。

【００３４】 （バッファ・インターフェース・チップ(ＢＩＣ：Buffered Interface Chip)
） 図１５は、Ｈ．１１０バス（或いは任意の他の媒体）上のＴＤＭデータをネッ
トワーク・プロセッサにインターフェースするシステムの簡略化したブロック図
である。左から右に、インターフェース・システムの主要な構成要素は、Ｈ．１
１０バス（３０４）、ＴＤＭスイッチ（ＴＳＩ）（３０６）、ＢＩＣインターフ
ェース（３２０）、ＩＸバス（３２６）、及び最後のネットワーク・プロセッサ
（３４０）である。このタイプのインターフェースは、必須である。なぜならば
、典型的なネットワーク・プロセッサ・バスは、集中するマルチ・アクセス（例
えば、８アクセス）内のデータを、アクセス毎にマルチ（例えば、６４）ビット
のデータを同時に転送するからである。多数のデータが同時に転送されるとき、
ネットワーク・プロセッサ・バスは、一般的に、最も有効である。集中（バース
ト）モードにおいて、平均リード・サイクル時間は、１５ｎｓｅｃのオーダーに
も達する。ローカルＴＳＩは、ＢＩＣへリアルタイムなシリアル・データを送信
し、ＢＩＣからリアルタイムなシリアル・データを受信するので、ＢＩＣの機能
は、両方向においてデータをバッファし、ネットワーク・プロセッサに非常に集
中するデータを転送させることである。転送に必要な集中数は、ソフトウェアで
設定可能である。ＢＩＣは、上述したネットワーク・プロセッサにインターフェ
ースで同時に結合する間、連続で、リアルタイムなシリアル・データ・フローを
調整しなければならない。

【００３５】 図１６Ａは、実際の信号コネクションというよりはむしろデータ・フローを一
般的に示す、ＢＩＣ設計を図示する高レベルなブロック図である。図１６Ａにお
いて、ＢＩＣの主要なコンポーネントは、受信バッファ回路（１６１０）に結合
された入力バス（１６０２）であり、受信バッファ回路は、出力バス（１６１２
）及びドライバ（１６１４）を介してネットワーク・プロセッサ又はＩＸバス（
１６２０）に結合される。また、バス１６２０は、伝送バッファ回路（１６３０
）に結合され、伝送バッファ回路は、ＴＤＭ伝送データをバス１６３２に出力す
る。ＣＰＵインターフェース・コンポーネント（１６３２）は、ＩＸスロー・ポ
ート（図３中の３２４）に結合される。表示されるように、ステータス信号及び
制御信号は、伝送バッファ（１６３０）とともに、ＣＰＵインターフェース（１
６３２）と受信バッファ（１６１０）との間で、交換される。受信バッファ（１
６１０）は、シリアルｔｏパラレル・コンバータとこの先で述べるデータ記憶メ
モリとを含む。逆に、伝送バッファ（１６３０）は、パラレルｔｏシリアル・コ
ンバータとともに、データ記憶メモリを含む。最後に、このブロック図は、ルー
プ・バック経路（１６４０）を示す。

【００３６】 図５は、受信方向において、ＢＩＣデバイス中のデータをバッファ化の概念図
である。ＢＩＣは、Ｈ．１１０バス（３０４）上の受信データに関してＴＳＩ（
３０６）によって提供されるＴｘフレームに同期される。図５を参照すると、デ
ータは、（３０８）で受信され、メモリ・バッファ内に記憶される。特に、シリ
アルｔｏパラレル・コンバータ（図１６Ａ中の１６１１）は、図２の参照の際に
述べたクロックに基づいて、タイム・スロット境界上の入って来るシリアル・デ
ータ・ストリームからのバイトを「スライス」する。最初に受信されたバイトで
あるチャネル０のバイト１「ｃｈ０ ｂ１」は、新しいフレーム・パルスで始ま
る。このように、ｃｈ０ ｂ１の直後は、ｃｈ１ ｂ１、ｃｈ２ ｂ１、ｃｈ３
ｂ１などが続く。バイト「ｂ１」の、このストリームは、図中、５０５で表示
される。最後のバイトであるｃｈ−Ｎ ｂ１の後は、次のフレームを開始するた
めに、フレーム・パルスが続く。（標準的なボイスＴＤＭストリームに関し、「
Ｎ」は、１２７である。） 次のフレーム・パルスに応じて、最初のバイトｂ１（すべての１２８チャネル
又はタイム・スロットに関するもの）は、ＲＡＭ又はＦＩＦＯメモリ（５１０）
内にシフトされる。その後、次のフレームｃｈ０ ｂ２、ｃｈ１ ｂ２、ｃｈ２
ｂ２等が、そのフレームの最後まで、即ち、１２８バイト後まで、そのメモリ
内に流れ込む。その時点で、次のフレーム・パルスが受信され、第２のデータ・
バイト（すべての１２８チャネルに関するもの）は、ＦＩＦＯ内へシフトする。
このプロセスは、データがＢＩＣチップ内にロックされる時、連続して進行し続
ける。選択された幾らかのバイト（又はフレーム）が、受信された後に、ＦＩＦ
Ｏ（５１０）内に記憶されたデータは、短く記述されるように、ＩＸバス（図３
中の３２６）に伝送される。ＴＤＭブリッジ・アプリケーションの現在の好まし
い実施形態において、データは、各チャネル上のトータル０．５４ｍｓｅｃのボ
イス・コンテンツに対応して、４バイトが（１２８タイム・スロットで）受信さ
れた後に、ＩＸバスに伝送される。このパラメータは、暫定的であって、ホスト
制御の下で、調整することができる。８バイト（６４ビット）が、この例におい
てネットワーク・プロセッサ・バッファの幅であるので、１チャンネル当たり８
バイトをバッファした後にデータを伝送することは、都合がよい。従って、伝送
は、その点に関して最適化される。任意の特定時間でどのタイム・スロットがア
クティブであるかに拘わらず、ＢＩＣは、どのタイム・スロットも受信し、記憶
し、伝送する。ネットワーク・プロセッサは、上述したようにどのタイム・スロ
ットがアクティブであるかを認識する。図５は、図示する目的だけのために、Ｔ
ＤＭデータに関する１のストリームのみを示す；１つが伝送用、１つが受信用の
、最小の２つが、実際のアプリケーションにおいて開発される。

【００３７】 現在の商業上好ましい実施形態において、ＴＤＭブリッジ製品は、上述のタイ
ミング制約内で、完全Ｈ．１１０バス、即ちボイスデータの全二重ストリームに
順応する。図１１は、１６ストリームをバッファする、実例としてのメモリ・マ
ップを示す。このメモリは、ボードのＢＩＣ ＡＳＩＣチップ上で実施される。
図１１において、メモリ（１１００）は、８バイト、即ち６４ビットの幅を持ち
、図の底部に、バイトに対して、（右から左へ）０から７まで数字が付けられて
いる。バイトの境界は、点線で示されており、例えば、バイト３を線で描く、境
界（１１１４）及び（１１１６）である。１２８の各行は、水平線、例えば、Ｔ
ＤＭの１つのストリームに対応する（１１１０）によって、線で描かれている。
従って、ボックス（１１２０）は、１ストリーム、即ち１２８タイム・スロット
による１バイトを示す。メモリ１１００は、８ストリームに対応する、１Ｋ（１
０２４）行の長さを有する。第２メモリ又はページ１１０２は、同様に、１Ｋ行
又はタイム・スロットによる８バイトのサイズを有する。このように、１６のデ
ータ・ストリームは、８バイト又はフレームにバッファされることができる。ま
た、第３及び第４のメモリ・ページ（１１０４）及び（１１０６）は、１Ｋ行で
８バイトのサイズを有する。この追加的なメモリは、もう１つのポート、例えば
、図１４の参照の際に述べられたＳＯＮＥＴポートをバッファするために用いる
ことができ、或いは、「ダブル・バッファ」バス伝送に対する実行メモリとして
用いることができる。

【００３８】 現在の好ましい実施形態において、ＢＩＣは、ＡＳＩＣとして実施される；そ
れは、各方向において、１６ＴＤＭストリーム、即ち「ハイウェイ」をサポート
し、８フレームに対するすべてのハイウェイに関するタイム・スロットの各々を
バッファする。ＢＩＣは、６４ビットのＩＸバス・モードにおいて動作し、１つ
のバス・アクセス内の単一タイム・スロットに対して８フレーム（即ち８ビット
のデータ）の転送が可能である。ＢＩＣは、ネットワーク・プロセッサにハンド
シェークするために、伝送カウント・レジスタ及び受信カウント・レジスタを含
み、ネットワーク・プロセッサ・ソフトウェアにＢＩＣバッファ・ポインタの位
置をモニタさせる。この情報は、図３を参照するに、ＢＩＣへの、マイクロプロ
セッサ・タイプのインターフェースを採用するスロー・ポート・バス（３２４）
上で、交換することができる。

【００３９】 ＢＩＣは更に、ＩＸバスに、長さが設定可能な、ＢＩＣへのアクセス及びＢＩ
Ｃからのアクセスをさせるパケット長レジスタを含む。この特徴により、ソフト
ウェアは、プログラム可能なレベルよりも上のすべてのハイウェイ及びタイム・
スロットを無視することが可能となる。ＴＤＭデータに対するループ・バック・
モードは、最小のセットアップを持つ機能的なＴＤＭインターフェースを提供す
る。（ループ・バックは、図１６内に図示される。）さらに、ＴＤＭデータ・ハ
イウェイ・イネイブル・レジスタは、ユーザに、個々のＴＤＭ入力ハイウェイを
トライステート（tri-state）させることを可能にする。好ましくは、ＢＩＣチ
ップは、ソフトウェアが所定のパワー・アップ又はデフォルトのステートへのリ
セットを可能とする制御／ステータス・レジスタ（図１６Ｂ中のＣＳＲ１６６８
）内のソフトウェア・リセット・ビットを含む。

【００４０】 新しいデータが、ＩＸバスからタイムリーに受信されないときはいつでも、Ｔ
ＤＭデータ・アウトは、常に、フレーム内のどのタイム・スロットに関しても、
前のフレームからの値を繰り返す。このモードのオペレーションを防止するため
に必要とされるデータ量は、好ましくは、設定可能である。現在の好ましい形態
のＢＩＣは、８フレームまでバッファしながら、２０４８の全二重タイム・スロ
ットまで適応できるフレキシブルでケーラブルな設計である。この取り決めによ
り、ネットワーク・プロセッサは、ネットワーク・プロセッサ・バスの各リード
・サイクル上の１ｍｓｅｃだけのデータの転送に関して、自然な８バイトのクワ
ッド・ワード（quad-word）又は「ワイド・ワード」（wide word）の中のＴＤＭ
データを読むことができる。勿論、これらの仕様は、本発明の本質から離れるこ
となく、入手可能なプロセッサが進歩したとき、変更することができる。最初の
方に注記したキーとなることは、高価なＤＳＰハードウェア及びソフトウェアを
必要とするエコー・キャンセレーションを回避することである。ＢＩＣは、１タ
イム・スロット当たり８フレーム（又はバイト）の行を作り、これは、最初の段
階で、８×１２５μｓｅｃ又は１ミリ秒の遅延となる。産業標準（及び実際のＱ
ＯＳ）は、エコー・キャンセレーションが必要とされる前に、トータルで３５ミ
リ秒まで許容する。８バイトのデータは、小パケットに向かい、このため、パケ
ット数が多くなるが、このトラフィックは、以下で説明するエコー時間制約内の
本アーキテクチャによって調整される。

【００４１】 （ＢＩＣ受信コンポーネント・バッファ・メモリ・オペレーション） 図１７は、ＢＩＣ受信コンポーネント（図１６Ａの１６１０）のバッファ・メ
モリ内へのデータ・フローを示す。好ましくは、図中のバッファ・メモリは、ネ
ットワーク・プロセッサ・データ・バス・サイズ（例えば、図中で示される「Ｉ
Ｘバス・クワッド・ワード」）に等しい幅を持つ有効なパラレル・ポートを提供
するように構成される。メモリの各列（例えば、列１７２０及び列１７２２）は
、１フレームのデータ（即ち、１２８タイム・スロットによる１バイトの広さ）
に対応する。この実施形態において、８フレーム（６４ビット）のデータを表す
８列のＲＡＭがある。

【００４２】 オペレーションにおいて、バッファに入るＴＤＭデータは、右にある第１ＲＡ
Ｍ列内の最初のバイトで始まるように記憶され（１７２４）；受信したデータの
記憶を１度に１バイトで、上から下まで、第１フレームがバイトを完成するまで
、継続して記憶する（１７２６）。（話を戻すと、シリアルＴＤＭストリームは
、図１６Ａのシリアルｔｏパラレル・コンバータ１６１１によって、データ・バ
イトに変換される。）その後、次のフレームのメモリ（１７２２）が満たされ、
図中において上から下まで、右から左へ、再び満たされて行く。トータル８フレ
ームに関して、最後のバイトがメモリ位置１７３０に書き込まれるまで、このプ
ロセスは、繰り返される。

【００４３】 再び、注意すべき点は、同時オペレーションに関し、図１６Ａに示されるよう
に、「受信」及び「伝送」方向は、セパレート・モジュールによって、処理され
る点である。さらに、話を戻すと、本記述において、我々は、「受信」という用
語を、ＴＤＭからＩＸＰへのデータ・フローの方向を一般に意味するものとして
用い、「伝送」という用語を、ＩＸＰからＴＤＭへのデータ・フローの方向を意
味するものとして用いる。（しかしながら、ＢＩＣ内で「受信された」データは
、パケット内の後続の伝送用（例えば、以下で述べるイーサーネット・ポートへ
）のぺーロードを提供するネットワーク・プロセッサ内に最終的にすぐに入るこ
ととなる。）一旦、８つのフレームが、ＢＩＣ受信バッファ内に集められると、
ＢＩＣ受信コンポーネント・ロジックは、データをアンロードすることができる
とネットワーク・プロセッサに信号で知らせる。これに対し、ネットワーク・プ
ロセッサは、１タイム・スロットずつ、リード・シーケンスを初期化して８フレ
ーム・バッファのすべてを同時にアンロードする。この転送プロセスは、ネット
ワーク・プロセッサのオペレーションを参照しながら、以下に述べられる。

【００４４】 しかしながら、ＢＩＣバッファ・メモリが、アンロード化データをネットワー
ク・プロセッサに転送している間であっても、ＴＤＭストリームが、リアルタイ
ムで進行しているので、ＢＩＣバッファ・メモリは、ＴＤＭデータを受信し、バ
ッファし続けることが重要である。この要求は、以下のように成り遂げられる。
図１８は、特に、受信バッファ（１６１０）内のメモリの構成を図示する。図１
８は、ＲＡＭ０からＲＡＭ８までの符号を付された、９つのバンクのメモリを示
す。各ＲＡＭバンク（各記憶部）は、１６ビット、即ち２バイトの大きさである
。このように、このモジュールにおいて、９つのＲＡＭブロックは、２つのスト
リーム又はハイウェイを記憶することがでる。従って、このモジュールは、８フ
レームの深さの１６ＴＤＭハイウェイまでバッファすることができる。上述した
ように、受信したボイス・データは、このモジュールから一度に８バイト読まれ
る。というのは、各バイトが、異なるフレームの、特定のタイム・スロットの表
示を保持するからである。よって、各６４ビットＩＸバス・リードは、そのタイ
ム・スロットに関し、１ｍｓｅｃのボイス・データ（１フレーム当たり１２５ｍ
ｓｅｃ×８フレーム）を含む。

【００４５】 １実施形態において、８だけが１回読まれるが、図１８中に示されるように、
９つのバンクのＲＡＭがある。これにより、もう１つのＲＡＭブロックが、ＴＤ
Ｍデータで満たされている間、１つのバンクのＲＡＭは、ＩＸバス・アクセス用
に利用可能になる。この配列は、オーバフローが起こる前に、ネットワーク・プ
ロセッサに、１２５ｍｓｅｃの周期で、受信ＲＡＭ全体を空にさせることを可能
とし、ヘルプが、マルチ同時アクセスからのデータ変造の可能性を排除する。

【００４６】 この構成において、データが読み出されたとき、ハイウェイ・トグル信号は、
所与のＲＡＭブロックからのどのデータ（上部又は下部のバイト）が、「アクテ
ィブ」バイトであることを示す。一般的に、「インアクティブ」又はスペアのＲ
ＡＭバンクが、予め記憶されたデータ・バイトをパラレル・バス・インターフェ
ースに転送するために用いられている間、アクティブ・メモリ・バンクは、入っ
て来るデータを記憶するために利用可能である。指定された「アクティブ」ＲＡ
Ｍバンクは、絶えず、周期的である；１つがいっぱいになると、次の１つがアク
ティブになる。８フレームが集まった後に、受信準備完了フラグが、主張され、
次のネットワーク・プロセッサ・リード・アクセスの間、「アクティブでない」
バンクからのデータは、読み取られる。その後、スペアのＲＡＭバンクは、次の
８フレーム・サイクルの間、アクティブなフレーム０になり、「ラウンド・ロビ
ン」のように、アクティブな指定を交代する。ＩＸバス・データに関し、ＲＡＭ
出力とＢＩＣ出力との間のタイミングの制約を改善するために、受信モジュール
内のＲＡＭは、好ましくは、出力を記録する。

【００４７】 受信及び伝送モジュール（それぞれ、図１６Ａ中の１６１０及び１６３０）は
、ソフトウェア・オペレーションを簡素化するのが適切な場合、同期化すること
ができる。特に、両方のモジュールが、同時にイネイブルされる場合、受信モジ
ュールは、ネットワーク・プロセッサからの最初の完全な伝送転送の後まで、フ
レームのカウントを開始しない。この同期化ステップは、２つの利点がある：第
１に、ループバック・モードにより、ＢＩＣに書き込まれたものと同じデータが
、８フレーム後に、ＢＩＣから読み取られる。第２に、伝送準備完了信号が、受
信準備完了フラグの前に、１つのフレームで起こり、これによって、２つのフレ
ームに渡るネットワーク・プロセッサの負荷を拡散する。ＣＳＲは、ソフトウェ
ア内で実行されるような、様々な同期化モードを制御するために使用することが
できる。

【００４８】 図示されたアーキテクチャは、おおよそ６４マイクロ秒で約２，０００チャネ
ルを処理することができが、そのデータ・レートは、幾らかのイーサーネット・
ネットワークを要求する。代替的な配置は、ネットワーク・コネクションを少し
要求する。それは、追加的なバッファ又はメモリのプール（ストック）を含む；
このプールは、ワーキング又はスタンバイとして指定される。例えば、追加的な
、８フレーム分のメモリは、１チャネル毎に追加することができる。これは、予
め記憶されたデータをアンロードする間、もう１つの８フレームをバッファする
ことを可能とする。ダブル・バッファ化を用いて、８フレーム時間、即ち１つの
完全ミリ時間は、必要ならば、インアクティブ・メモリ・バンクをアンロードす
るために使用することができる。追加的なメモリは、ＢＩＣ ＡＳＩＣ又はＳＯ
Ｃ内に追加することもできる。

【００４９】 （ＢＩＣ伝送コンポーネント・バッファ・メモリ・オペレーション） ＢＩＣ伝送モジュール（１６３０）は、バッファ化及びプロセッサ・バス信号
化を含む、伝送方向の転送を取り扱う。データは、伝送モジュールからシリアル
形式で送信される。従って、このモジュールは、パラレルＲＡＭバイトを取り入
れ、ＴＤＭバス（１６３２）上の出力のためにそれをシリアル化する。図１６Ａ
を再び参照すると、伝送モジュール１６３０は、ＣＨＩバス１６３２上のＴＤＭ
データバイトを提供するために結合されたパラレルｔｏシリアル・コンバータ１
６３１を含む。１つの実例の構成において、このモジュール１６３０は、１ハイ
ウェイ当たり５つの１２８×１６ＲＡＭブロック、即ち、４ＲＡＭブロックと１
スペアとを含む。それは、単一のボード上で８フレームの深さで１６ＴＤＭハイ
ウェイまでバッファすることができる。伝送ボイス・データは、ネットワーク・
プロセッサから、このモジュールに一度に８バイトで書き込まれ、各バイトは、
タイム・スロットに対応する異なるフレーム（１２５μｓｅｃサンプル）を含む
。勿論、この配置は、ネットワーク・プロセッサ、プロセッサ・バス・サイズ及
びスピードなどに依存して、変更することができ、例えば、１つのバス・ライト
・サイクルにおいて、２から１６バイトまでのどこにでも動かすことができる。

【００５０】 ここで、図２０を参照すると、伝送モジュールＲＡＭバッファは、１実施形態
において、「ＲＡＭ０」から「ＲＡＭ４」までの符号を付されたＲＡＭバンクと
して示される。５つのブロックの１２８×１６ＲＡＭは、図中で示されるように
、各バンクが２つのフレーム・データを記憶するように、構成される。伝送モジ
ュールが、データを受信する準備ができたとき、それは、伝送準備完了フラグを
設定することによって、ネットワーク・プロセッサに信号で合図する。このフラ
グに従って、ＩＸＰは、上述のように、データを伝送する。この伝送制御モジュ
ールは、記憶用の「ノンアクティブ」ＲＡＭバンクを選択しながら、そのデータ
を図２０のＲＡＭ構造内に記憶する。現在「アクティブ」なバンクは、ＴＤＭデ
ータをローカルＴＤＭバスにアンロードするために、常に、予約される。図２０
において、アクティブ・バンクは、「スペア・ＲＡＭバンク」として示される。
アクティブ・バンクは、絶えず、周期的で、ローカル・ＴＤＭデータを現在アン
ロードしているバンクを保護する一方、８フレームを伝送ＲＡＭに書き込ませる
ことを可能にする。好ましくは、伝送制御モジュールは、独立してイネーブル／
ディスエーブルすることができる。例えば、これは、ＣＳＲ（図）を用いて実施
することができる。ディスエーブルされる間、このモジュールは、ＩＸバスから
書き込まれるタイム・スロットを追跡するために使用することができるが、フレ
ーム・カウンタは、増加せず、ＴＤＭデータは、ＢＩＣ ＲＡＭからＴＤＭバス
に書き込まれない。

【００５１】 ネットワーク・プロセッサとＢＩＣとの間の基本的なデータ・フローは、図６
Ａのブロック図において要約される。図６Ａは、ＢＩＣ６０４に結合されたネッ
トワーク・プロセッサ６０２を示す。このネットワーク・プロセッサは、ＭＡＣ
受信バッファを提供し、そこからデータ（６０６）をＢＩＣ伝送メモリに書き込
むことができる。逆に言えば、ＢＩＣは、ネットワーク・プロセッサ（６０２）
のリード・オペレーション（６１２）によってアンロードされる受信バッファ（
６１０）を実施する。ネットワーク・プロセッサは、イーサーネット又は他のパ
ケット交換チャネルへのコネクションに関し、ＭＡＣ伝送バッファ６１４を（内
部的に又は外部的に）実施する。

【００５２】 （ネットワーク・プロセッサ・オペレーション及びプログラミング） 図７Ａ及び図７Ｂは、本発明に関連するネットワーク・プロセッサのオペレー
ションを示す。適切なネットワーク・プロセッサは、インテル社のＩＸＢ１２０
０である。このプロセッサは、６つの、統合プログラム可能な、マルチ・スレッ
ド（４スレッド）のマイクロエンジンと「ストロング・アーム」（Strong Arm：
登録商標）ＲＩＳＣプロセッサ・コアとを含む。ＩＸＢ１２００は、６４ビット
・データ・バス（図３中の（３４９））上で最大２５６ＭＢのＳＤＲＡＭをイン
ターフェースし、セパレート３２ビットＳＲＡＭバス（３４２）は、８ＭＢの同
期ＳＲＡＭ（３４４）と８ＭＢのブートＲＯＭ（フラッシュ３２５）とをサポー
トする。ＲＯＭ及びＳＤＲＡＭは、以下のように一般的に動作するように、その
デバイスをプログラムするために使用することができる。

【００５３】 最初に図７Ｂに関し、イーサーネットＭＡＣ又は他のパケット交換インターフ
ェース（７３０）からのパケットは、管理上の（データと区別される）パケット
を検知するために、（７０５）で、予備的に調べられる。管理上のパケットは、
ＡＲＭ（登録商標）（ＲＩＳＣプロセッサ）（７０８）に向けられ、プロセッサ
は、ネットワーク・プロセッサ用の管理上の設定タスクを取り扱う。そのタスク
の１つは、メモリ内のアクティブ・コール・テーブル（７３１）を維持すること
である。このように、パケットは、コール・コネクションをセット・アップ（又
は分解）する命令で、ホストプロセッサから受信してもよい。従って、ＡＲＭは
、そのマップのアクティブ・チャネル（７３１）を更新する。また、それは、こ
の情報を用いて、先に述べたＴＳＩを動的に供給する；供給しているデータ（７
０６）を維持するとして図７Ａ内で一般的に示される。また、管理上のパケット
は、プロセッサに、システムのステータス又はアラーム（７１０）を更新するよ
うにさせることもできる。ホスト又はシステム・プロセッサ（図示せず）との、
これら及び他の通信は、ＰＣＩバスのようなコモン・マイクロプロセッサ・バス
を経由して、又はローカル・ネットワークを経由して、処理される。シリアル・
コネクション（例えば、ＲＳ−２３２）は、トラブル・シューティング用及びホ
スト・プロセッサのないときの開発用に、ＡＲＭとの通信を提供することができ
る。

【００５４】 ここで、図７Ａを参照すると、受信オペレーションが、示される。図の右上か
ら始めると、ＢＩＣインターフェース（３２０）は、上述したようにバッファさ
れたデータを提供し、リード・データの準備ができたときに、ネットワーク・プ
ロセッサに通知する。話を戻すと、そのプロセッサは、利用できる「アクティブ
」メモリを新しいデータで満たす時間内に、受信バッファ「インアクティブ」メ
モリの全体をアンロードしなければならない。実際のアプリケーションにおいて
、少なくとも１つ又は２つのフレームの「余分なメモリ」が、この目的のために
提供される；後者の例において、２５０マイクロ秒でネットワーク・プロセッサ
・バスの２Ｋリードを実行可能にする。現在の好ましい商業上の実施形態におい
て、可動メモリの完全なコンポーネント（即ち、８フレーム）は、ダブル・バッ
ファ・バス転送に利用することができる。

【００５５】 ネットワーク・プロセッサで、各マイクロエンジンは、それ自身、バスからの
データを受信する記憶装置を有する。また、各マイクロエンジンは、コア・スピ
ードで（現在１６０−２００ＭＨｚのオーダーで）、４つの同時スレッドを実行
することができる。１つのスレッドは、その記憶装置内にデータ（例えば、８バ
イト）を受信するために、割り当てることができる。第２のスレッドは、データ
をＳＤＲＡＭ内に移動することができる。第３のスレッドは、ヘッダ情報などを
追加する、パケットを組み立てることができる。それが起こっている間、第２の
マイクロエンジンは、第１スレッドをデータの受信に適用し、第２スレッドをＳ
ＤＲＡＭへの移動に適応することができる。このように、マイクロエンジンは、
バスからのフェッチをインターリーブする。この並行により、データが処理され
、パケットが非常に速く組み立てられる。追加的なマイクロエンジンは、同様に
、入ってくるパケットの受信及び分析と、ペイロードのアンパックと、バスへの
同時書き込みとのために、割り当てることができる。

【００５６】 入ってくるバイトのカウントによって、（或いは、メモリ・アドレスに基づい
て、）ソフトウェアは、指定されたプロトコルに関して、完全なペイロードが、
到着したのか、又は、いつ到着したのかを判定する（７２６）。完全なペイロー
ドが、まだ到着していない場合、それは、ＳＤＲＡＭ内の現在のバイトを記憶し
、ループを続ける（７２８）。完全なパケット・ペイロードが、記憶された場合
（７２８）、それは、以下ように処理される。ここで、図７Ａの左下を参照する
と、このプロセスは、関心のある現在のチャネルに対応するポインタ・アドレス
で、ＳＤＲＡＭメモリ（７３０）からのデータを読み取るステップと；アドレス
化（７３２）（ＳＡＲ、ＡＴＭ、Ｓｏｎｅｔ、ＳＤＨ、イーサーネットなど）の
タイプを決定するステップと；ＭＡＣアドレスを決定するステップ（７３４）と
；ＭＡＣヘッダをパケットに追加するステップ（７３６）と；ヘッダ又はフレー
ムのタイプ（Ｓｏｎｅｔ、ＡＴＭなど）を決定するステップ（７３８）と；指定
されたタイプに従ってパケット上のヘッダ又はフレームを配置するステップ（７
４０）と；その後に、そのパケットを、イーサーネットＭＡＣ（７４２）又は他
に指定されたＩ／Ｏポートに伝送するステップと、を含む。なお、もう１つのス
レッドが、ＭＡＣ又はその他の出力チャネルとのインターフェース結合を取り扱
う間、１つのマイクロエンジン・スレッドは、パケット・カプセル化に割り当て
ることができる。このように、データは、非常に高スピードで、ソフトウェア制
御の下で、非常に広範囲の任意のプロトコルに従って、カプセル化される。さら
に、データ又はパケットは、他で述べたように、様々なＩ／Ｏポートに向けるこ
とができる。

【００５７】 出発するパケットの一例を、図６Ｂに示す（イーサーネット・カプセル化上の
ボイス・オーバＩＰ）。図８は、イーサーネット物理フレーム上のＩＰ（インタ
ーネット・プロトコル）上のＵＤＰ（ユーザ・データグラム・プロトコル：User
Datagram Protocol）内のペイロードとしてＲＴＰ（リアルタイム伝送プロトコ
ル：Real time Transport Protocol）データグラムを搬送することに関し、フィ
ールドと典型的なカプセル化階層とを詳細に示す。各レベルにおける様々なフィ
ールドが、図示されており、それらがＩＥＴＦ及び他の産業標準を反映している
ものとして一般的によく知られている。例外は、様々なフィールドをリストする
ことを許さなかった図中のスペースのあるところのＩＰパケットである；それら
は、以下の表２内で示される。

【００５８】

【表２】

【００５９】 再び、図１６Ｂを参照すると、主としてネットワーク・プロセッサとの相互作
用を主として容易にするために、ＢＩＣのｃｐｕインターフェース・モジュール
は、好ましくは、幾つかのプロトコルとステータス・レジスタとを実施する。好
ましくは、レジスタは、ネットワーク・プロセッサ・ソフトウェアに、ＢＩＣバ
ッファ・ポインタの位置をモニタさせることを可能とするために、受信カウント
（１６６０）及び伝送カウント（１６６２）を含む。オーバフロー・ステータス
・ビット（１６６４）とフレーム・カウントとは、その名前が暗示するように、
ステータスを提供する。パケット長制御レジスタ、即ち、受信パケット長（１６
５０）レジスタ及び伝送パケット長（１６５２）レジスタは、ＢＩＣへの及びＢ
ＩＣからのネットワーク・プロセッサ・バス・アクセスを、設定可能な長さにさ
せることを可能とする。この特徴により、ソフトウェアは、プログラム可能なレ
ベルよりも上のすべてのハイウェイ及びタイム・スロットを無視することが可能
となる。ハイウェイ・イネーブル・マスクは、ユーザに、個々のＴＤＭ入力ハイ
ウェイをトライステート（tri-state）させることを可能にする。制御レジスタ
（１６５８）は、対応するＢＩＣコンポーネントをセパレートでイネーブルする
ために、伝送及び受信イネーブルを含む。制御／ステータス・レジスタＣＳＲ（
１６６８）は、ソフトウェアによってシステムを定義済パワー・アップ・リセッ
ト・ステータスにリセット可能な、ソフトウェア・リセット・ビットを含む。勿
論、同様の機能は、制御レジスタ及びステータス・レジスタの様々な再配置を実
行することができる。ノンデータ通信が、「スロー・ポート」バス上又は特定の
プロセッサに依存する同様な制御チャネル上で処理される。

【００６０】 読み手が認識できるように、本アーキテクチャは、非常にスケーラブルであっ
て、フレキシブルである。図９Ａは、８４のＴ−１ライン（おおよそ２，０００
チャネル）を単一のＳＯＮＥＴ／ＯＣ３パイプに集中するためのコンセントレー
タ・アプリケーションを示す。この実行は、イーサーネット・ポートの代わりに
、基本的なアーキテクチャへのＳＯＮＥＴ／ＯＣ３ Ｉ／Ｏポートの追加を単に
要求する。ネットワーク・プロセッサへのソフトウェア交換は、適切なＳＯＮＥ
Ｔプロトコルを実行することができる。例えば、図１３は、光学的なインターフ
ェースを採用する、本アーキテクチャの変形例を示す。この及び他の物理的なイ
ンターフェースは、本発明の単一ボード実施形態において、ＰＭＣ（「ドータ・
カード」：daughter card）によって便宜に提供される。図９Ｂは、上で詳細に
説明した実施形態に対応するＴＤＭブリッジを示す；Ｈ．１１０バスと離れて、
４つのイーサーネット・ポートへ（及び反対方向へ）ＴＤＭストームを処理する
。しかしながら、このアプリケーションは、ＩＰカプセル化をスキップし、イー
サーネットへ真っ直ぐにＴＤＭを搬送するように、構成することができる。図１
０Ａは、例えば、ＡＴＭをＯＣ／３にインターフェースする状況に使用すること
ができるＳＡＲｉｎｇアプリケーションを示す。ＡＡＬ２の実行を含む、このア
プリケーションは、上述した同じ基礎アーキテクチャを用いて、ソフトウェア内
で実施することができる。図１０Ｂは、多重アプリケーションを示し、その内部
において、ホスト／ソフトウェア制御の下でＴ−３コネクションに切りスイッチ
することができる。例えば、８４のＴ−１コネクションの使用に関するケーブル
配置問題は、それらを３つのＴ−３コネクションまで多重化して、丁度３つのＢ
ＮＣケーブル・コネクションを必要とすることによって、軽減することができる
。図１４は、本発明のもう１つの構成及びアプリケーションを示す。図１４にお
いて、上述のＴＤＭブリッジ・システムは、「ブリッジ・ルータ」（１４００）
で示される。この場合、トータルで８００メガバイトのバンド幅を提供すること
が、８つのイーサーネット・コネクション（１４０２）用いて構成される状況に
おいて示されている。ブリッジ（１４００）は、２ｋまでの全二重ボイス・チャ
ネルを伝送し、受信するために、上述のように、Ｈ．１１０バスに結合される。
追加的なＩ／Ｏポートは、ＳＯＮＥＴコネクション（１５１０）を実行する。Ｓ
ＯＮＥＴインターフェース（商業上入手可能）は、Ｈ．１１０バスのバンド幅と
同じ、（粗く、８４Ｔ−１コネクションに等しい）、おおよそ４ｋタイム・スロ
ット、即ち２ｋ全二重コネクションのための容量を持つ。この例におけるネット
ワーク・プロセッサは、プログラムされて、追加的なＳＯＮＥＴポートを統合す
るために、ＴＳＩ及びＢＩＣを供給する。これに関し、装置は、ブリッジ、コン
セントレータ、又は、ルータとして、機能することができる。例えば、ＴＤＭデ
ータは、点線（１４１２）で示されるように、ＳＯＮＥＴコネクションへ転送す
ることができる。ＳＯＮＥＴバッファは満たされるとき、実線（１４１４）で示
されるように、追加的なコールは、Ｈ．１１０バスから１以上のイーサーネット
・コネクションにルートすることができ、また、選択されたストリーム又はコー
ルは、例えば、点線（１４２０）によって示されるように、要求される３つのイ
ンターフェースの何れかへ、又は何れかから、ルートすることができる。これら
のオペレーションは、アッド／ドロップ多重器の機能に、多少類似する。これら
の特徴は、バッファ化ＳＯＮＥＴインターフェースに順応するための追加的なメ
モリとともに、上述の方法及び装置を用いて、ソフトウェア内で実行することが
できる。実用的な事柄として、ＳＯＮＥＴインターフェースは、ＰＭＣサイトを
介して、コンパクトなＰＣＩボード実行を、便宜に追加することができる。

【００６１】 本発明に内在する原理を離れることなく、上述の本発明の実施形態に多くの変
形を加えることは、この分野における当業者によって明らかであろう。それゆえ
、本発明の範囲は、特許請求の範囲のみによって、定まるべきである。

【図面の簡単な説明】

【図１】 チャネル化したＴ−１回路（従来技術）における、時間領域多重（ＴＤＭ）
デジタル・ボイス・データ・ストリームを示す概念図である。

【図２】 ＴＤＭ又はその他のサンプルされたデータを搬送するためにＨ．１１０バス標
準に従うタイミングを示すタイミング図である。

【図３】 本発明のＴＤＭブリッジ・システムに関するアーキテクチャ・ブロック図であ
る。

【図４】 知られているタイム・スロット交換チップを示す図である。

【図５】 バッファされたコンポーネントに関して伝送コンポーネントのオペレーション
を示す図である。

【図６】 図６Ａは、本発明に従って、ネットワーク・プロセッサとＢＩＣとの間のデー
タ・フローを表す簡略ブロック図である。 図６Ｂは、本発明に従って実行されるＴＤＭデータのカプセル化の一例を示す
図である。

【図７】 図７Ａ及び図７Ｂは、図３のネットワーク・プロセッサのオペレーションを示
す図である。

【図８】 イーサーネット・フレーム内のインターネット・プロトコルを採用するボイス
・データ・パケットのパケット化を示す図である。

【図９】 図９Ａ及び図９Ｂは、それぞれコンセントレータ及びＴＤＭブリッジを実行す
る本発明のアーキテクチャに関するアプリケーションを示す図である。

【図１０】 図１０Ａ及び図１０Ｂは、それぞれＡＴＭ ＳＡＲ機能及びＴＤＭ多重器を実
行する本発明のアーキテクチャに関するアプリケーションを示す図である。

【図１１】 バッファされたインターフェース・コンポーネントに関して、具体例としての
メモリ構成を示す図である。

【図１２】 ＢＩＣの受信バッファに関するオペレーションを示す図である。

【図１３】 ＡＴＭ、ＳＯＮＥＴ、ＩＰ、又は結合プロトコルを実行するために構成可能な
、本発明の代替実施形態に関するブロック図である。

【図１４】 本発明に関する代替構成及びアプリケーションを示す図である。

【図１５】 ネットワーク・プロセッサ・バスへの及びネットワーク・プロセッサ・バスか
らのタイム・スロット・データのストリームをインターフェースするデジタル・
インターフェース・システムに関するシステム・ブロック図である。

【図１６】 本発明に関するバッファ・インターフェース・チップ（「ＢＩＣ」）の簡略ブ
ロック図である。

【図１７】 図１５のインターフェース・システムにおける受信コンポーネント・メモリ（
ＲＡＭ）への、より詳細なデータ・フローを示す図である。

【図１８】 図１５のインターフェース・システムに関する受信バッファ・メモリのメモリ
構成の一例を示す図である。

【図１９】 図１５のインターフェース・システムにおける伝送コンポーネント・メモリ（
ＲＡＭ）への、より詳細なデータ・フローを示す図である。

【図２０】 図１５のインターフェース・システムに関する伝送バッファ・メモリのメモ
リ構成の一例を示す図である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ， ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 カー，ウィリアム・アール アメリカ合衆国オレゴン州97005，ビーヴ ァートン，サウスウエスト・シーダー・ヒ ルズ・ブールヴァード 2850，ナンバー 202 (72)発明者 プラサンナン，ヴェンカタラマン アメリカ合衆国オレゴン州97229，ポート ランド，ノースウエスト・チャピン・ドラ イブ 3212 (72)発明者 ホワイト，マイロン・エイチ アメリカ合衆国オレゴン州97124，ヒルズ ボロ，ノースウエスト・ワンハンドレッド アンドナインティス・アベニュー 10643 Ｆターム(参考） 5K028 AA06 CC06 KK35 NN01 SS06 SS16 SS23 SS24 TT01 5K030 HB01 KA03 LA15 5K069 CB08 FA03 FA15 FC02 FC11 FC16

Claims (33)

【特許請求の範囲】
1. 【請求項１】 シリアルＴＤＭデータの連続ストリームを、パラレル・デー
   タ・バスに結合されるネットワーク・プロセッサにインターフェースするバッフ
   ァ・インターフェース・システムであって、該システムは、 シリアルＴＤＭデータの少なくとも１つのストリームを受信する入力ポートで
   あって、各々のデータ・ストリームが、コモン・フレーム・パルス信号に同期化
   された、連続する一連の時間領域多重タイム・スロットを備え、各タイム・スロ
   ットが、デジタル・ボイス・コンテンツを搬送するための、それぞれのバーチャ
   ル・チャネルに対応する、入力ポートと、 前記入力ポートに結合され、パラレル・データ・バイトを形成するために、受
   信したＴＤＭデータをバッファし、組み立てる、受信コンポーネントと、 前記受信コンポーネントに結合され、該システムから、結合パラレル・データ
   ・バスを介して、ネットワーク・プロセッサに、前記パラレル・データ・バイト
   を転送するパラレル・バス・インターフェースと、 を備えるシステム。
2. 【請求項２】 請求項１に記載のバッファ・インターフェース・システムに
   おいて、 前記受信コンポーネントが、前記シリアル・データ・ストリームの各タイム・
   スロットを、対応するデータ・バイトに変換する、シリアルからパラレルへのコ
   ンバータを含み、 前記受信コンポーネントがさらに、前記データ・バイトを記憶する、受信メモ
   リを含み、前記受信メモリが、少なくとも２つのロジカル受信メモリ・バンクを
   規定するように構成され、前記受信メモリ・バンクの各々が、前記シリアルから
   パラレルへのコンバータによって提供される一連の前記データ・バイトを記憶す
   るために利用可能なアクティブ・メモリ・バンクとして、或いは、予め記憶され
   たデータ・バイトを前記パラレル・バス・インターフェースに転送するために利
   用可能なノンアクティブ・メモリ・バンクとしての何れか一方として、選択的に
   設定可能である、システム。
3. 【請求項３】 請求項２に記載のバッファ・インターフェース・システムに
   おいて、 前記受信コンポーネントが、予め記憶されたデータ・バイトを前記パラレル・
   バス・インターフェースに同時に転送する間、入ってくる前記データ・バイトを
   前記メモリ・バンクのうち１つのアクティブ・メモリ・バンクに記憶することに
   より、最小の遅延で前記入力ポートにおけるリアルタイムＴＤＭデータ・フロー
   を処理するように、前記受信メモリを制御する手段を含む、システム。
4. 【請求項４】 請求項３に記載のバッファ・インターフェース・システムに
   おいて、 前記受信メモリが、Ｎ＋１（ここで、Ｎは、ゼロ以外の正の整数である。）ブ
   ロックのランダム・アクセス・メモリを備え、前記メモリ・ブロックの中から１
   つずつ選択されたメモリ・ブロックが、アクティブ・メモリ・ブロックとして、
   設定されるように配置される一方で、残りのＮのメモリ・ブロックが、予め記憶
   されたデータ・バイトを前記パラレル・バス・インターフェースに同時に転送す
   るように、ノンアクティブ・メモリ・ブロックとして設定される、システム。
5. 【請求項５】 請求項４に記載のバッファ・インターフェース・システムに
   おいて、 各メモリ・ブロックが、ＴＤＭデータの１フレームに対応するデータを記憶す
   るために、少なくとも１２８バイトを含む、システム。
6. 【請求項６】 請求項４に記載のバッファ・インターフェース・システムに
   おいて、 各メモリ・ブロックが、２つのストリームの各々からのＴＤＭデータの１フレ
   ームに対応するデータを記憶するために、上部バイト及び下部バイトとして選択
   可能な、１２８の１６ビット・ワードを含む、システム。
7. 【請求項７】 請求項２に記載のバッファ・インターフェース・システムに
   おいて、 前記受信メモリが、前記パラレル・バス・インターフェースへのパラレル転送
   用にワイド・ワードを形成するために、マルチ・ノンアクティブ・メモリ・バン
   クに渡ってデータを連結する手段を含む、システム。
8. 【請求項８】 請求項２に記載のバッファ・インターフェース・システムに
   おいて、 前記受信メモリが、９ブロックのランダム・アクセス・メモリを備え、前記メ
   モリ・ブロックの中から１つずつ選択されたメモリ・ブロックが、アクティブ・
   メモリ・ブロックとして、設定されるように配置される一方で、残りの８メモリ
   ・ブロックが、ノンアクティブとして設定され、 前記受信メモリが、前記パラレル・バス・インターフェースへの一斉転送用に
   ８バイトのワイド・ワードを形成するために、８つのノンアクティブ・メモリ・
   バンクに渡ってリード・バイトをアンロードし、連結する手段であって、前記８
   バイトのワイド・ワードが、前記タイム・スロットの中から選択された１つに対
   応する８バイトのデータを備える、手段を含む、システム。
9. 【請求項９】 請求項２に記載のバッファ・インターフェース・システムに
   おいて、該システムはさらに、 整数のマルチＭページのランダム・アクセス・メモリであって、各ページのメ
   モリが、対応するＮ＋１ブロックのランダム・アクセス・メモリを備え、各ペー
   ジが、前記入力ポートに提供されるＴＤＭデータの追加的なストリームをバッフ
   ァし、組み立てるために配置される、ランダム・アクセス・メモリを含むシステ
   ム。
10. 【請求項１０】 シリアルＴＤＭデータの連続ストリームを生成するために
    、パラレル・データ・バスに結合されるネットワーク・プロセッサを、インター
    フェースするインターフェース・システムであって、該システムは、 結合ネットワーク・プロセッサからパラレル・データ・バイトを受信するパラ
    レル・バスへのコネクション用のパラレル・バス・インターフェースと、 前記パラレル・バス・インターフェースに結合され、シリアルＴＤＭデータの
    ストリームを形成するために、受信したパラレル・データ・バイトをバッファし
    、配置する、伝送コンポーネントと、 シリアルＴＤＭデータのストリームを伝送するＴＤＭ出力ポートであって、ス
    トリームが、コモン・フレーム・パルス信号に同期化された、実質的に連続する
    一連の時間領域多重タイム・スロットを備える、ＴＤＭ出力ポートと、 を備えるシステム。
11. 【請求項１１】 請求項１０に記載のインターフェース・システムにおいて
    、 前記伝送コンポーネントが、前記受信したデータ・バイトを記憶する、伝送メ
    モリを含み、 前記伝送メモリが、少なくとも２つのロジカル伝送メモリ・バンクを規定する
    ように構成され、各伝送メモリ・バンクが、１フレームのシリアルＴＤＭデータ
    にシリアル化するために、複数の前記データ・バイトを記憶するサイズであり、 伝送メモリ・バンクの各々が、記憶したデータ・バイトをアンロードするため
    に利用可能なアクティブ・メモリ・バンクとして、或いは、前記パラレル・バス
    ・インターフェースから受信したときのデータ・バイトを記憶するために利用可
    能なノンアクティブ・メモリ・バンクとしての何れか一方として、選択的に設定
    可能であり、 前記伝送コンポーネントが、ＴＤＭデータ・ストリームを形成するために、記
    憶したデータ・バイトを、対応するタイム・スロットに変換する、パラレルから
    シリアルへのコンバータを含む、システム。
12. 【請求項１２】 請求項１１に記載のインターフェース・システムにおいて
    、 前記伝送コンポーネントが、前記受信したデータ・バイトをノンアクティブ・
    メモリ・バンクに記憶する一方で、アクティブ・メモリ・バンクから、前記パラ
    レルからシリアルへのコンバータへ、予め記憶されたデータ・バイトを同時に転
    送するロジックを含む、システム。
13. 【請求項１３】 請求項１２に記載のインターフェース・システムにおいて
    、 前記伝送メモリが、Ｎ＋１（ここで、Ｎは、ゼロ以外の正の整数である。）ブ
    ロックのランダム・アクセス・メモリを備え、前記メモリ・ブロックの中からＮ
    ずつ選択されたメモリ・ブロックが、ノンアクティブ・メモリ・ブロックとして
    、設定されるように配置されている一方で、残りのメモリ・ブロックが、予め記
    憶されたデータ・バイトを前記パラレルからシリアルへのコンバータへ、同時に
    転送するように、アクティブ・メモリ・ブロックとして設定される、システム。
14. 【請求項１４】 請求項１１に記載のインターフェース・システムにおいて
    、 前記パラレル・バス・インターフェースが、前記伝送メモリに結合され、単一
    で一斉のライト・オペレーションにおいてマルチバイト・データ単位でマルチ・
    ノンアクティブ・メモリ・バンクに記憶し、各データ・バイトをノンアクティブ
    ・メモリ・バンクのうち対応する１のメモリ・バンクに記憶する結果、前記メモ
    リ・バンクのうち選択された１つのメモリ・バンクに関する後続のシーケンシャ
    ル・リードが、１フレームのＴＤＭデータに対応する一連のバイトを生成する、
    システム。
15. 【請求項１５】 請求項１４に記載のインターフェース・システムにおいて
    、該システムはさらに、 ネットワーク・プロセッサとの制御通信用の制御インターフェースであって、
    ネットワーク・プロセッサ・バスの設定可能な長さを許すために、少なくとも１
    つのパケット長レジスタを含む制御インターフェースを含む、ｃｐｕインターフ
    ェース・コンポーネントを含むシステム。
16. 【請求項１６】 シリアルＴＤＭデータの連続ストリームを、パラレル・デ
    ータ・バスに結合されるネットワーク・プロセッサにインターフェースするシス
    テムであって、該インターフェース・システムは、 シリアルＴＤＭデータの少なくとも１つの入力ストリームを受信する入力ポー
    トであって、各々の入力データ・ストリームが、コモン・フレーム・パルス信号
    に同期化された、連続する一連の時間領域多重タイム・スロットを備え、各タイ
    ム・スロットが、デジタル・ボイス・コンテンツを搬送するための、それぞれの
    バーチャル・チャネルに対応する、入力ポートと、 前記入力ポートに結合され、第１パラレル・データ・バイトを形成するために
    、受信したＴＤＭ入力データを組み立てる受信バッファ・メモリを含む、受信コ
    ンポーネントと、 シリアルＴＤＭデータの少なくとも１つの出力ストリームを転送する出力ポー
    トと、 前記出力ポートに結合され、シリアル出力ＴＤＭデータのストリームを形成す
    るために、第２パラレル・データ・バイト分解する伝送バッファ・メモリを含む
    、伝送コンポーネントと、 前記受信コンポーネントに結合され、前記第１パラレル・データ・バイトを結
    合ネットワーク・プロセッサに転送し、前記伝送コンポーネントに結合され、前
    記結合ネットワーク・プロセッサから前記伝送コンポーネントに前記第２パラレ
    ル・データ・バイトを同時に転送する、パラレル・バスと、 を備えるシステム。
17. 【請求項１７】 請求項１６に記載のインターフェース・システムにおいて
    、該システムはさらに、 ネットワーク・プロセッサとの制御通信用の制御インターフェースを含むｃｐ
    ｕインターフェース・コンポーネントを備えるシステム。
18. 【請求項１８】 請求項１７に記載のインターフェース・システムにおいて
    、 前記ｃｐｕインターフェース・コンポーネントが、少なくとも１つの制御レジ
    スタを含む、システム。
19. 【請求項１９】 請求項１８に記載のインターフェース・システムにおいて
    、 前記制御レジスタが、少なくとも１つのパケット長レジスタを含む、システム
    。
20. 【請求項２０】 請求項１７に記載のインターフェース・システムにおいて
    、 前記ｃｐｕインターフェース・コンポーネントが、前記ネットワーク・プロセ
    ッサに、前記受信コンポーネント及び前記伝送コンポーネントのそれぞれのバッ
    ファ・メモリをモニタさせるように、受信カウント(1660)レジスタ及び伝送カウ
    ント(1662)レジスタを含む、システム。
21. 【請求項２１】 請求項１７に記載のインターフェース・システムにおいて
    、 前記インターフェース・モジュールが、前記ネットワーク・プロセッサにハン
    ドシェークするための、少なくとも１つのステータス・レジスタを含む、システ
    ム。
22. 【請求項２２】 請求項２１に記載のインターフェース・システムにおいて
    、 前記ステータス・レジスタが、少なくとも１つの受信カウンタ・レジスタと、
    伝送カウンタ・レジスタと、オーバフロー・ステータス・ビットと、を含む、シ
    ステム。
23. 【請求項２３】 請求項１６に記載のインターフェース・システムにおいて
    、 前記受信コンポーネントが、前記バッファ・メモリ内のデータがアンロードす
    る準備ができたときに、前記ネットワーク・プロセッサに通知するロジックを含
    む、システム。
24. 【請求項２４】 請求項１６に記載のインターフェース・システムにおいて
    、 前記受信コンポーネントが、スタンバイ・バッファ・メモリと、前記バッファ
    ・メモリ内のデータがアンロードする準備ができたときに、前記ネットワーク・
    プロセッサに通知するロジックとを含み、 前記受信コンポーネントがさらに、前記スタンバイ・バッファ・メモリにデー
    タを記憶する一方で、前記バッファ・メモリ内のデータを前記ネットワーク・プ
    ロセッサにアンロードするロジックを含む、システム。
25. 【請求項２５】 ホスト電気通信システムにおいて使用するために構成され
    た回路ボードを備えるＴＤＭブリッジ製品であって、該ＴＤＭブリッジ製品は、 前記回路ボード上に取り付けられ、所定のプロトコルに従ってＴＤＭ入力デー
    タを受信する第１入力コネクタであって、ＴＤＭデータが、連続する一連の時間
    領域多重タイム・スロットからなる、少なくとも１つのストリームを備え、各ス
    トリームが、コモン・フレーム・パルス信号に同期化され、各タイム・スロット
    が、デジタル・ボイス・コンテンツを搬送するための、それぞれのバーチャル・
    チャネルに対応する、第１入力コネクタと、 前記回路ボード上に取り付けられ、前記第１入力コネクタに結合され、前記Ｔ
    ＤＭ入力データの少なくとも１つのタイム・スロットを制御可能に選択し、選択
    したタイム・スロットのシリアル・データをローカル・バスに提供するタイム・
    スロット・スイッチ手段と、 前記回路ボード上に取り付けられ、前記ローカル・バスに結合され、ワイド・
    データ・ワードを形成するために、選択されたＴＤＭデータを受信するバッファ
    ・インターフェース・コンポーネントであって、各ワイド・データ・ワードが、
    複数のデータ・バイトを含み、各ワイド・データ・ワード内の前記データ・バイ
    トのすべてが、前記ＴＤＭ入力データの、選択されたタイム・スロット・チャネ
    ルに対応する、バッファ・インターフェース・コンポーネントと、 前記回路ボード上に具備され、前記インターフェース・コンポーネントに結合
    され、前記ワイド・データ・ワードを受信するネットワーク・プロセッサ・バス
    と、 前記回路ボード上に取り付けられ、前記ネットワーク・プロセッサ・バスに結
    合され、前記ネットワーク・プロセッサ・バス上の前記バッファ・インターフェ
    ース・コンポーネントによって提供される前記ワイド・データ・ワードをカプセ
    ル化する一連のデータ・パケットを形成するネットワーク・プロセッサと、 前記回路ボード上に取り付けられ、該出力コネクタに結合されるパケット交換
    ネットワーク上に前記データ・パケットを転送する出力コネクタと、 とを備えるＴＤＭブリッジ製品。
26. 【請求項２６】 請求項２５に記載のＴＤＭブリッジ製品において、 前記ワイド・データ・ワードのそれぞれが、わずか８バイトを含み、８フレー
    ムのＴＤＭデータ、又は、各アクティブ・タイム・スロットに関する１ミリ秒の
    サンプルされたボイス・コンテンツに対応する、ＴＤＭブリッジ製品。
27. 【請求項２７】 請求項２６に記載のＴＤＭブリッジ製品において、該ＴＤ
    Ｍブリッジ製品はさらに、 前記形成されたデータ・パケットをＩＥＥＥ８０２．３ネットワーク上に転送
    する手段を、 含むＴＤＭブリッジ製品。
28. 【請求項２８】 請求項２６に記載のＴＤＭブリッジ製品において、該ＴＤ
    Ｍブリッジ製品はさらに、 前記形成されたデータ・パケットをＡＴＭネットワーク上に転送する手段を、 含むＴＤＭブリッジ製品。
29. 【請求項２９】 請求項２６に記載のＴＤＭブリッジ製品において、該ＴＤ
    Ｍブリッジ製品はさらに、 前記形成されたデータ・パケットをＳＯＮＥＴネットワーク上に転送する手段
    を、 含むＴＤＭブリッジ製品。
30. 【請求項３０】 請求項２６に記載のＴＤＭブリッジ製品において、 前記ワイド・データ・ワードが、単一のリード・オペレーションにおいて、前
    記ネットワーク・プロセッサへの転送用の前記ネットワーク・プロセッサ・バス
    のデータ信号ライン数と等しいビット数からなる、ＴＤＭブリッジ製品。
31. 【請求項３１】 エコー・キャンセレーションを不必要にするために、最小
    の遅延で、ＴＤＭデータをパケット交換ネットワークにブリッジする方法におい
    て、該方法は、 フレーム・パルス信号に同期化された、連続する一連の時間領域多重タイム・
    スロットを備えるＴＤＭデータ・ストリームを受信するステップであって、各タ
    イム・スロットが、デジタル・ボイス・コンテンツを搬送するための、それぞれ
    のバーチャル・チャネルに対応する、ステップと、 前記ＴＤＭストリーム・ビットを、各タイム・スロット境界で、対応するバイ
    トに変換し、これにより、前記ＴＤＭストリームに対応する、連続する一連のバ
    イトを形成するステップと、 複数のＮ＋１（ここで、Ｎは、正の整数である。）メモリ・バンクを提供する
    ステップと、 前記一連のバイトの第１フレームを、前記メモリ・バンクのうち１つの第１メ
    モリ・バンクに記憶するステップと、 前記一連のバイトの後続フレームの各々を、Ｎフレームのデータが、それぞれ
    のメモリ・バンクに記憶されるまで、前記メモリ・バンクのうち１つの次に続く
    メモリ・バンクに記憶するステップと、 前記一連のバイトのその次の後続フレームを、Ｎ＋１番目のメモリ・バンクに
    記憶するステップと、 前記一連のバイトのその次の後続フレームを前記Ｎ＋１番目のメモリ・バンク
    に記憶する一方で、最初のＮメモリ・バンクから、プロセッサに、最初のＮフレ
    ーム・データを同時にアンロードするステップと、 次のフレーム・パルス信号に応じて、前記メモリ・バンクを交代させるステッ
    プと、 その後に、連続するリアルタイム・オペレーションに関する進行中の方法で、
    前記一連のデータ・バイトを記憶し、アンロードする前記ステップを繰り返すス
    テップと、 同時に、前記プロセッサにおいて、前記ＴＤＭデータを搬送する一連のデータ
    ・パケットを形成するために、ワイド・ワードの前記データをカプセル化するス
    テップと、 前記一連のデータ・パケットをパケット交換ネットワーク・プロセッサ上に伝
    送するステップと、 を含む方法。
32. 【請求項３２】 請求項３１に記載の方法において、 アンロードする前記ステップが、 Ｎメモリ・バンクの各々の１つの第１バイトを同時に読み取り、これにより
    、１つの第１タイム・スロットのＮバイトを読み取るステップと、 前記第１タイム・スロットのワイド・ワードを形成するために、Ｎバイトの
    すべてを連結するステップと、 前記ワイド・ワードのデータをプロセッサに書き込むステップと、 前記ストリーム内の後続タイム・スロットの各々に関し、読み取る前記ステ
    ップと、連結する前記ステップと、書き込む前記ステップと、を繰り返すステッ
    プと、 を含む、方法。
33. 【請求項３３】 請求項３２に記載の方法において、 読み取る前記ステップの各々が、前記プロセッサへの一斉転送のために、前記
    Ｎメモリ・バンクの各々の複数のバイトを読み取るステップを含む、方法。