JP2000101651A - 順応性のある電気通信交換ネットワ―ク - Google Patents

Abstract

(57)【要約】 【課題】 電気通信信号を柔軟に交換するための装置お
よび方法。複数の入力ビット・ストリームが、メモリを
含むマイクロプロセッサ・システムを備える電気通信交
換ネットワーク・ファブリック素子に接続している。上
記マイクロプロセッサ・システムは、プログラムの制御
の下で、出力ストリームを発生するために、入力ストリ
ーム上で交換機能およびプロトコル変換機能を行う。都
合のよいことに、一つの素子により、パルス・コード変
調（ＰＣＭ）のような回線交換プロトコル、非同期転送
モード（ＡＴＭ）およびインターネット・プロトコル
（ＩＰ）のようなパケット交換プロトコルを含む、種々
のプロトコルの入力信号を同時に交換することができ
る。そうしたい場合には、マイクロプロセッサ・システ
ムは、またあるプロトコルの入力信号の他のプロトコル
の出力信号へのプロトコル変換を制御することもでき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル電気通信
交換ネットワーク・ファブリックに関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】＜関連
出願＞「汎用交換ファブリックとしてＲＩＳＣマイクロ
プロセッサの使用」という名称の、１９９８年９月１８
日付の仮出願第６０／１０１，０３０号の本出願人の特
許請求の範囲による優先権；さらに、本出願は、本出願
の発明者による、継続出願の「強化電気通信交換ユニッ
ト」という名称の、１９９７年５月１５日付の第０８／
８５６，８４２号、および本出願の発明者およびＫ．
Ｅ．ドンブコウスキーにより、本出願と共存出願の「大
型結合広帯域および狭帯域交換機」という名称の出願に
関連する。すべての出願は同じ譲受人に譲渡されてい
る。

【０００３】電気通信交換ネットワーク・ファブリック
は、それにより、個々の電気通信メッセージおよび／ま
たは回線接続を、ある交換システムの入力からその交換
システムの出力に転送する手段である。上記入力および
／または出力は、他の交換システム、または上記メッセ
ージまたは接続の発信源／着信先に接続することができ
る。

【０００４】主として、相互接続交換システムへの光フ
ァイバ送信システムが至るところで使用されているため
に、現代の交換ネットワーク・ファブリックの交換は、
ほとんど全部デジタル・モードで行われている。標準電
話通話の場合、この交換は、主としてタイムスロット交
換機（ＴＳＩ）および時間多重化（ＴＭＳ）交換機によ
り、パルス符号変調（ＰＣＭ）信号を交換することによ
り行われる。データ・トラヒックの量が増加しているの
で、パケット交換機が必要になってきている。パケット
交換機は、入力データ・ストリームからパケットを取り
出し、検査し、通常は、そのパケットが通る経路を識別
するヘッダを変更し、上記パケット・ヘッダが示す出力
にパケットを転送する。データ入力の最も普通のタイプ
の中の二つは、非同期転送モード（ＡＴＭ）とインター
ネット・プロトコル（ＩＰ）である。

【０００５】従来技術の持つ一つの問題は、交換ネット
ワーク・ファブリックが、一般に、入力および出力スト
リームの一つのタイプだけを処理するように設計される
ことであり、特殊な変換装置が必要であり、複数のタイ
プの入力および出力ストリームを処理する場合には、複
数の交換ネットワーク・ファブリックが必要になること
である。上記の場合の唯一の例外は、米国特許第５，３
４５，４４６号が開示している交換ネットワーク・ファ
ブリックである。上記米国特許は、入力／出力ＰＣＭス
トリームをＡＴＭフォーマットに変換し、上記変換した
ＡＴＭおよび元のＡＴＭ入力を、共通のＡＴＭファブリ
ックを通して、交換システムに切り換える装置を開示し
ている。このアプローチは、高価な変換装置を必要と
し、交換システムを相互に接続する施設が、主としてＰ
ＣＭによる施設である場合、およびＰＣＭが多く使用さ
れている施設である場合には効率が悪い。

【０００６】

【課題を解決するための手段】本発明を使用すれば、上
記問題を解決することができ、従来技術を超えて進歩さ
せることができる。本発明の場合には、交換ネットワー
ク・ファブリックの入力および出力ストリームは、マイ
クロプロセッサの制御の下で、本質的にはマイクロプロ
セッサ内で実行される。マイクロプロセッサのプログラ
ムが、ＰＣＭ、ＡＴＭまたはＩＰのような種々のタイプ
の入力ストリームの交換方法を決定し、出力ストリーム
を選択するために、すべての必要な内部メモリまたは外
部メモリへアクセスし、およびパケット・ストリームの
場合には、受信した各パケットのヘッダの変更方法を決
定する。都合のよいことに、異なるタイプの入力ストリ
ーム・プロトコルの任意の混合物を交換することがで
き、必要な場合には、一台のマイクロプロセッサ構成要
素の制御の下で、変換することができる。ある特定の入
力ストリーム上のトラヒックが、あるタイプのプロトコ
ルから他のタイプのプロトコルへ変わった場合でも、上
記入力ストリームを異なる交換構成要素に再接続する必
要はない。それどころか、マイクロプロセッサに、この
入力ストリームに対する新しいタイプのプロトコルが通
知され、それに従ってその交換が行われる。

【０００７】本発明の一つの特徴は、マイクロプロセッ
サ交換構成要素が、必要に応じて、出力送信施設の要件
に適合させるために、例えば、ＰＣＭとＡＴＭとの間で
変換を行うことである。都合のよいことに、別々の装置
および別々の転送は必要ない。ある好適な実施形態の場
合には、モトローラ社製のパワーＰＣ（登録商標）のよ
うなＲＩＳＣ通信プロセッサを交換ネットワーク・ファ
ブリックのマイクロプロセッサとして使用している。こ
のタイプのＥＣ６０３ｅのような３００ＭＨｚプロセッ
サを、例えば、それぞれが、３２のタイムスロットから
なる、１９２までのＰＣＭストリームを、毎秒２．０４
８メガバイトのビット速度で処理することができる。マ
イクロプロセッサがパケットおよびＰＣＭトラヒックを
処理する場合には、容量が小さくなる可能性がある。一
方、もっとクロック・レートの高いパワーＰＣまたは同
等のプロセッサが製造されれば、上記マイクロプロセッ
サは、もっと多くのトラヒックを処理することができ
る。ある用途の場合、入力／出力帯域幅および／または
プロセッサのキャッシュ容量が、制限要素になる場合が
ある。都合のよいことに、今日の技術により、非常に大
きいサイズの交換ネットワーク・ファブリック・ユニッ
ト（素子）をサポートする。

【０００８】より大型のネットワークを生成するための
ある装置の場合には、複数のマイクロプロセッサ・ファ
ブリック・ユニットは、並列に接続している複数の入力
を持つが、各マイクロプロセッサ・ファブリック・ユニ
ットは、異なる組の出力ストリームに接続している。あ
る場合には、出力ストリームは、送信施設用のものであ
り、他の場合には、他のマイクロプロセッサ・ネットワ
ーク・ファブリック・ユニット用のものである。

【０００９】ある実施形態の場合には、マイクロプロセ
ッサ素子は、入力プロトコルとは異なる出力プロトコル
で、ビット・ストリームを発生する。出力ビット・スト
リームは、その後、他のユニットによりさらに交換され
る。

【００１０】本発明のもう一つの特徴は、回路またはパ
ケットのいくつかのグループをこの装置により交換する
ことができることである。都合のよいことに、上記装置
は、回線のいくつかのグループを交換し、個々の呼出設
定要求にではなく、通常はある動作サポート・システム
からのグループ設定要求に応答するタイプの施設交換機
を効率的に実行するのに使用することができる。

【００１１】

【発明の実施の形態】本明細書は、縮小命令セットＣＰ
Ｕ（ＲＩＳＣ）マイクロプロセッサ上の適当なソフトウ
ェアにより、多重ハードウェア機能を実行するための装
置および方法を記載する。本明細書は、ＲＩＳＣマイク
ロプロセッサ用語で記載されているが、（例えば、複雑
な命令セットを備えたコンピュータ）（ＣＩＳＣ）のよ
うな他のタイプのマイクロプロセッサによる実施形態も
使用することができる。複数の機能を、同時に同じマイ
クロプロセッサ上に常駐させることができるし、一つの
機機能だけを供給することもできる。（例えば、タイム
スロット相互交換（ＴＳＩ）、時間多重化交換機（ＴＭ
Ｓ）、交差接続（ＸＣＯＮ）、非同期転送モード（ＡＴ
Ｍ）交換機、インターネット・プロトコル（ＩＰ）ルー
タ、動的非同期転送モード（ＤＴＭ）、フレーム・リレ
ー（ＦＲ）交換機等）のような、各入力および／または
出力が受信する処理のタイプの決定は、ソフトウェアに
よる制御により決定され、再構成される。入力出力フォ
ーマット間の変換も行うことができる。例えば、回線交
換ＰＣＭフォーマットをＡＴＭフォーマットへ、またＡ
ＴＭフォーマットから変換することができる。一つのマ
イクロプロセッサ上に適合してないアプリケーションに
対して、大型のコンフィギュレーションを形成するため
に、複数のマイクロプロセッサを使用する方法がある。

【００１２】その他の利点としては、下記のもの等があ
る。 １．ＶＬＳＩを殆ど必要としないか、全然必要としな
い。市場に早く出荷できる。（開発を必要としない） ２．マイクロプロセッサ自己検査を行うことができる。
（これにより、チップおよびボード試験ツールへの投資
を減らすことができる） ３．ムーアの法則曲線に直接追随することができる。
（優雅な発展） ４．複数のアプリケーションにより、コア・アーキテク
チャを使用することができる。 ５．すくない開発努力ですむ。（上記すべての特徴によ
る）

【００１３】基本技術としては、下記のものおよびその
他を使用した。 １．入力ビット・ストリームは、直列入力並列出力シフ
ト・レジスタにクロックされ、マイクロプロセッサ・ア
ドレス・バスの制御の下で、マイクロプロセッサ・デー
タ・バス上に並列に読み出される。 ２．その後、このデータは、マイクロプロセッサ・チッ
プ上またはその外側で、レベル２キャッシュにより拡張
することができる、内部マイクロプロセッサ・キャッシ
ュ・メモリ、および／またはマイクロプロセッサ・チッ
プの外側の補助メモリに記憶され、必要な交換機能を供
給するように、内蔵プログラム制御の下で操作される。 ３．もっと頻繁に使用される内蔵プログラムの部分は、
都合のよいことに、キャッシュに記憶される。 ４．結果として得られた出力は、並列−並列入力／直列
出力シフト・レジスタに読み出され、その後、直列ビッ
ト・ストリーム上にクロック・アウトされる。

【００１４】図１は、基本的システム・アーキテクチャ
のブロック図である。このシステムの心臓部は、搭載プ
ログラムおよびデータ・キャッシュ、および入力バッフ
ァとしての直並列シフト・レジスタ、および出力バッフ
ァとしての並直列シフト・レジスタからなる外部入力／
出力装置を含むマイクロプロセッサである。マイクロプ
ロセッサで制御される入力／出力デコーダは、そのデー
タをデータ・バスまたは上記データ・バスからデータを
読み出す出力バッファ上に送る入力バッファを選択す
る。制御レジスタは、制御メッセージを外部から受信
し、その制御メッセージを外部へ送信するために使用さ
れる。外部メモリは、バックアップおよび保守コード、
およびキャッシュに記憶するには長すぎる、データ構造
体を記憶するために使用される。マイクロプロセッサ・
ソフトウェアは、従来はハードウェアが行っていた交換
機能を行う。それ故、一つのマイクロプロセッサ・アー
キテクチャにより、複数の種々の機能を同時に供給する
ことができる。常駐ソフトウェアを交換することによ
り、機能の種々の組合せを供給することができる。

【００１５】図１は、本発明のタイムスロット相互交換
ユニット１００の入力および出力データ・ストリームで
ある。本発明の好適な一実施形態の場合には、３００Ｍ
ＨＺのパワーＰＣ、ＥＣ６０３ｅは、それぞれが３２の
タイムスロットからなる、１９２の直列入力および出力
ストリームを一秒間２．０４８メガビットのビット速度
で交換することができる。入力はｎ個の直列入力ストリ
ームを含み、ストリーム０は、入力バッファ１０
１、．．．、に接続していて、直列入力ストリームｎ−
１は、入力バッファ１０２に接続している。第一の入力
ストリームは、入力バッファ１０１のシフト・レジスタ
に集められ、その後、並列にシーケンシャルに、一つの
ステージが６４ビットからなる四ステージ・バッファに
送られる。このバッファの最後のステージは、並列バス
１０５を駆動するための一連の６４の三状態バス駆動装
置に接続している。また、ｎ個の出力バッファ１１
１、．．．、１１２は、並列バス１０５に接続してい
る。これら出力バッファも、四ステージ、６４ビット・
レジスタを備える。その入力ステージは、バス１０５に
接続している６４ビット・データ・バス受信機に接続し
ている。その出力ステージは、直列出力ストリームを発
生するためにシフトレジスタに接続している。マイクロ
プロセッサ内蔵のプログラムの制御の下で、ｎ個の各入
力バッファ１０１、．．．、１０２から四つの関連する
６４ビットのデータ・バスが読み出されるとき、２５６
ビットのバーストで、入力を受け入れるマイクロプロセ
ッサ１２０は、バス１０５に接続している。同様に、制
御マップおよびマイクロプロセッサのプログラムの制御
の下で、入力を読み出すことにより、出力バーストを発
生した後で、四つの関連する６４ビット・データ・バス
書き込みとして、マイクロプロセッサは、２５６ビット
のバーストをｎ個の各出力バッファに送る。

【００１６】入力／出力デコーダ・ユニット１３０は、
マイクロプロセッサの制御の下で、入力バッファの三状
態出力をバスにゲート出力し、またバスの出力をｎ個の
出力バッファ１１１、．．．、１１２にゲート出力す
る。入力／出力デコーダは、マイクロプロセッサ・アド
レス・バスから入力を受信する。また、バス１０５に
は、試験または診断を行うために必要なデータのよう
な、頻繁に使用されないデータおよびプログラム・テキ
スト、キャッシュに読み込まれないＴＳＩコード、マイ
クロプロセッサ・プログラム・テキストのような、マイ
クロプロセッサのキャッシュに記憶されているデータに
対するバックアップのようなデータを記憶するためのメ
モリ１２２、および経路メモリにも接続している。

【００１７】また、バス１０５には、呼出処理コントロ
ーラまたは電気通信ネットワークの他の交換機とのイン
ターフェースの働きをし、制御メッセージを受信し、送
信する制御レジスタ１２４も接続している。

【００１８】図２は、本発明を理解するのに役に立つ、
マイクロプロセッサの最重要部分のブロック図である。
マイクロプロセッサは、タイムスロット相互交換ユニッ
トの動作を制御する、制御プログラムを記憶するための
プログラム・キャッシュ２０１を含む。プログラム・キ
ャッシュの出力は、パイプライン技術により、簡単なル
ープの高速実行を可能にするために、複数の命令を記憶
するための命令の待行列２０３に送られる。命令の待行
列は、算術および論理ユニット（ＡＬＵ）２０７に、適
当な命令を送るために命令制御ブロック２０５と相互作
用する。ＡＬＵは、その受信した命令を実行し、データ
・キャッシュ２１１にアクセスする、ロード記憶ユニッ
ト２１３を制御することにより、上記命令が必要とする
ステップを実行するために動作する。ＡＬＵ２０７は、
また短時間の記憶およびマイクロプロセッサの制御のた
めに、一組の内部レジスタ２１５を制御する。バス・イ
ンターフェース２１７は、バス１０５（図１）およびデ
ータ・キャッシュ２１１を含むマイクロプロセッサ内部
と通信し、ソフトウェアを交換またはバックアップする
ために、プログラム・キャッシュ２０１と通信する。

【００１９】図３は、マイクロプロセッサ１２０のデー
タ・キャッシュ２１１およびハードウェア・レジスタに
記憶している直接関連のあるメモリ・データである。デ
ータ・キャッシュの内容は、とりわけ、入力バッファ１
０１、．．．、１０２から受信したデータ、および出力
バッファ１１１、．．．、１１２に送るデータを含む。
入力バッファ１０１、．．．、１０２から受信したデー
タは、ＴＳＩバッファ３０１または３０３に記憶され
る。種々の入力バッファからのデータは、本発明の好適
な実施形態のこれらバッファの中の一つにシーケンシャ
ルに記憶される。秒接続当りのｎｘ６４キロビットを処
理するために、ＴＳＩバッファは、この直列入力データ
の他のフレームを記憶するためのバッファ３０１、およ
び第二のバッファ３０３を含む。バッファ３０１および
３０３は交互に使用される。制御マップ３１１は、出力
バッファ１１１、．．．、１１２の一つに送信するた
め、ＴＳＩ出力バッファ３２１に記憶するための出力を
発生するために、ＴＳＩバッファ３０１または３０３の
内容の読み出しを制御するために使用される。ＴＳＩ書
き込みポインタ３１５は、入力バッファ１０
１、．．．、１０２の一つからの次の入力のＴＳＩバッ
ファ３０１または３０３内の記憶場所を追跡するために
使用される。制御ポインタ３１３は、ＴＳＩ出力バッフ
ァ３２１を満たすために必要なタイムスロットを入手す
るためのＴＳＩバッファへのアクセスを制御するため
に、制御マップ３１３の適当な部分をポイントするため
に使用される。入力バッファ・カウント３３１は、入力
バッファ・アドレス・レジスタ３３２により選択され
た、ｎ個の入力バッファ１０１、．．．、１０２の中の
適当な一つからの入力を受け入れるためのサイクリング
を制御するために使用される。また、出力バッファ・カ
ウント３３３は、出力バッファ・アドレス・レジスタ３
３４により選択された、ｎ個の出力バッファ１１
１、．．．、１１２の中の一つへのＴＳＩ出力バッファ
３２１内に集められた出力の分配を制御するために使用
される。リンク状態メモリ３４１は、ｎ個の入力リンク
の中の任意の一つ、または動作していないｎ個の出力リ
ンクの中の任意の一つを識別するために使用される。こ
の状態は、ｎ個の入力バッファ１０１、．．．、１０２
の中の一つからの入力を受け入れる前に、出力バッファ
１１１、．．．、１１２の中の一つへ出力を送信する前
に、チェックすることができる。

【００２０】制御マップは、図１の制御レジスタ１２４
内の接続要求レジスタ３５１から制御メッセージを受信
した場合、マイクロプロセッサのプログラムの制御の下
で変更される。上記制御メッセージは、タイムスロット
相互交換ユニットでの接続および切り離しの要求を表わ
す。制御マップの制御プロセスは、従来技術において周
知である。

【００２１】図４は、本発明のタイムスロット相互交換
（ＴＳＩ）を実行するためのプログラムの動作を示すフ
ローチャートである。このプロセスは、マイクロプロセ
ッサのフレーム同期パルスの待状態からスタートする
（ブロック４０１）。フレーム同期パルスが到着する
と、このパルスは、直列入力ストリームからの入力バッ
ファ１０１、．．．、１０２の同期ローディングの始め
を知らせ、いくつかの初期化ステップをトリガする。メ
モリ書き込みアドレス（ＴＳＩ書き込みポインタ３１
５）が初期化され（動作ブロック４０２）、その結果、
入力バッファ１０１、．．．、１０２からの情報を書き
込むためのＴＳＩバッファ３０１および３０３の正しい
位置が確立する。交互のフレーム上に入力データを記憶
する目的で、ＴＳＩバッファのフレーム・メモリ３０１
または３０３のどちらかを選択するために、二重バッフ
ァリング・オフセットがトグルされる（動作ブロック４
０３）。その後、マイクロプロセッサは、上記バッファ
を確実に満たすロードした入力バッファ信号待ち状態に
なり（動作ブロック４０４）、その後で第一の入力バッ
ファ１０１をポイントするために、入力バッファ・アド
レスが初期化される（動作ブロック４０５）。動作ブロ
ック４０６において、前のサイクルからのキャッシュに
記憶した古いデータではなく、入力バッファからの新し
いデータが確実に読み出されるように、動作ブロック４
０５は、読み出しを開始する前に、入力バッファ・アド
レスに関連するキャッシュ・データを無効にする。その
後、入力バッファ・アドレスによりポイントされた入力
バッファが、四つの接続６４ビット・データ・バス動作
としてバーストで読み出され（動作ブロック４０６）、
二重バッファリング・オフセットにより、ＴＳＩバッフ
ァ３０１または３０３のマイクロプロセッサ・キャッシ
ュ・メモリに記憶される。試験４０７により、このフレ
ームに対するすべての入力が、書き込まれたかどうかの
判断が行われる。書き込まれていない場合には、バッフ
ァ・アドレスが増え（動作ブロック４０９）、次のバッ
ファがＴＳＩバッファに読み込まれる（上記動作ブロッ
ク４０６）。このループは、試験４０の結果が、このフ
レームに対するすべての入力が、書き込まれたことを表
示するまで継続して行われる。

【００２２】この時点で、ＴＳＩ読み出しサイクルがス
タートする。出力バッファ・アドレス３３４が初期化さ
れ（動作ブロック４２１）、ＴＳＩ出力バッファ・アド
レスが初期化され（動作ブロック４２３）、制御マップ
の一番上をポイントするために、制御マップ・ポインタ
３１３が初期化される（動作ブロック４２５）。制御マ
ップの内容は、インデックス・レジスタに読み込まれ
（動作ブロック４２７）、インデックス・レジスタは、
ＴＳＩバッファから８ビットのタイムスロットを読み出
すために使用される（動作ブロック４２９）。（フレー
ム３０１または３０３は、動作ブロック４０３で確立さ
れた二重バッファリング・オフセットにより、アクセス
される。）その後、読み出されたバイトは、キャッシュ
のＴＳＩ出力バッファに、適当なオフセットで書き込ま
れる（ＴＳＩ出バッファ３２１）（動作ブロック４３
１）、それにより３２バイトが書き込まれる。試験４３
３は、３２バイトが書き込まれたかどうかを判断するた
めに使用される。書き込まれていない場合には、動作ブ
ロック４２７に戻り、ループは、動作ブロック４２７、
４２９、４３１を反復して実行する。３２バイトが書き
込まれている場合には、試験４３３の肯定的な結果が示
すように、３２バイトが、四つの接続している６４ビッ
ト・データ・バス書き込みのバーストによる、データ・
キャッシュ・ブロック・フラッシュ動作により、キャッ
シュから出力バッファ・アドレス３３４が指定する出力
バッファ１１１、．．．、１１２へ書き込まれる。試験
４４３により、すべての出力が書き込まれたかどうかの
判断が行われる。書き込まれていない場合には、ＴＳＩ
出力バッファ読み出しアドレスは、再度初期化される
（動作ブロック４４５）。その後、上記出力バッファ・
アドレス（出力バッファ・アドレス３３４）は増え（動
作ブロック４４７）、動作ブロック４２７において、処
理は出力バッファへの書き込みを行うためのループに戻
る。試験４４３が、すべての出力が書き込まれたことを
表示した場合には、このフレームに対する処理は終了
し、プロセッサは、ブロック４０１に戻り、次のフレー
ム同期パルス待ち状態になる。

【００２３】上記フローチャートは、２５６キロビット
・データのような秒当りｎｘ６４キロビットの信号を表
わすものであろうが、秒当りｎｘ６４キロビットの一つ
の音声またはデータ・タイムスロットあろうが、すべて
のタイムスロットに対して二重バッファリングを供給す
る。二重バッファリングによる追加の遅延が、６４キロ
ビット／秒の一つの音声またはデータ・タイムスロット
にとって望ましくない場合には、選択的二重バッファリ
ングを供給するように、フローチャートを修正すること
ができる。すなわち、一つの音声またはデータ・タイム
スロットは二重バッファリングされないように修正する
ことができる。上記一回だけバッファされたタイムスロ
ットには、制御マップ３１１でマークが付けられる。そ
れにより、二重バッファ・オフセットの効果を否定する
ことにより、二つのＴＳＩバッファ・フレーム３０１お
よび３０３の中の他方からタイムスロットが読み出され
る。それ故、一回だけバッファされたタイムスロット
を、二回バッファされたタイムスロットに、対向するフ
レームから読み出すことができる。

【００２４】＜一般的なＴＳＩの流れ＞図４のフローチ
ャートに従って、フレーム毎に一回だけ処理が行われ
る。何故なら、各直列入力ストリームは、３２のタイム
スロットからなるものと仮定され、この実施形態の場合
には、上記タイムスロットは、動作ブロック４０６のと
ころで説明したように、一回の３２バイトのバーストに
より、マイクロプロセッサに書き込まれるからである。
もっと帯域幅の広い直列リンクを収容するには、図５に
示すように、図４に比較的簡単な修正を行う必要があ
る。

【００２５】（１）図４の判断ステップ４４３で「は
い」が出力された後に、もう一つの判断ステップ４５１
が必要になる。この判断ステップにおいては、タイムス
ロットの全部のフレームが、処理されたかどうかの判断
が行われる。答えが「はい」である場合には、ブロック
４０１の待ち状態になる。答えが「いいえ」の場合に
は、３２のタイムスロットの次のバーストに対する、入
力バッファされたロード済みブロック４０４への待ち状
態に戻る。

【００２６】（２）全フレームがまだ書き込まれていな
いので、（初期化されたメモリ書き込みアドレス、動作
ブロック４０２の後で）、初期化読み出し制御マップ・
ポインタ、動作ブロック４２５が、ＴＳＩ読み出しルー
プからＴＳＩ書き込みサイクルの始めに移動する。

【００２７】図１のＲＩＳＣマイクロプロセッサ・ハー
ドウェア、図２のブロック図、および図３のプログラマ
・データ・モデルは、時間多重化交換機（ＴＭＳ）を実
行するために使用することができる。基本的な違いは、
ＴＳＩアプリケーションの場合には、タイムスロットの
一つまたは二つのフレームのメモリへの記憶および維持
が必要であるが、（一回または二回のバッファが行われ
るアプリケーション）、ＴＭＳアプリケーションの場合
には、タイムスロットがＴＭＳの入力のところに到着し
てから、できるだけ早く、タイムスロットを交換する必
要があるという点である。このことは、１０
１、．．．、１０２に直列入力ストリームが到着した後
で、上記入力ストリームをＴＳＩバッファに記憶する必
要がないことを意味する。それ故、フレーム・インター
バル中のこのバッファへの以降の書き込みバーストは、
古いデータの上に重ね書きすることができる。このこと
は、ＴＳＩアプリケーションと比較すると、ＴＭＳアプ
リケーションの場合にはメモリ容量が少なくてすむこと
を意味する。何故なら、メモリの一つまたは二つのフレ
ームではなく、一つの直列入力当り３２バイト（書き込
み／バースト・サイズ）だけあればよいからである。ま
た、１秒当りｎｘ６４キロビットに対して、二重バッフ
ァリングは必要ない。何故なら、タイムスロットが直ち
に読み出されるからである。それ故、タイムスロットが
シーケンスから抜けでる恐れはない。

【００２８】図６は、ＴＭＳを実行するためのフローチ
ャートである。このフローチャートでは、ＴＳＩの基本
的フローチャートに似ていて、一般的なＴＳＩの流れ、
およびＴＳＭに対する上記違いのところですでに説明し
た変更を含む。分かりやすくするために、同じ動作には
図４と同じ参照番号を使用する。ＴＭＳの場合には、基
本的ＴＳＩのフローチャートの場合に仮定した、１秒当
り２．０４８メガビットより遙かに大きな、高い帯域幅
の施設が必要になる。このため、全フレームを処理し、
初期化読み出し制御ポインタ（動作ブロック４２５）を
ＴＳＩ読み出しサイクルから、図６のＴＭＳ書き込みサ
イクルの始めのところに近いフレーム初期化部分に移動
させるために、図６に試験４４９を追加する必要があ
る。これら二つのステップは、一般的ＴＳＩの流れのと
ころで説明したステップと同じものである。

【００２９】ＴＭＳの機能を実行するために、フローチ
ャートに下記の二つの変更だけを行う。 （１）動作ブロック４０２を、ＴＳＩ書き込みのフレー
ム初期化部分からバッファ・ロードした内部ループに移
動する。それ故、このデータを前のバーストの上に重ね
書きすることができる。何故なら、前の節で説明したよ
うに、このデータはすでに出力済みであるからである。 （２）二重バッファリングを実行するために使用する動
作ブロック４０３を除去する。図６のＴＭＳフローチャ
ートは、時間多重化交換機能を実行する。

【００３０】入力バッファ１０１、．．．、１０２をキ
ャッシュにシーケンシャルに書き込む際の変動の内容
は、一つの入力バッファから３２バイトのバーストを取
り出さないで、四つの各入力バッファから８バイトを書
き込むというものである。こうすることにより、入力バ
ッファ１０１、．．．、１０２が必要とするバッファリ
ングのバイト数をバッファ当たり３２バイトから８バイ
トに少なくするという利点が得られる。二つの各バッフ
ァから１６バイトが取り出される場合もある。

【００３１】図７は、一度に、いくつかのグループのタ
イムスロットを交換するために使用する時のシステムの
動作を示すフローチャートである。ルーセント・テクノ
ロジ社製のシステムである、ＤＡＣＳ（デジタル・アク
セスおよび交差接続システム）のような、デジタル交差
接続との交換の際に使用される。

【００３２】ブロック４６１、４６３、４６５および４
６７は、図６のブロック４２９、４３１および４３３が
実行する機能の代わりをするものである。図７に示す実
施形態の場合には、ブロック４６１および４６３だけが
８回反復して実行される。最後の反復の場合には、４６
５および４６７が図示されているが、ループを使用する
代わりに、プログラムは一本の線で描かれている。動作
ブロック４６１は、本質的には、図６の動作ブロック４
２９と同じものであり、動作ブロック４６３は、本質的
には図６の動作ブロック４３１と同じものである。しか
し、試験４３３を行う代わりに、動作ブロック４４１に
入る前にコードが単に８回反復される。

【００３３】上記フローチャートは８ビットのタイムス
ロットを示すが、このタイムスロットにおいては、動作
ブロック４２９および４３１において、１バイトが読み
出され、書き込まれる。１６ビットおよび３２ビットの
タイムスロットは、ハーフワードまたはフルワードのマ
イクロプロセッサ命令を対応するロードおよび記憶バイ
ト命令に簡単に置き換えて、容易に収容することができ
る。グループ交換を含めるためにタイムスロット幅をさ
らに一般化することができる。この場合、一連のタイム
スロットを移動させるために、隣接するタイムスロット
は、動作ブロック４２９および４３１で、ロード／記憶
ストリング命令により、一つのグループとして交換され
る。単位時間当りの交換情報のバイトの全数は、タイム
スロット幅またはグループ・サイズが増大するにつれて
増加する。何故なら、動作ブロック４２７−４３３のル
ープ・オーバーヘッドは、１バイト幅のタイムスロット
のオーバーヘッドに比例して小さくなるからである。こ
の方法は、交差交換を実行するための、３２のタイムス
ロットＰＣＭ（Ｅ１）施設を交換する場合に非常に効率
的である。２４バイト幅のグループのＴ１施設のそれに
類似のあるグループ・サイズは、２４のタイムスロット
を３２バイトのグループに詰め込んだ場合、交換が最も
効率的に行われる。出力バッファの出力のところのＤＳ
３のような、より広い帯域幅速度を得るために、いくつ
かのグループを隣接して連結することができる。この連
結は、デジタル・アクセスおよび交差接続システムの機
能を実行する場合特に役に立つ。

【００３４】図１のブロック図は、またＡＴＭ交換機を
実行するのに使用することができる。図８は、ＡＴＭセ
ル・ヘッダの構造を示す。ＡＴＭセルは、６４バイトの
グループ内に５３のタイムスロットを詰め込んだ場合、
交換を最も効率的に行うことができる。そうするには、
入力バッファおよびデジタル・バッファに制御論理を必
要とする。オクテット１の一般の流れ制御ビット５−８
は、ＡＴＭシステムが過度にロードされるのを防止する
ための全体の制御を行うために使用される。仮想経路識
別子は、第一のオクテットの第一の４ビットと、第二の
オクテットの最後の４ビットを横切って分割される。仮
想経路識別子はユーザを識別する。同じユーザのすべて
の仮想チャネルは、同じ仮想経路識別を使用する。仮想
経路識別子は、交換機でＡＴＭセルを交換するのに使用
される一次識別子であり、外部からのＡＴＭセルを正し
い着信先に交換することができるように、上記ＡＴＭセ
ルを識別するためのものである。仮想チャネル識別子
（オクテット２の最初の４ビット、オクテット３の全部
のビット、およびオクテット４の最後の４ビット）は、
エンド・ユーザの間での複数の通信の中の特定の通信を
識別するために、ユーザにより使用される。上記特定の
通信は特定のチャネル上に常駐している。オクテット４
の最初の４ビットは、ペイロード・タイプ（２ビット）
と、将来の使用のため予約された１ビットと、セル損失
優先の１ビットからなる。セル損失優先ビットは、特定
のセルがオーバーロードした場合、捨て去ることができ
るかどうかを判断するのを助けるために使用される。最
後に、ヘッダ・エラー制御オクテットは、ヘッダ上の巡
回冗長チェック（ＣＲＣ）である。

【００３５】図９は、ＡＴＭ交換機のソフトウェア制御
構成部材の機能の概観である。上記ソフトウェア制御構
成部材は、ＣＲＣチェック、入力リンク制御、ＶＰＩ／
ＶＣＩ処理、成形、サービス処理品質（ＱＯＳ）、出力
リンク制御、およびＣＲＣ発生からなる。巡回冗長チェ
ック（動作ブロック９０１）は、各ＡＴＭセルがシステ
ムに入ると、各ＡＴＭセルのヘッダ上で行われる。入力
リンク制御（動作ブロック９０３）は、外部からのデー
タをマイクロプロセッサのメモリに運ぶ。ＶＰＩ／ＶＣ
Ｉ処理（動作ブロック９０５）は、入力ＶＰＩ／ＶＣＩ
表示、データＶＰＩ／ＶＣＩ表示、およびサービスの品
質（ＱＯＳ）、ポインタを含むＶＰＩ／ＶＣＩデータ・
ブロックを発見する。試験９０７は、成形処理が必要で
あるかどうかを判断するために使用される。成形試験
は、各セル上では行われず、１０番目の各セル上で行わ
れる。このセルが、成形機能の実行を必要とするセルで
ある場合には、この成形機能が実行される（動作ブロッ
ク９０９）。成形機能は、データ速度が、ピーク・デー
タ速度または許容データ速度を超えているかどうかを判
断する。超えている場合には、成形機能は、制限された
サイズの成形待ち行列に、パケットを挿入することによ
り調整される情報の転送を遅くする。その結果、データ
速度が、あまり長い時間ピーク速度を超えている場合に
は、または平均速度を超えている場合には、形成待ち行
列にスペースがなくなり、入力速度が遅くなるか、パケ
ットが間引かれる。

【００３６】次に、サービス処理の品質（動作ブロック
９１１）が実行される。各出力リンクは、その出力リン
クにセルを供給するために、複数の待ち行列を持つ。上
記待ち行列は、他の待ち行列と比較すると、ある待ち行
列が優先的に取り扱われるように、異なる優先権の情報
を含む。最後に、出力リンク制御（動作ブロック９１
３）が、ＱＯＳ待ち行列の中の一つからある出力にセル
を送信し、新しいＣＲＣが発生する。セルをＱＯＳリン
クの中の一つに挿入する前に、出力ＶＰＩ／ＶＣＩがセ
ル・ヘッダに挿入される。ある種の実施形態の場合に
は、ＡＴＭ交換機の交換容量を増大するために、ＣＲＣ
機能をハードウェアで行うこともできる。

【００３７】図１０は、レジスタ割当ておよび実行の際
に使用するデータ構造を含む、プログラマのデータ・モ
デルを示す。仮想経路（ＶＰ）識別子および仮想チャネ
ル（ＶＣ）識別子により定義されたＡＴＭセル転送は、
ハッシング・アルゴリズムにより、オフチップ靜的ラン
ダム・アクセス・メモリ（ＳＲＡＭ）、またはレベル２
キャッシュのテーブル索引により行われる。セルは、キ
ャッシュ・メモリの共有バッファ領域、および各出力用
ポートに関連するリンクされたリストにより、待ち行列
に形成される。未使用のメモリ位置に関連するリンクさ
れたリストもあり、このリストは、任意のリンクされた
リストへ、メンバ／位置を追加するためのプールとして
使用される。各出力リンクは、複数の出力待ち行列を持
ち、各出力待ち行列は、特定のサービスの品質（ＱＯ
Ｓ）と関連する。各出力リンクは、次の出力用のＱＯＳ
の識別を行うために、優先権のテーブル索引を使用す
る。そうすることにより、必要とする任意の優先権順序
で、ＱＯＳ待ち行列にアクセスすることができる。

【００３８】この好適な実施形態の場合には、すべての
ものがキャッシュに入っているが、他の実施形態の場合
には、特に処理能力が高い実施形態の場合には、多くの
データおよびもっと特殊なプログラムのいくつかを外部
メモリに常駐させることができる。

【００３９】図１０の種々のブロックの機能は下記の通
りである。ブロック１００１は、交換機への入力バッフ
ァを表わす。入力バッファ・アドレス・レジスタ１００
３は、システムが処理しているバッファを決定する。

【００４０】セル・ヘッダ・アドレス・レジスタ１００
５およびセル・ヘッダ・レジスタ１００７は、特殊な一
つのセルのヘッダを処理するために使用される。ブロッ
ク１００９は、ヘッダＣＲＣをチェックし、発生するた
めに使用される。（いくつかの他のコンフィギュレーシ
ョンの場合には、回路により、ＣＲＣを自動的にチェッ
クし、発生することができる。）

【００４１】ブロック１０１１、ハッシング機能レジス
タ、およびブロック１０１３、ハッシング積レジスタ
は、入力セルのヘッダに指定されたＶＰＩ／ＶＣＩの位
置を発見するために使用される。

【００４２】ブロック１０１５は、ＶＰＩ／ＶＣＩテー
ブルであり、通常、効率的なハッシュ済みアクセができ
るように、５０％しか使用していない。テーブル１０１
５によりポイントされているブロックの中のいくつか
は、ＶＰＩ／ＶＣＩ１用のＶＰＩ／ＶＣＩブロックであ
るブロック１０１７、空のブロックであるブロック１０
１９、および最後のＶＰＩ／ＶＣＩ用のブロックである
ブロック１０２３である。

【００４３】ブロック１０１７は、入力ＶＰＩ／ＶＣＩ
の識別、それに対してセルを交換しなければならない出
力ＶＰＩ／ＶＣＩの識別、および出力リンクに送るセル
を組み立てるために使用されるサービスの品質（ＱＯ
Ｓ）待ち行列へのポインタを含む。

【００４４】図１０の第三の行は、共有のメモリ・スペ
クトルを使用する複数のＱＯＳ待ち行列である。すなわ
ち、リンク１用の一組の待ち行列、１０３１、．．．、
１０３３、最後のリンク「ｎ」用のもう一組の待ち行
列、１０３５、．．．、１０３７である。ブロック１０
３１は、それに対してセルの待ち行列が形成されるリン
クの識別、および上記待ち行列に入力するための一組の
ポインタを含む。上記待ち行列の入力は、それぞれ、次
の入力にリンクされ、ヘッド・セル・ポインタは、待ち
行列の出力リンクに送信されるセルを発見するために使
用され、テール・セル・ポインタは、次のセルを入力す
ることができる待ち行列の入力を発見する。最後に、ブ
ロック１０４１および１０４３は、出力バッファに送信
されるＱＯＳ待ち行列の一つの中の特殊なセルを選択す
るために使用される。各出力バッファに対して、リンク
制御１０４３のような一つのリンク制御が存在する。リ
ンク制御１０４３は、ＱＯＳ待ち行列へのヘッド・セル
・ポインタを含む。優先順位の高いＱＯＳ待ち行列に対
して、１０４３の１６の入力を持つテーブルに、いくつ
かの入力を行うことができる。上記１６の入力は、出力
バッファ当り通常４ＱＯＳ以上である。出力リンク・レ
ジスタは、処理するリンクを選択するために使用され、
優先順位カウンタ・レジスタは、その出力バッファに対
するヘッド・セル・ポインタを選択するために使用され
る。ブロック１０４３のヘッド・セル・ポインタが読み
込まれた場合には、上記ポインタは、ＱＯＳ待ち行列の
一つのヘッド・セル・ポインタをポイントし、上記ヘッ
ド・セル・ポインタは、その待ち行列の最も古いセル、
すなわち、出力バッファに置かれるセルをポイントす
る。最後に、ブロック１０５１は、「ｎ」個の出力バッ
ファ、すなわち、出力バッファ１、１０５３、．．．、
出力バッファ「ｎ」、１０５５を示す。出力アドレス・
レジスタ１０５７は、処理中の出力バッファを選択する
ために使用される。

【００４５】図１１は、セル入力およびＶＰＩ／ＶＣＩ
流れを示すフローチャートである。セル入力部は、入力
バッファ・アドレスにより選択された入力バッファから
のキャッシュ・メモリへの３２バイトのバーストの書き
込みを示す。この図の残りの部分は、ヘッダおよびＶＰ
Ｉ／ＶＣＩ処理を示す。そうしたい場合には、ＣＲＣチ
ェックをソフトウェアで行うことができ、２５６バイト
表にインデックスするために、一度に１バイトずつ、ヘ
ッダにより実行することができる。エラーを検出した場
合には、エラーを修正、またはセルを間引きするための
ルーチンに入ることができる。空のセルは無視される
が、ルーチンは、通常の「単一糸」出力ルーチンに行く
（図１３の「Ｅ」入力）。次に、ＳＲＡＭまたはレベル
２キャッシュへインデックスするために、ハッシング・
アドレスを発生し、ＶＰＩ／ＶＣＩに対するデータの３
２バイトのバーストを読み出すために、ＶＰＩ／ＶＣＩ
と一緒に３２ビットのハッシング機能が使用される。そ
のアドレスに正しいＶＰＩ／ＶＣＩが存在しない場合に
は、正しいＶＰＩ／ＶＣＩが発見されるか、例外処理ル
ーチンに入るまで、他のハッシング・アドレスが反復し
て試みられる。ハッシング・アルゴリズムは、文献に記
載されているので周知である。５０％しか使用されてい
ないＶＰＩ／ＶＣＩテーブルの場合には、実行したアル
ゴリズムが必要とする、サーチの平均回数は１．５回で
あり、そのため、メモリを犠牲にしてアクセス時間を適
当な長さにしている。サーチが成功した場合は、必要に
応じて、成形を行い、「出力ＶＰＩ／ＶＣＩ」、すなわ
ち、ルーチンの着信先が、上記テーブルから抽出され、
セル・ヘッダに挿入される。

【００４６】図１２は、出力待ち行列のフローチャート
である。このプロセスは、セルを出力リンクに基づく適
当な出力待ち行列、および前の節で説明したＶＰＩ／Ｖ
ＣＩサーチに関連するデータに、指定したＱＯＳに挿入
するステップからなる。各出力リンクに関連するＱＯＳ
待ち行列は「ｍ」個あり、各待ち行列は、リンクしてい
るリストにより定義される。（図１０の出力リンク・テ
ーブル当り「ｍ」個のＱＯＳ待ち行列参照。）リンクし
ているリストは、従来技術において周知のものである。
「未使用位置待ち行列」（ＵＬＱ）と呼ばれる、未使用
位置リンク・リストにより定義される、すべての未使用
メモリ位置のリストも存在する。図１２は、リンクして
いるリストの待ち行列を実行するためのポインタおよび
データ操作の詳細図である。

【００４７】図１３は、出力リンクへの書き込みのフロ
ーチャートである。出力待ち行列に対して使用される優
先順位は、リンク毎に待ち行列を読み出す順位を確立す
るために、出力リンク当りの靜的優先順位テーブルを使
用するためのものである。図１０の出力当りのリンク優
先順位テーブルは、（一例として）１６の入力を示す。
上記１６の入力は、それぞれ、そのリンクに対して確立
している、任意の「ｍ」個の待ち行列を指定することが
できる（例えば、ｍ＝４）。リンク上の選択した待ち行
列が空である場合には、データを含むある待ち行列が発
見されるか、またはそのリンクに関連するすべての待ち
行列は空であると判断されるまで、他の各待ち行列に対
して問い合わせが行われる。任意の待ち行列に一つのセ
ルが存在する場合には、ＣＲＣが作成され、ヘッダに挿
入され、上記セルは出力バッファに送られる。任意の待
ち行列にセルが存在しない場合には、アイドル・コード
に対してＣＲＣが作成され、アイドル・コード・セルが
出力バッファに送られる。その後、リンクしているリス
トの管理に関連するあるポインタ操作が行われる。さら
に、優先権アドレスおよびバッファ・アドレス操作に関
連する管理も行われる。また、すべての書き込まれたリ
ンク、成形およびすべてのセル読み出しに関するいくつ
かの判断点が存在する。その結果、図１１の入力点に戻
る適当なループが形成されるか、成形ルーチンへの移行
が行われる。

【００４８】ＶＰＩ／ＶＣＩ当りの縮小ピークおよび平
均帯域幅を確実に超えないようにするために、複数の周
期的セル・インターバルで成形（動作ブロック９０９）
が行われる。セルは、間引いたり、遅らせたり、または
通過させることができる。リンクしているリストの補助
待ち行列を使用して、ＶＰＩ／ＶＣＩ毎に成形を行うこ
とができる。成形動作の詳細は、従来技術において周知
のものである。追加情報は、図９のＶＰＩ／ＶＣＩテー
ブルに記憶される。（例えば、ピーク速度の場合の１０
個のセル毎に、および維持速度の場合の１００個のセル
毎に）今説明している成形インターバルの間に、ＶＰＩ
／ＶＣＩテーブルに下記の情報が供給される。上記情報
とは、縮小ピーク・セル速度（ＰＣＲ）、ＰＣＲのため
のタイムスタンプ、縮小維持セル速度（ＳＣＲ）、ＳＣ
Ｒ用のタイムスタンプ、および成形待ち行列の最小サイ
ズである。

【００４９】図１１−図１３の個々のブロックについて
説明する。図１１はブロック１１０１からスタートする
が、このブロックにおいては、システムはフレーム同期
パルスの待ち状態になる。フレーム同期パルスが到着す
ると、システムは直列入力ストリームで、入力バッファ
１０１、．．．、１０２（図１）の同期ロードがスター
トしたことを知らせる。動作ブロック１１０３は、入力
バッファが、ロードされたという信号の待ち状態である
ことを表示する。入力バッファがロードされると、その
バッファをマイクロプロセッサ・メモリに、アンロード
するためのメモリ書き込みアドレスが初期化される。そ
の後、セルは、入力バッファから読み出され（動作ブロ
ック１１０７）、入力バッファ・アドレスが増える（動
作ブロック１１０９）。この時点で、セルはマイクロプ
ロセッサのメモリにロードされ、マイクロプロセッサは
セルを処理することができる。セルのヘッダはレジスタ
にロードされ（動作ブロック１１２１）、ＣＲＣチェッ
クが行われる（動作ブロック１１２３）。ＣＲＣチェッ
クは、ヘッダの内容についてだけ行われる。ＣＲＣチェ
ックは、特殊な回路で行うことができるし、または２５
６バイトのテーブルを使用して、比較的迅速に行うこと
ができる。各バイトは、２５６の可能なＣＲＣバイトの
一つに対応する。次に、セルが空であるかどうかを調べ
るためのチェックが行われる（試験１１２５）。空のセ
ルは、工業規格が予め定めたＶＰＩ／ＶＣＩ識別を持
つ。試験１１２７は、セルが実際に空であるかどうかを
判断し、空である場合には、処理を終了し、図１３の出
力処理ルーチンに入る。セルが空でない場合には、この
セルに対するＶＰＩ／ＶＣＩテーブルを発見しなければ
ならない。動作ブロックおよび試験ブロック１１２９、
１１３１、１１３３、１１３５、１１３７、１１３９、
１１４１、１１４３および１１４５は、このプロセスを
示す。図１０のＶＰＩ／ＶＣＩテーブル（テーブル１１
０５）が発見される（動作ブロック１１２９）。ハッシ
ング機能、既知の定数は、その後、マイクロプロセッサ
のレジスタにロードされる（動作ブロック１１３１）。
このレジスタには、その後、ＶＰＩ／ＶＣＩを含むレジ
スタの内容が掛け合わされる（動作ブロック１１３
３）。この実施形態の一例の場合には、図１０のブロッ
ク１０１７のように、約２、０００までのＶＰＩ／ＶＣ
Ｉ入力が存在する。テーブルには、動作ブロック１１３
３で得られた１２ビットの積、この場合には再下位の１
２ビットが、その後、ＶＰＩ／ＶＣＩテーブルの入力を
読み出すために使用される。このテーブルの長さは、
４、０９６個の入力に相当し、１２ビットのアクセス待
ち行列に対応する。動作ブロック１１３７において、二
つが等しいかどうかを判断するために試験１１３９が使
用された場合には、実際のＶＰＩ／ＶＣＩが、アクセス
されたＶＰＩ／ＶＣＩテーブルで発見したＶＰＩ／ＶＣ
Ｉと比較される。上記二つのＶＰＩ／ＶＣＩが等しいと
いうことは、正しいＶＰＩ／ＶＣＩテーブルが発見され
たことを意味する。等しくない場合には、その試験がす
でに「ｎ番目」の試験であるのかどうかを判断するため
に、試験１１４１が使用される。そうである場合には、
例外処理ルーチン１１４３に入る。このルーチンは、
「ｎ」番目の試験によりＶＰＩ／ＶＣＩを発見できない
場合を処理するために使用した、（補助テーブルに示さ
れていない）ＶＰＩ／ＶＣＩテーブル入力のリストをサ
ーチする。上記テーブルの入力は、テーブルをロードし
ようとした場合に、「ｎ」回の失敗が起こった場合に生
成される。これが「ｎ」番目の試験でない場合には、Ｖ
ＰＩ／ＶＣＩテーブルの別の入力にアクセスするために
（動作ブロック１１３５）、動作ブロック１１３３で発
生した３２ビットの積の中の別の１２ビットが使用され
る（動作ブロック１１４５）。

【００５０】可能なＶＰＩ／ＶＣＩの組合せは、全部で
百万以上あるので、ハッシング装置が使用される。（Ｖ
ＰＩインジケータの長さは８ビット、およびＶＣＩイン
ジケータの長さは８ビット）そのため、任意の一回に使
用されるのは２，、０００に過ぎないけれども、ＶＰＩ
／ＶＣＩの可能な数値は２²⁰（百万以上）になる。

【００５１】（試験１１３９の出力により）、適当なＶ
ＰＩ／ＶＣＩテーブル入力が発見されると、その場合、
成形が必要であるかどうかを判断するために、試験１１
５１が使用される。この実施形態の場合には、成形動作
は「ｎ番目」のセル毎に行われる。この場合、例えば、
「ｎ」は１０の数値を持つことができる。成形は、ＶＰ
Ｉが、そのピーク速度の場合に許されるセル以上のセル
を送信するのを確実に防止するために、特定のＶＰＩの
入力速度を監視する。ピーク速度は、特定のインターバ
ル中に送信することができる、セルの数であると定義す
ることができる。この数値より多いセルが送信された場
合には、多すぎたセルは単に捨て去られるか、一時的に
パスオンされるが、速度落とせのメッセージがセルのソ
ースに送られる。成形機能を実行した後で（動作ブロッ
ク１１５３）、または成形がこのセルに対して必要ない
場合には、出力ＶＰＩ／ＶＣＩ識別子が、ＶＰＩ／ＶＣ
Ｉテーブルからそのセルにロードされ、入力ＶＰＩ／Ｖ
ＣＩの代わりに使用される。その後、図１２の出力待ち
行列ルーチンに入る。

【００５２】システムは、ＶＰＩ／ＶＣＩブロックに記
憶している、ＱＯＳポインタを読み出す。このポインタ
は、そのＶＰＩ／ＶＣＩを処理するためのＱＯＳ待ち行
列のテール・セル・ポインタをポイントする。（例え
ば、図１０のブロック１０３７のような）ＱＯＳ待ち行
列は、出力リンクに送信するためのセルを待ち行列の形
に形成するために使用される。すでに説明したとおり、
いくつかのＱＯＳ待ち行列が、特定の出力を処理し、特
定のＶＰＩ／ＶＣＩに適用されているサービスの質に従
って、セルは異なる待ち行列に記憶され、異なるＱＯＳ
待ち行列は、その内容を出力リンクに送るために、優先
的に処理される。各ＱＯＳ待ち行列の内容は、リンクさ
れた状態で記憶され、最後の入力はテール・セル・ポイ
ンタによりポイントされる。ＶＰＩ／ＶＣＩブロックの
ＱＯＳポインタによりポイントされるのがこのポインタ
である。ＱＯＳ待ち行列の「ｍ」ポインタが読み出され
（動作ブロック１２０３）、そのアイドル位置から次の
アイドル待ち行列位置への「ｎ」リンクは、一時的にマ
イクロプロセッサのレジスタに記憶される（動作ブロッ
ク１２０５）。上記セルは、その後、「ｎ」セル・ポイ
ンタにより最初に指定された位置のところの待ち行列お
よび次の空のセルのアドレスに記憶される（動作ブロッ
ク１２０７）。

【００５３】使用可能なメモリ空間を有効にまた動的に
共有するために、各出力待ち行列に対して、リンクして
いるリストが使用される。さらに、待ち行列の情報を記
憶するために使用することができる、空「未使用」の位
置を含むグローバルな資源である、「未使用位置」をリ
ンクしたリストが存在する。待ち行列が情報を追加した
い場合には、その待ち行列は、「未使用位置」をリンク
したリストから使用できる位置を入手する。その結果、
「未使用位置」をリンクしたリスト、および使用できる
位置を要求している待ち行列のリンクしているリストの
両方が影響を受ける。独立したヘッド・セル・ポイン
タ、および未使用位置待ち行列（ＵＬＱ）を含む、各待
ち行列に関連するテール・セル・ポインタが存在する。

【００５４】ＵＬＱのヘッド・セルは、待ち行列のある
セルを記憶するために、次に使用することができる位置
であり、ＵＬＱのテール・セルは、ＵＬＱプールに戻し
た最後のセルである。ある待ち行列のヘッド・セルは、
その待ち行列に記憶したテール・セルであり、ある待ち
行列のテール・セルは、その待ち行列から出力される次
のセルである。ＵＬＱのヘッド・セルは、記憶位置を要
求している待ち行列のテール・セルになり、両方をリン
クしているリストは、メモリ位置機能のこの転送をサポ
ートするために修正される。より詳細に説明すると、動
作ブロック１２０４は、動作ブロック１２０７により記
憶したセルを含むために、待ち行列を拡張し、動作ブロ
ック１２１１は、このリンクしているリストの拡張を反
映するために、ポインタを更新する。動作ブロック１２
１３は、使用可能なセル位置の除去を反映するために、
ＵＬＱのヘッド・セル・ポインタの変更する。

【００５５】動作ブロック１２１３を実行した後で、図
１３の出力処理が行われる。図１０の動作ブロック１０
４３は、特定の出力リンクの「ｍ」個のＱＯＳ待ち行列
への１６の一連のポインタである。この実施形態の場
合、「ｍ」は１６より遙かに少なく、通常は４であり、
そのため、１６の入力を、多少頻繁に異なるＱＯＳ待ち
行列をサービスするために使用することができる。優先
順位カウンタ１０４５は、出力待ち行列に関連してい
て、優先順位テーブルから適当な入力を選択するのに使
用される。動作ブロック１３０１においては、優先順位
カウンタは、サービスを受けている出力リンクの優先順
位テーブルに、インデックスするために使用される。
（異なる出力リンクは、回転スケジュール上でサービス
を受ける。）その後、優先順位カウンタは、次回にリン
クにサービスを行う準備をするために増える（動作ブロ
ック１３０３）。優先順位テーブルによりポイントされ
ている待ち行列は、その後、それが空かどうかを判断す
るためにチェックされる（動作ブロック１３０５）。試
験１３０７は、待ち行列が空であるかこうかを判断する
ために使用される。空である場合には、それが最後の
（４番目）の待ち行列であるかどうかがチェックされる
（動作ブロック１３０９）。最後の待ち行列でない場合
には、待ち行列カウンタが減少し（動作ブロック１３１
１）、それが空であるかどうかを判断するために、対応
する待ち行列がチェックされる（動作ブロック１３０
５）。試験１３０７の結果が、最初に、または１３０
９、１３１１、および１３０５を使用して、ループを通
過した後で、待ち行列が空でないことを表示した場合に
は、セル・ヘッダに対してＣＲＣが発生し（動作ブロッ
ク１３１３）、セル・ヘッダが出力バッファに記憶され
る（動作ブロック１３１５）。出力バッファ・アドレス
は、以降の処理のに対する準備をするために増し（動作
ブロック１３１７）、このセルが出力バッファに移送さ
れた待ち行列が、待ち行列の空の位置のリストにバッフ
ァに移送されたセルの記憶装置を追加し、待ち行列用の
ヘッド・セルを更新するために更新される。

【００５６】動作ブロック１３２１−１３２５は、待ち
行列から出力リンクへ読み出すためのリンク・リスト・
ポインタ操作を表わすが、この操作は、上記の動作ブロ
ック１２０４、１２１１および１２１３のための書き込
みシーケンスに類似している。しかし、この場合、セル
位置はＵＬＱプールに追加され、一つのセル位置が、一
つのセルを出力した待ち行列から除去される。

【００５７】試験１３３５は、その後、すべてのリンク
への出力が送信されたかどうかを判断するために使用さ
れる。送信されていない場合には、出力リンク優先順位
テーブルが増し（動作ブロック１３３７）、その結果、
次のパスの場合、次のリンクが処理される。動作ブロッ
ク１３３９および１３４１は、成形待ち行列をアンロー
ドするのに使用される。すべてのリンクに対する出力が
発生した場合には、（試験１３３５の結果が肯定的であ
る場合）、出力リンク優先順位カウンタは増し、１３５
１、入力バッファ・アドレスは初期化される（動作ブロ
ック１３５３）、その結果、第一の入力バッファがサー
ビスを受け、出力バッファ・アドレスが初期化され（動
作ブロック１３５５）、その結果、次のパスにおいて、
最初の入力バッファがサービスを受け、出力リンク・ア
ドレス・レジスタが初期化される（動作ブロック１３５
７）。試験１３５９は、その後、すべてのセルが、入力
バッファから読み出されたかどうかを判断する。読み出
されていない場合には、図１１の動作ブロック１１０３
に戻る。すべてのセルが読み出されている場合には、図
１１の動作ブロック１１０１に行く。

【００５８】図１１−図１３は、ＶＰＩ／ＶＣＩ当りの
縮小ピークおよび平均帯域幅を確実に超えないようにす
るために、複数のセル・インターバルの時だけに発生す
る）成形を除くＡＴＭ交換機を実行するためのフローチ
ャートである。このフローチャートは、「単一糸」実
行、すなわち、設計の論理を証明するために、次のセル
が入力される前に、一度に一つのセルが入力から出力に
取り出される様子を詳細に示す。入出力読み出し／書き
込み、およびチップ・メモリ、およびレベル２のキャッ
シュの読み出し／書き込みのような機能をオーバーラッ
プさせ、「多重糸」ＡＴＭセル処理を行うことにより、
プロセッサを効率的に使用することができる。

【００５９】ＡＴＭ交換動作の上記実施形態は、交換機
に到着するＡＴＭセルが、アプリケーションの重要なセ
グメントを特徴とする、５３の隣接するタイムスロット
のフォーマットであると仮定した。ＡＴＭセルが、例え
ば、１２８Ｋｂｐｓ、３８４Ｋｂｐｓ等を使用する部分
的ＴＩ／ＥＩのような、もっと低い帯域幅のパイプによ
り送られてくる、他のアプリケーションもある。これら
の場合、全部で５３バイトのセルが使用できるようにな
るまで、多数のフレームを検査することにより、ＡＴＭ
セルを集合させる必要がある。上記集合を行うにはいく
つかの方法がある。第一の方法は、この機能を周辺の一
部と見なし、この機能を供給するために別のＲＩＳＣマ
イクロプロセッサを供給する方法である。第二の方法
は、集合機能をＡＴＭ交換ファブリックに内蔵させる方
法である。セルＡＴＭを完全なものにするために、部分
ＡＴＭの比率、および考慮対象の交換ジョブのサイズ、
および使用できるリアルタイムの長さのような、異なる
アプリケーションに対しては異なるトレードオフがあ
る。

【００６０】図１のブロック図は、インターネット・プ
ロトコル、（ＩＰ）交換機、およびその機能を図９−図
１３に示した、ＡＴＭ交換機を実行するために使用する
ことができる。ＡＴＭの場合とは異なり、一つのＩＰパ
ケットは、可変長であり、交換するのに最も長いプリフ
ィックス整合を必要とする、着信先アドレス・フィール
ドを持つ。可変長は、もっと柔軟なバッファ割当てスキ
ームを意味し、ＩＰ交換機がその間を交換する異なるネ
ットワークの最大送信単位の大きさにより、潜在的にパ
ケット分割および再組立てを必要とする。処理ステップ
の順序は、ＡＴＭの場合と同じようにすることができ、
ヘッダ・チェックサム確認、入力リンク制御、着信先処
理、サービス処理の品質、出力リンク制御、およびヘッ
ダ・チェックサム確認からなる。ある実施形態の場合に
は、ＩＰ交換機の容量を改善するために、ヘッダ・チェ
ックサム処理をハードウェアで行うことができる。

【００６１】ＩＰヘッダ・チェックサム確認を行った後
で、ＩＰパケット転送は、ＩＰヘッダの着信先アドレス
・フィールドを検査し、文献に詳細に記載されているよ
うに、最も長いプリフィックス整合をサーチすることが
できる、ハッシに基づく参照アルゴリズムを実行する。
このサーチは適当な出力リンクに関する情報を戻す。パ
ケット・ヘッダをもう一回分析すると、種々のレベルの
サービスの品質を実行するための処理情報を入手するこ
とができ、出力リンクおよび割当てられた処理品質に関
連する特定の出力待ち行列の位置が分かる。パケットの
長さが出力リンクの最大送信単位のサイズより長い場合
には、パケットは、分割され、パケットのシーケンスと
して、適当な出力待ち行列にリンクされる。出力リンク
処理は、その時点で最も優先順位の高い優先順位待ち行
列から一つのパケットを選択し、パケットを実際の物理
的出力リンクに送る前に、修正したＩＰヘッダのライブ
・フィールドおよびヘッダ・チェックサムへの時間の調
整のような、選択したＩＰヘッダに対して最後の調整を
行う。ライブ・フィールドへの時間は、インターネット
・パケットが時間内に送られない場合、またはフィール
ドに指定した数の交換点を通過しなかった場合、上記イ
ンターネット・パケットを捨てるために使用される。

【００６２】ＩＰ（インターネット・プロトコル）交換
は、もっと柔軟性の低い実施形態の場合には、ハードウ
ェア、多くの場合、フィールド・プログラマブル・ゲー
ト・アレイ（ＦＰＧＡ）をベースとする状態機械で実行
される、機能のソフトウェア・エミュレーションによ
り、汎用交換ファブリックで実行することができる。す
べての実施形態の場合、うまく形成されたパケットは、
最終的には、交換および転送ソフトウェアに送られる。
これらパケットのヘッダは、出力待ち行列を決定するた
めのハッシにより、流れのタイプについて分類するため
にチェックされる。流れによる分類は、ハッシ・プロセ
スへのキーを形成する際のＩＰ着信先の他に、交換され
るパケットからの種々のプロトコル、およびポート・デ
ータを使用することができる。ハッシ・サーチは、最終
的に、（サービスの品質）ＱＯＳ処理を可能にする出力
リンクおよび待ち行列情報を供給する。（ライブへの時
間）（ＴＴＬ）のような種々のＩＰフィールドは、パケ
ットが出力待ち行列にリンクされた時更新される。流れ
をベースとするハッシしたサーチ・テーブルで実行され
た転送情報は、ゲートウェイ・プロトコル処理により維
持される。出力処理は、リンク毎に行われ、何時でも実
際のパケット送信用のパケットのリンクを切り離すため
に、次の最善の出力待ち行列を決定する。上記パケット
情報のところで説明したように、パケット出力も、いく
つかの異なる実施形態で実行することができる。ＩＰ交
換は、ＡＴＭの節でより詳細に説明した多くの機構を使
用する。性能トレードオフにより、これらコンセプトの
異なる実施形態は、パケット形成機能を直列ストリーム
から移動することができる。パケット・ストリーム・デ
ータを含んでいるというマークが付いている、ＴＳＩタ
イムスロットからパケットを形成するために、一つのプ
ロセッサの代わりに、種々の別々のシーケンシャルに協
力する、複数のプロセッサを使用することができる。

【００６３】フレーム・リレー交換も、ソフトウェアを
ベースとする、汎用交換ファブリックで実行することが
できる。フレーム・リレーの場合、ＨＤＬＣをベースと
する処理は、入力適応ハードウェアを使用すれば、最も
効率よく実行することができる。何故なら、ビット指向
処理のコスト・パーフォーマンスは、多くの場合、汎用
交換ソフトウェアで最も優れているからである。よく形
成されたフレームがフレーム交換ソフトウェアに送られ
たと仮定した場合、ＤＬＣＩフィールド情報に対するハ
ッシ・サーチにより、出力リンクおよび待ち行列情報が
入手できる。別々の動作、管理および保守（ＱＡ＆Ｍ）
ソフトウェアが、フレーム・ハッシ転送テーブルで実行
されたフレーム転送情報を維持する。以降の出力処理に
より、また出力適応ハードウェアにより、ＨＤＬＣフォ
ーマットで送信するために、フレームがその出力待ち行
列から切り離される。

【００６４】今まで、共通ＲＩＳＣマイクロプロセッサ
・アーキテクチャ上に常駐でき、上記アーキテクチャに
より実行することができる、単一機能交換ファブリック
のいくつかの実施形態を説明してきた。これら単一機能
交換ファブリックは、同じマイクロプロセッサ上に、同
時に常駐することができ、またその上で同時に実行する
ことができる。

【００６５】その最も簡単な形の場合、異なるタイプの
ファブリック機能を、各直列リンク・インターフェース
毎に、図１のシフト・レジスタに割り当てることができ
る。この割当ては、必要に応じて、ダウンロードするこ
とができるソフトウェアの制御の下で行うことができ
る。各タイプのリンクに対して、そのリンクのプロトコ
ルを処理するためのプログラムは、そのリンクの処理が
行われる時に実行される。例えば、ＡＴＭタイムスロッ
ト、およびＴＳＩ機能向けの回線交換タイムスロット
が、別々の直列リンク・インターフェースを占拠してい
た場合には、リンク・タイムスロットが、単一機能の実
施形態のところで説明したように、キャッシュにバース
トされる。これら直列リンクの帯域幅、例えば、タイム
スロットの数は、アプリケーションおよび特定の直列リ
ンクに従って変えることができる。ＴＳＩタイムスロッ
トは、（タイムスロットが一回バッファされているか、
二回バッファ去れているかにより）、一つまたは二つの
フレーム・インターバルの間、保持しなければならな
い。このフレーム保持要件を持たない以降のＡＴＭセル
を読み込むと、キャッシュのＴＳＩデータが信頼できな
くなる場合がある。データがもはや必要なくなるまで、
各入力バーストの後、キャッシュ・ラインがロックされ
る場合には、この起こる可能性のある問題を避けること
ができる。

【００６６】これは、（例えば、ＴＳＩ、ＴＭＳおよび
ＸＣＯＮのような）位置の交換、および（ＡＴＭ、ＩＰ
転送およびフレーム・リレーのような）パケット交換を
含む、二つ以上の同時ファブリック・タイプのに延長す
ることができる。個々の直列リンクへの割当ては、多く
のアプリケーションの場合不必要に制限され、異なるタ
イプのトラヒックは、異なるプロトコルで送信中のデー
タを交換するために、各プロトコル・タイプに対して割
り当てられている帯域幅の特定のチャンクを持つ、同じ
直列リンク上に常駐することができる。この常駐は、適
当なデータまたはソフトウェアをダウンロードすること
により行うことができる。この常駐は、顧客が自分のサ
ービス・タイプを選択または変更した場合、「最近の変
更」機構により行うこともできる。

【００６７】ＴＳＩインターフェースの説明の場合、２
４バイトを入力／出力シフト・レジスタの３２バイトに
詰め込むことができると説明した。同様に、ＡＴＭイン
ターフェースの場合には、５３バイトのセルを入力／出
力シフト・レジスタの６４バイトに詰め込むことができ
ることを示唆しておいた。一つの機能タイプが、一つの
シフト・レジスタに割り当てられる場合には、上記詰め
込みは合理的な方法であるが、多重機能タイプの場合に
は、そうすると複雑になりすぎる場合が出てくる。それ
故、好適には、そのままの形で、すなわち、タイムスロ
ットの隣接するストリームの形で、キャッシュへ、また
キャッシュからリンクを読み出し（バースト・イン）ま
たは書き込み（バースト・アウト）、マイクロプロセッ
サのソフトウェアで詰め込み操作を行うのが好ましい場
合もでてくる。

【００６８】所定の直列リンクで、異なるトラヒック・
タイプに対して割り当てた帯域幅は、各直列インターフ
ェースからシーケンシャルなメモリ・バイトを記載する
ために使用している、データ構造体のリンクしているリ
ストにより、柔軟に操作することができる。各インター
フェースに対する個々の入力リストおよび出力リスト
は、長さ情報およびアプリケーション特定点、および、
例えば、ＴＳＩで回線交換データが属する場所、または
再組み立てのために、パケット・データがバッファされ
る場所を示すことができるインジケータとともに、トラ
ヒック・タイプを示す説明コードを使用して、マイクロ
プロセッサにより解釈することができる。

【００６９】例えば、マイクロプロセッサは、所与のイ
ンターフェースに対するリンクしているデータ構造体か
ら、次のＭバイトのデータを、ＴＳＩの次のＭ個のシー
ケンシャルな位置に送るために、回線交換データとして
処理しなければならないことを知る。次のリンクしてい
るデータ構造体は、その後、コードと、次のＮバイト
が、データ構造体がポイントしている、再組み立て領域
で組み立て中のＩＰパケットの一部を含んでいるという
ことを示す、長さを含むことができる。最後に、例え
ば、最後のリンクしているデータ構造体は、次のＰ個の
シーケンシャルなバイトが、ＡＴＭセルを含むことを示
すことができる。

【００７０】入力および出力記述子データ構造体の上記
のリンクしているリストは、入力および出力インターフ
ェースに任意の種々のトラヒック・タイプを柔軟に記述
することができる。上記記述子は、また同じ物理的イン
ターフェースの異なる仮想の従属部分で、データどのよ
うに解釈すべきかを示すことができる。ＯＡ＆Ｍソフト
ウェアは、記述子データ構造体の内容を維持するために
使用される。

【００７１】都合のよいことに、これらコンセプトは、
例えば、小さな会社の単一マイクロプロセッサ汎用交換
機アプリケーションで使用することができる。従来技術
の場合には、上記小さな会社は、個々の機能Ｔ１施設を
リースしたが、その場合、ＰＣＭ回線交換音声トラヒッ
クに対して一つのＴ１施設が使用され、フレーム・リレ
ーをベースとするＩＰワールド・ワイド・ウエブ・トラ
ヒックに対しては、もう一つのＴ１施設が使用され、Ａ
ＴＭをベースとするビデオ会議に対しては、さらに第三
のＴ１施設が使用される。これら個々の施設のリース・
コストは、汎用交換素子を使用することができる場合、
もっと広い帯域幅が使用できたとしても、多くの場合、
一つの施設のコストよりかなり高い。都合のよいこと
に、汎用交換素子は、また統合リースＴ１施設におい
て、異なるトラヒック・タイプの間で帯域幅を動的に調
整することができる。

【００７２】一つのマイクロプロセッサに多重同時実行
交換ファブリックを挿入すると、上記のリアルタイム衝
撃のために、交換機の容量に小さな影響がある。３００
ＭＨＺのＥＣ６０３ｅパワーＰＣは、一つのタイムスロ
ットＴＳＩ交換の約４８０メガビット／秒（７，５００
タイムスロット）またはＡＴＭセル交換の約１．５ギガ
ビット（１秒当り３、０００、０００セル）をサポート
することができると推定される。一つのマイクロプロセ
ッサ上で機能を共有する場合には、各アプリケーション
の容量は、そのリアルタイムの使用量に比例して減少す
る。例えば、一つのマイクロプロセッサは、ＴＳＩの約
２４０メガビット／秒（３７５０タイムスロット）、お
よびＡＴＭセル交換の７５０メガビット／秒（１秒当り
７５０、０００セル）を同時にサポートすることができ
る。特定のアプリケーションに対する比率は、トラヒッ
ク混合により異なり、ＩＰルータ交換の比例する量のフ
レーム・リレーを含むことができる。

【００７３】上記節では、回線交換およびパケット交換
ファブリックの同時動作を証明した。ＲＩＳＣは、また
ＡＡＬ１、ＡＡＬ２およびＡＡＬ５、およびＡＴＭ上の
ＩＰの層およびフレーム・リレー上ＣＩＰのような回線
（同期）世界およびパケット（非同期）世界の間を仲介
するのに必要な、ＳＡＣ（同期−非同化変換）機能を供
給することもできる。それ故、各交換領域内で接続が行
われるばかりではなく、これら交換領域の間にも総合相
互接続が行われる。

【００７４】図１４は、図１のＴＳＩのサイズを増大す
るための装置である。図１４は、任意の数ｎの入力信号
に、任意の数ｋのマイクロプロセッサ・コンプレック
ス、および上記コンプレックスの速度およびメモリ容量
により収容することができる、任意の数ｎ／ｋに適用す
ることができる実施形態である。図１４の特定の実施形
態の場合には、ｎは３２であり、ｋは８であり、ｎ／ｋ
は４である。緩衝増幅器５２１−１、．．．５２１−３
２のところで終わる各入力ストリームは、入力バッファ
１０１類似のシフト・レジスタ・入力バッファに接続し
ている。マイクロプロセッサ・コンプレックス５０１−
１の場合、シフト・レジスタ５１１−１、．．．、５１
１−３２は、ローカル・バス５４１−１に接続してい
て、そこからマイクロプロセッサ・コンプレックス５０
１−１が入力を受け取る。七つの他の各マイクロプロセ
ッサ・コンプレックス５０１−２、．．．、５０１−８
に対して、同じ装置を使用することができる。各マイク
ロプロセッサ・コンプレックスは、全部で３２の出力バ
ッファの中の四つだけに供給する。例えば、マイクロプ
ロセッサ・コンプレックス５０１は、出力バッファ５３
１−１、．．．、５３１−４に供給する。各マイクロプ
ロセッサの容量は、入力シフト・レジスタの全部の範囲
から入力を取り出すのに適当なものでなければならない
が、出力ストリームのｋの上の駆動装置１だけ駆動する
だけでよい。都合のよいことに、入力の吸収は並列に行
われる。何故なら、入力信号は、各マイクロプロセッサ
のＴＳＩバッファ３０１、３０３のシーケンシャルな位
置にロードされるからである。それ故、マイクロプロセ
ッサ・キャッシュには、単位時間内に非常に大量の入力
データを記憶することができる。マイクロプロセッサに
よる、タイムスロット単位、またはグループ単位で、の
シーケンシャルに処理を必要とするのは、出力データだ
けである。

【００７５】各マイクロプロセッサ・コンプレックスの
ローカル・シフト・レジスタの配置は、近くの位置の各
マイクロプロセッサへの高い帯域幅の接続を制限すると
いう利点を持つが、同時に、各マイクロプロセッサに対
して同じタイプのシフト・レジスタを必要とするという
対応する欠点も持つ。ある場合には有利な他の配置の場
合には、シフト・レジスタの信号のグローバルな組は、
ロックステップの各マイクロプロセッサと一緒に使用す
ることができ、同時に同じ入力データを記憶する。この
場合、高い帯域幅のグローバル接続が複雑で、グローバ
ル・マイクロプロセッサの同期が複雑でも、一つを除く
マイクロプロセッサのすべてに対して、一組のシフト・
レジスタを節約することができるという利点がある。

【００７６】理論的には、予め定めた順序を決めた出力
データを発生するために、入力データを取り上げ、その
入力データを直列に処理することは可能である。図１４
の装置は、その種の装置に対して満足に動作しない（並
列の出力を発生するために入力を直列に処理）。何故な
ら、並列に受信される各入力語に対して、異なる量の処
理を行うには、異なるマイクロプロセッサが必要である
からである。何故なら、各プロセッサは、その出力用の
出力ストリームを発生するために、異なる数のバイトを
処理することができるからである。

【００７７】上記の説明は、「交換ファブリック」に重
点を置いてきたが、ＲＩＳＣマイクロプロセッサは、他
の機能を実行するのにも使用することができる。

【００７８】ＲＩＳＣマイクロプロセッサは、また直列
電気通信リンクを端末処理するためにも、使用すること
ができる。一例を挙げると、独占ＰＣＴ（周辺制御およ
びタイミング）リンクのようなリンク等がある。この直
列ファイバ光学的リンクは、１０２４個のタイムスロッ
トを持つが、その中の７６８のタイムスロットはデータ
輸送に使用され、残りのタイムスロットは、制御、同期
および他の機能のために使用される。フレーム同期は、
いくつかの隣接するタイムスロットで確立された固定コ
ードにより確立される。交換ファブリックについて説明
すると、直列のビット・ストリームは、外部レジスタに
シフトされ、複数のバイトの情報としてキャッシュにバ
ーストされる。ＲＩＳＣは、隣接するバイト・シーケン
スが、同期コードに対応するしているかどうかをチェッ
クするために、隣接するバイト・シーケンスを検査す
る。対応していない場合には、一つのビットのシフト命
令が実行され、結果として得られた変更した隣接するバ
イトが検査される。以降のバイトとして、正しいコード
に対する入力ビット・ストリームを検査するこの手順に
は、Ｉ／Ｏを通して入り、同期コードが発見されるまで
継続して行われる。これにより、フレーム同期点が確立
され、直列リンクの同期が行われる。シーケンスの追加
バイトは、スーパ・フレーム境界を確立する。この境界
は、スーパ・フレーム同期が行われるまでサーチされ
る。他の必要な機能も、同様に、ビット・ストリーム上
の適当な動作により実行することができる。一台のマイ
クロプロセッサ上で複数のリンクをサポートすることが
できる。

【００７９】周知の標準ＤＳ１、ＤＳ３、ＤＳｎ、Ｅ
１、Ｅ３、および他の３２のチャネルをベースとする施
設、ＳＯＮＥＴ、ＳＤＨ、および５ＥＳＳ（登録商標）
交換機が使用する、ＰＣＴ、ＮＣＴ（ネットワーク制御
およびタイミング）、ＰＩＤＢ（周辺インターフェース
・データ・バス）等を含む、他の直列電気通信リンク
も、実行することができる。

【００８０】他のプロトコルでデータを送信するため
に、一つのプロトコルを使用することができる。例え
ば、フレーム遅延プロトコルまたはＡＴＭプロトコル
を、ＩＰプロトコルでデータを送信するために使用する
ことができる。その後、交換システムは、実行中のプロ
トコルによりデータを交換することができ、実行したプ
ロトコル・データを交換したデータから抽出することが
できる。

【００８１】直列リンクの一つのタイプ、またはこれら
直列リンクのいくつかのタイプを端末処理するために、
特定のマイクロプロセッサを使用することができる。図
１４の複数のマイクロプロセッサ・コンフィギュレーシ
ョンも使用することができる。

【００８２】今まで、汎用交換ファブリックおよび汎用
直列リンクを別々の構成要素として説明してきたが、こ
れら構成要素を結合して一台のマイクロプロセッサにす
ることもできる。例えば、一台のマイクロプロセッサに
より、上記いくつかのリンクの中の任意のものを端末処
理させ、同じマイクロプロセッサで同時にＡＴＭ交換を
行うことができる。そうしたい場合には、汎用直列リン
ク端末処理（本明細書に記載する上記リンクの任意のも
の、またはすべて）を汎用交換ファブリック（本明細書
に記載する上記ファブリックの中の任意のもの、または
すべて）と接続することができ、同じマイクロプロセッ
サで同時に動作させることができる。図１４の複数のマ
イクロプロセッサ・コンフィギュレーションも適用する
ことができる。

【００８３】より高いレベルの結合交換機能を行うため
に、上記アプローチを使用することができる。その一例
としては、一台のマイクロプロセッサ上での、幹線専用
５ＥＳＳ（登録商標）交換モジュールのような構成要素
の機構の実行がある。この実行は、ＴＳＩ、幹線端末処
理、ＴＭＳへのＮＣＴインターフェース、マイクロプロ
セッサの浮動小数点小数ユニットで実行されるトーン発
生、ハードウェアベースとしてのマイクロプロセッサの
ベクトル操作ユニットを含む。同じマイクロプロセッサ
上で、ソフトウェア・ベースとしての呼出処理および維
持ソフトウェアに対して、（ネイティブ・モードまたは
エミュレーション・モードで）、交換モジュール・プロ
セッサ（ＳＭＰ）を同時に実行することができる。加入
者にラインおよび上記すべてのものを含むＳＭ（交換モ
ジュール）の場合には、上記のすべてのものを、従来の
方法で実行した加入者ラインおよび埋設幹線回線をサポ
ートするために使用することができる。

【００８４】マイクロプロセッサは、また一般化した論
理機能を、特にシーケンシャル論理の強力な構成部材を
持っている場合に、高いコスト・パーフォーマンスで実
行することができる。それ故、このアプローチは、フィ
ールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）
により現在実行している機能を実行する際に役に立つも
のであり、コスト・パーフォーマンスがより高く、展開
がより迅速である。このアプローチは、またアプリケー
ションにより、一台または複数のマイクロプロセッサを
使用して、特定用途向けＩＣ（ＡＳＩＣ）の代わりとし
て使用することができる。

【００８５】好適な実施形態は、制御メモリの内容に基
づく、シーケンシャルな読み出しに関連する入力タイム
スロットのシーケンシャルな記憶および読み出しを示す
が、上記装置の放送接続の処理の効率はもっと低い。図
１４の装置は、好適でない装置（制御メモリに基づく記
憶およびシーケンシャルな読み出し）の場合、放送に対
して満足に動作しない。何故なら、受信する各入力語に
対して、異なる量の処理を行うために、異なるマイクロ
プロセッが必要であるからである。

【００８６】ＲＩＳＣマイクロプロセッサ技術は非常に
早いペースで進歩している。一つのチップ上でより大き
い容量を持つことができる、より高い周波数で動作する
マイクロプロセッサが開発されようとしている。ムーア
の法則により、これら能力は将来さらに発展するだろ
う。

【００８７】本明細書で説明したアプローチは、内蔵プ
ログラム制御の持つ固有の柔軟性を持つ。それ故、この
アプローチは、欧州規格団体が最近提案した動的同期転
送モード（ＤＴＭ）のような新しいまた異なるプロトコ
ルを実行するのに使用することができる。

【００８８】本発明の一つの好適な実施形態について説
明してきた。当業者なら本発明の範囲から逸脱すること
なしに、多くの他の実施形態を思いつくことができるだ
ろう。本発明の範囲は、添付の特許請求の範囲によって
だけ制限される。

【図面の簡単な説明】

【図１】マイクロプロセッサをベースとするタイムスロ
ット相互交換（ＴＳＩ）モジュールのブロック図であ
る。

【図２】ＴＳＩモジュールの内部マイクロプロセッサ・
アーキテクチャのブロック図である。

【図３】ＴＳＩモジュール用のメモリおよびバッファの
ブロック図である。

【図４】ＴＳＩモジュールを制御するためのプログラム
のフローチャートである。

【図５】各フレーム同期パルスの間に複数の内部フレー
ムが存在する場合の、図４のプログラムの修正である。

【図６】時間多重化交換機として動作するマイクロプロ
セッサを制御するためのプログラムである。

【図７】ＴＳＩ用のプログラムである。この場合、タイ
ムスロットのいくつかのグループが一つの束にされ、一
つの束として交換される。

【図８】非同期移送方法（ＡＴＭ）セルに対するセル・
ヘッダである。

【図９】一つのＡＴＭセルの処理の基本的動作である。

【図１０Ａ】ＡＴＭ交換機として動作するマイクロプロ
セッサ用のメモリのレイアウトを示すプログラムのデー
タ・モデルである。

【図１０Ｂ】ＡＴＭ交換機として動作するマイクロプロ
セッサ用のメモリのレイアウトを示すプログラムのデー
タ・モデルである。

【図１１Ａ】ＡＴＭ交換機として動作するマイクロプロ
セッサの入力処理の動作を示すフローチャートである。

【図１１Ｂ】ＡＴＭ交換機として動作するマイクロプロ
セッサの入力処理の動作を示すフローチャートである。

【図１２】ＡＴＭ交換機用のマイクロプロセッサ・プロ
グラムの出力待ち行列の処理である。

【図１３Ａ】ＡＴＭ交換機として動作するマイクロプロ
セッサの出力リンクへのＡＴＭセルの処理プロセスであ
る。

【図１３Ｂ】ＡＴＭ交換機として動作するマイクロプロ
セッサの出力リンクへのＡＴＭセルの処理プロセスであ
る。

【図１４】マイクロプロセッサ複合体の写しを通しての
マイクロプロセッサ制御交換機のサイズを拡張するため
の装置を示すブロック図である。

【図１５】本実施形態を説明するためのブロック図であ
る。

【図１６】本実施形態を説明するためのブロック図であ
る。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 メイヤー ジョセフ ゾラ アメリカ合衆国 60532 イリノイス，リ ッスル，リヴァーヴュー ドライヴ 5601

Claims (30)

【特許請求の範囲】
1. 【請求項１】 電気通信交換ネットワーク・ファブリッ
   ク素子であって、 内部メモリを備えるマイクロプロセッサと、 それぞれが入力ビット・ストリームを受信する複数の入
   力バッファと、 それぞれが出力ビット・ストリームを送信する複数の出
   力バッファとを備え、 前記マイクロプロセッサが、複数のバイトを受信するた
   めの複数のバイト・バスにより、前記入力バッファに接
   続していて、 前記マイクロプロセッサが、交換機能を行うために、制
   御プログラムの下で動作し、前記入力ビット・ストリー
   ムの異なるストリームが、異なるプロトコルで送信され
   たデータを含む、電気通信交換ネットワーク・ファブリ
   ック素子。
2. 【請求項２】 電気通信交換ネットワーク・ファブリッ
   ク素子であって、 内部メモリを備えるマイクロプロセッサと、 それぞれが入力ビット・ストリームを受信する複数の入
   力バッファと、 それぞれが出力ビット・ストリームを送信する複数の出
   力バッファとを備え、 前記マイクロプロセッサが、複数のバイトを受信するた
   めの複数のバイト・バスにより前記入力バッファに接続
   していて、 前記マイクロプロセッサが、交換機能を行うために、制
   御プログラムの下で動作し、前記出力ビット・ストリー
   ムの異なるストリームが、異なるプロトコルで送信され
   たデータを含む、電気通信交換ネットワーク・ファブリ
   ック素子。
3. 【請求項３】 請求項１または請求項２に記載の電気通
   信交換ネットワーク・ファブリック素子において、前記
   マイクロプロセッサが、さらに、前記入力ストリームの
   プロトコルと、前記出力ストリームのプロトコルとの間
   でプロトコル変換を行う電気通信交換ネットワーク・フ
   ァブリック素子。
4. 【請求項４】 請求項１または請求項２に記載の電気通
   信交換ネットワーク・ファブリック素子において、前記
   入力ストリーム・プロトコルの一つがパルス・コード変
   調（ＰＣＭ）である電気通信交換ネットワーク・ファブ
   リック素子。
5. 【請求項５】 請求項１または請求項２に記載の電気通
   信交換ネットワーク・ファブリック素子において、前記
   入力ストリーム・プロトコルの一つが、インターネット
   ・プロトコル（ＩＰ）である電気通信交換ネットワーク
   ・ファブリック素子。
6. 【請求項６】 請求項１または請求項２に記載の電気通
   信交換ネットワーク・ファブリック素子において、前記
   入力ストリーム・プロトコルの一つが、非同期転送モー
   ド（ＡＴＭ）プロトコルである電気通信交換ネットワー
   ク・ファブリック素子。
7. 【請求項７】 請求項１または請求項２に記載の電気通
   信交換ネットワーク・ファブリック素子において、さら
   に、それぞれが、共通の複数の入力ストリームから入力
   を受信し、前記出力ストリームの別々のサブセットに出
   力を送信する複数の追加の電気通信交換ファブリック素
   子を備える電気通信交換ネットワーク・ファブリック素
   子。
8. 【請求項８】 請求項１または請求項２に記載の電気通
   信交換ネットワーク・ファブリック素子において、前記
   入力ストリーム・プロトコルの一つが、フレーム・リレ
   ー・プロトコルである電気通信交換ネットワーク・ファ
   ブリック素子。
9. 【請求項９】 請求項１または請求項２に記載の電気通
   信交換ネットワーク・ファブリック素子において、前記
   マイクロプロセッサが、さらに、複数の各出力ストリー
   ムへの、複数のグループのバイトの送信を制御するため
   に、プログラム制御の下で動作し、その場合、デジタル
   ・アクセスおよび交差接続機能を行うために、複数のチ
   ャネルグループを効率的に交換することができる電気通
   信交換ネットワーク・ファブリック素子。
10. 【請求項１０】 請求項１または請求項２に記載の電気
    通信交換ネットワーク・ファブリック素子において、前
    記内部メモリがキャッシュ・メモリを備える電気通信交
    換ネットワーク・ファブリック素子。
11. 【請求項１１】 請求項１または請求項２に記載の電気
    通信交換ネットワーク・ファブリック素子において、さ
    らに、前記マイクロプロセッサによりアクセスすること
    ができる外部メモリを備える電気通信交換ネットワーク
    ・ファブリック素子。
12. 【請求項１２】 請求項１１に記載の電気通信交換ネッ
    トワーク・ファブリック素子において、前記外部メモリ
    がキャッシュ・メモリを備える電気通信交換ネットワー
    ク・ファブリック素子。
13. 【請求項１３】 請求項１または請求項２に記載の電気
    通信交換ネットワーク・ファブリック素子において、前
    記複数の入力ストリームの中の少なくとも一つが、一つ
    以上のプロトコルで送信されたデータを含む入力ストリ
    ームである電気通信交換ネットワーク・ファブリック素
    子。
14. 【請求項１４】 請求項１または請求項２に記載の電気
    通信交換ネットワーク・ファブリック素子において、前
    記複数の出力ストリームの中の少なくとも一つが、一つ
    以上のプロトコルで送信されたデータを含む出力ストリ
    ームである電気通信交換ネットワーク・ファブリック素
    子。
15. 【請求項１５】 請求項１または請求項２に記載の電気
    通信交換ネットワーク・ファブリック素子において、前
    記入力ストリームの中の少なくとも一つが、一つの出力
    ストリームに接続していて、前記入力ストリームの中の
    少なくとも一つ、および対応する一つの出力ストリーム
    が、異なるプロトコルでデータを送信する電気通信交換
    ネットワーク・ファブリック素子。
16. 【請求項１６】 請求項１または請求項２に記載の電気
    通信交換ネットワーク・ファブリック素子において、少
    なくとも一つの入力ストリームが、非同期転送モード
    （ＡＴＭ）プロトコル・ビット・ストリーム上で運ばれ
    てきたインターネット・プロトコル（ＩＰ）データを送
    信する電気通信交換ネットワーク・ファブリック素子。
17. 【請求項１７】 請求項１または請求項２に記載の電気
    通信交換ネットワーク・ファブリック素子において、少
    なくとも一つの出力ストリームが、非同期転送モード
    （ＡＴＭ）プロトコル・ビット・ストリーム上で運ばれ
    てきたインターネット・プロトコル（ＩＰ）データを送
    信する電気通信交換ネットワーク・ファブリック素子。
18. 【請求項１８】 請求項１または請求項２に記載の電気
    通信交換ネットワーク・ファブリック素子において、少
    なくとも一つの入力ストリームが、フレーム・リレー
    （ＦＲ）プロトコル・ビット・ストリーム上で運ばれて
    きたインターネット・プロトコル（ＩＰ）データを送信
    する電気通信交換ネットワーク・ファブリック素子。
19. 【請求項１９】 請求項１または請求項２に記載の電気
    通信交換ネットワーク・ファブリック素子において、少
    なくとも一つの出力ストリームが、フレーム・リレー
    （ＦＲ）プロトコル・ビット・ストリーム上で運ばれて
    きたインターネット・プロトコル（ＩＰ）データを送信
    する電気通信交換ネットワーク・ファブリック素子。
20. 【請求項２０】 請求項１または請求項２に記載の電気
    通信交換ネットワーク・ファブリック素子において、前
    記入力ビット・ストリームの中の少なくとも一つが、直
    列電気通信リンクであり、前記マイクロプロセッサが、
    入力をバイト・フォーマットの同期信号に変換する電気
    通信交換ネットワーク・ファブリック素子。
21. 【請求項２１】 請求項２０に記載の電気通信交換ネッ
    トワーク・ファブリック素子において、前記素子が、さ
    らに、直列電気通信リンク・フォーマットで出力信号を
    発生する電気通信交換ネットワーク・ファブリック素子
22. 【請求項２２】 請求項１または請求項２に記載の電気
    通信交換ネットワーク・ファブリック素子において、前
    記マイクロプロセッサが、さらに、交換制御ソフトウェ
    アを実行するための手段を備え、一台のマイクロプロセ
    ッサが、本質的に交換機のすべての交換機能および交換
    制御機能を制御し、実行する電気通信交換ネットワーク
    ・ファブリック素子。
23. 【請求項２３】 請求項１または請求項２に記載の電気
    通信交換ネットワーク・ファブリック素子において、前
    記マイクロプロセッサが、従来技術の場合特定用途向け
    ＩＣ（ＡＳＩＣ）またはフィールド・プログラマブル・
    ゲート・アレイ（ＦＰＧＡ）で行った、ＡＴＭヘッダ変
    換を行う電気通信交換ネットワーク・ファブリック素
    子。
24. 【請求項２４】 請求項１または請求項２に記載の電気
    通信交換ネットワーク・ファブリック素子において、前
    記入力ストリームの中の少なくとも一つが、前記出力ス
    トリームの中に一つにより送信するために、非同期プロ
    トコルに変換される同期信号を含む、電気通信交換ネッ
    トワーク・ファブリック素子。
25. 【請求項２５】 請求項１または請求項２に記載の電気
    通信交換ネットワーク・ファブリック素子において、前
    記入力ストリームの中の少なくとも一つが、前記出力ス
    トリームの中に一つにより送信するために、同期プロト
    コルに変換される非同期信号を含む、電気通信交換ネッ
    トワーク・ファブリック素子。
26. 【請求項２６】 請求項１または請求項２に記載の電気
    通信交換ネットワーク・ファブリック素子において、前
    記入力ストリームが、フレーム同期ストリームであり、
    前記マイクロプロセッサが、施設プロトコルが必要とす
    る追加情報を追加する電気通信交換ネットワーク・ファ
    ブリック素子。
27. 【請求項２７】 請求項１または請求項２に記載の電気
    通信交換ネットワーク・ファブリック素子において、前
    記施設プロトコルがＳＯＮＥＴである電気通信交換ネッ
    トワーク・ファブリック素子。
28. 【請求項２８】 請求項１または請求項２に記載の電気
    通信交換ネットワーク・ファブリック素子において、前
    記施設プロトコルがＳＤＨである電気通信交換ネットワ
    ーク・ファブリック素子。
29. 【請求項２９】 高度な反復データ処理機能の性能が必
    要な交換システムにおいて、特定用途向けＩＣ（ＡＳＩ
    Ｃ）制御用のマイクロプロセッサ制御の代わりをするス
    テップを含む前記高度な反復データ処理機能を実行する
    ための方法。
30. 【請求項３０】 高度な反復データ処理機能の性能が必
    要な交換システムにおいて、フィールド・プログラマブ
    ル・ゲート・アレイ（ＦＰＧＡ）制御用のマイクロプロ
    セッサ制御の代わりをするステップを含む前記高度な反
    復データ処理機能を実行するための方法。