JP3514215B2 - スケジューリング回路 - Google Patents
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- H04L47/16—Flow control; Congestion control in connection oriented networks, e.g. frame relay
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- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
- H04L69/16—Implementation or adaptation of Internet protocol [IP], of transmission control protocol [TCP] or of user datagram protocol [UDP]
- H04L69/168—Implementation or adaptation of Internet protocol [IP], of transmission control protocol [TCP] or of user datagram protocol [UDP] specially adapted for link layer protocols, e.g. asynchronous transfer mode [ATM], synchronous optical network [SONET] or point-to-point protocol [PPP]
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- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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- Computer Security & Cryptography (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明はスケジューリング回
路、特にＡＴＭ（非同期転送モード）通信ネットワーク
におけるスケジューリング回路に関する。
路、特にＡＴＭ（非同期転送モード）通信ネットワーク
におけるスケジューリング回路に関する。
【０００２】
【従来の技術】ＡＴＭ通信ネットワークにおけるスケジ
ューリング回路の従来技術の例は、例えば特開平１１-
３４０９８３号公報の「スケジューリング回路および方
法」および１９９９年電子情報通信学会総合大会講演論
文集通信２「Ｂ−８−１２」等に開示されている。
ューリング回路の従来技術の例は、例えば特開平１１-
３４０９８３号公報の「スケジューリング回路および方
法」および１９９９年電子情報通信学会総合大会講演論
文集通信２「Ｂ−８−１２」等に開示されている。
【０００３】ＡＴＭ上にＩＰ（インターネットプロトコ
ル）がマッピングされている伝送網および装置では、接
続される対向の装置やネットワークに対してトラフィッ
クが過負荷とならないように、装置の出力側にてＩＰパ
ケットおよびＡＴＭセル単位でそれぞれ申告値により設
定されるトラフィックレートを基準値に適当な遅延を付
加させる。トラフィックを平滑化させるための一連の処
理、即ちスケジューリングを行い、送出するデータを制
御する必要がある。
ル）がマッピングされている伝送網および装置では、接
続される対向の装置やネットワークに対してトラフィッ
クが過負荷とならないように、装置の出力側にてＩＰパ
ケットおよびＡＴＭセル単位でそれぞれ申告値により設
定されるトラフィックレートを基準値に適当な遅延を付
加させる。トラフィックを平滑化させるための一連の処
理、即ちスケジューリングを行い、送出するデータを制
御する必要がある。
【０００４】従来のスケジューリング回路は、例えば図
４に示す如く、ＩＰスケジューリング部４１、フォーマ
ット変換部４２およびＡＴＭスケジューリング部４３よ
り構成される。最初に、ＩＰパケット単位で行う処理の
一連として、ＩＰスケジューリング部４１にてＩＰパケ
ットのスケジューリングを行っている。次に、ＩＰパケ
ットからＡＴＭセルに変換するフォーマット変換部４２
で、ＡＴＭセルへの変換を行う。そして、ＡＴＭスケジ
ューリング部４３にてＡＴＭセル単位でのスケジューリ
ングを行っている。ＡＴＭスケジューリング部４３にお
いて、スケジューリングされないセルが発生した場合に
は、該当ＶＣＩ（仮想チャネル識別子：Virtual Chann
el Identifier）に輻輳が生じたものと判断し、セル単
位に廃棄される。
４に示す如く、ＩＰスケジューリング部４１、フォーマ
ット変換部４２およびＡＴＭスケジューリング部４３よ
り構成される。最初に、ＩＰパケット単位で行う処理の
一連として、ＩＰスケジューリング部４１にてＩＰパケ
ットのスケジューリングを行っている。次に、ＩＰパケ
ットからＡＴＭセルに変換するフォーマット変換部４２
で、ＡＴＭセルへの変換を行う。そして、ＡＴＭスケジ
ューリング部４３にてＡＴＭセル単位でのスケジューリ
ングを行っている。ＡＴＭスケジューリング部４３にお
いて、スケジューリングされないセルが発生した場合に
は、該当ＶＣＩ（仮想チャネル識別子：Virtual Chann
el Identifier）に輻輳が生じたものと判断し、セル単
位に廃棄される。
【０００５】
【発明が解決しようとする課題】上述した従来手法にお
けるスケジューリングの課題として、データグラムの廃
棄が、ＩＰパケットおよびＡＴＭセルの各スケジューリ
ング部４１、４３において行なわれることである。その
ため、トラフィックの状況によっては、過剰的にデータ
グラムが廃棄されることとなる。これを、図５を参照し
て説明する。それぞれセル長が３、２、４および４であ
るＩＰパケット１、２、３および４が連続的に入力され
る場合を想定する。図４のＩＰスケジューリング部４１
でのスケジューリングの結果、パケット２がオーバーフ
ロー状態で廃棄されたとする。スケジューリングされた
残りのＩＰパケット１、３および４は、フォーマット変
換部４２でＡＴＭセルに変換され、それぞれ３セル、４
セルおよび４セルに分割される。更に、ＡＴＭスケジュ
ーリング部４３によって、ＩＰパケット１から分割され
た１セルおよびＩＰパケット３から分割された１セルが
それぞれ廃棄されたとする。この場合には、図５中にＸ
印で示す如く、全体的に１パケット（即ちパケット２）
および２セル（パケット１およびパケット４の各１セ
ル）が廃棄されたことになる。しかし、対向装置等にお
いてＩＰパケットを再構築する際には、ＩＰパケット１
およびＩＰパケット４は、セル欠落のために構築でき
ず、結果的にＩＰパケット３のみの転送しかできないこ
とになる。
けるスケジューリングの課題として、データグラムの廃
棄が、ＩＰパケットおよびＡＴＭセルの各スケジューリ
ング部４１、４３において行なわれることである。その
ため、トラフィックの状況によっては、過剰的にデータ
グラムが廃棄されることとなる。これを、図５を参照し
て説明する。それぞれセル長が３、２、４および４であ
るＩＰパケット１、２、３および４が連続的に入力され
る場合を想定する。図４のＩＰスケジューリング部４１
でのスケジューリングの結果、パケット２がオーバーフ
ロー状態で廃棄されたとする。スケジューリングされた
残りのＩＰパケット１、３および４は、フォーマット変
換部４２でＡＴＭセルに変換され、それぞれ３セル、４
セルおよび４セルに分割される。更に、ＡＴＭスケジュ
ーリング部４３によって、ＩＰパケット１から分割され
た１セルおよびＩＰパケット３から分割された１セルが
それぞれ廃棄されたとする。この場合には、図５中にＸ
印で示す如く、全体的に１パケット（即ちパケット２）
および２セル（パケット１およびパケット４の各１セ
ル）が廃棄されたことになる。しかし、対向装置等にお
いてＩＰパケットを再構築する際には、ＩＰパケット１
およびＩＰパケット４は、セル欠落のために構築でき
ず、結果的にＩＰパケット３のみの転送しかできないこ
とになる。
【０００６】
【発明の目的】従って、本発明の目的は、上述した従来
技術の課題を解決し、セル損失が極力排除され、高信頼
性のスケジューリング回路を提供することである。
技術の課題を解決し、セル損失が極力排除され、高信頼
性のスケジューリング回路を提供することである。
【０００７】本発明のスケジューリング回路は、ＩＰパ
ケットがＡＴＭセル上にマッピングされるデータグラム
を処理する装置において、ＡＴＭスケジューリング部で
輻輳を検出したとき、ＩＰスケジューリング部に対して
バックプレッシャー制御を行い、パケット単位で一括し
て廃棄することが可能なスケジューリング回路を提供す
る。そのため、本発明によるスケジューリング回路は、
受信したＩＰパケットのＩＰスケジューリングを行うと
共に前記ＩＰパケットからＡＴＭセルへのフォーマット
変換を行うＩＰスケジューリング部／フォーマット変換
部と、該ＩＰスケジューリング部／フォーマット変換部
のパケットＦＩＦＯからＡＴＭセルに分割されたセルが
書き込まれる複数のセルＦＩＦＯと、該セルＦＩＦＯか
らの１セル単位の出力を受けてＡＴＭスケジューリング
するＡＴＭスケジューリング部とを備えるスケジューリ
ング回路において、前記ＡＴＭスケジューリング部は、
あるセルがスケジューリングされる際に同一ＶＣＩの次
セルの理論的送出時刻が算出され、該算出値により前記
セルがスケジューリングされないと判定されると、前記
セルＦＩＦＯに対して入力禁止信号を送出する。
ケットがＡＴＭセル上にマッピングされるデータグラム
を処理する装置において、ＡＴＭスケジューリング部で
輻輳を検出したとき、ＩＰスケジューリング部に対して
バックプレッシャー制御を行い、パケット単位で一括し
て廃棄することが可能なスケジューリング回路を提供す
る。そのため、本発明によるスケジューリング回路は、
受信したＩＰパケットのＩＰスケジューリングを行うと
共に前記ＩＰパケットからＡＴＭセルへのフォーマット
変換を行うＩＰスケジューリング部／フォーマット変換
部と、該ＩＰスケジューリング部／フォーマット変換部
のパケットＦＩＦＯからＡＴＭセルに分割されたセルが
書き込まれる複数のセルＦＩＦＯと、該セルＦＩＦＯか
らの１セル単位の出力を受けてＡＴＭスケジューリング
するＡＴＭスケジューリング部とを備えるスケジューリ
ング回路において、前記ＡＴＭスケジューリング部は、
あるセルがスケジューリングされる際に同一ＶＣＩの次
セルの理論的送出時刻が算出され、該算出値により前記
セルがスケジューリングされないと判定されると、前記
セルＦＩＦＯに対して入力禁止信号を送出する。
【０００８】本発明のスケジューリング回路の好適実施
形態によると、ＩＰスケジューリング部／フォーマット
変換部のパケットＦＩＦＯがオーバーフローした場合の
廃棄は、ＩＰスケジューリング部／フォーマット変換部
によりパケット単位に行う。また、ＡＴＭスケジューリ
ング部は、ＡＴＭセルのＶＣＩをセルのヘッダから識別
するセル到着識別部を備える。更に、ＡＴＭスケジュー
リング部は、ＶＣＩ番号を時間単位で管理する理論的送
出時刻管理メモリ、現在時刻を生成する現在時刻カウン
タ、到着セルの現在時刻および理論的送出時刻を比較す
る理論的送出時刻比較／更新回路、セルの送出時刻を決
定する送出時刻決定回路およびセル到着識別部の出力を
受け、現在時刻カウンタが生成する現在時刻および送出
時刻決定回路からの送出時刻によりスケジューリングさ
れたＡＴＭセルを送出する競合制御メモリを備える。
形態によると、ＩＰスケジューリング部／フォーマット
変換部のパケットＦＩＦＯがオーバーフローした場合の
廃棄は、ＩＰスケジューリング部／フォーマット変換部
によりパケット単位に行う。また、ＡＴＭスケジューリ
ング部は、ＡＴＭセルのＶＣＩをセルのヘッダから識別
するセル到着識別部を備える。更に、ＡＴＭスケジュー
リング部は、ＶＣＩ番号を時間単位で管理する理論的送
出時刻管理メモリ、現在時刻を生成する現在時刻カウン
タ、到着セルの現在時刻および理論的送出時刻を比較す
る理論的送出時刻比較／更新回路、セルの送出時刻を決
定する送出時刻決定回路およびセル到着識別部の出力を
受け、現在時刻カウンタが生成する現在時刻および送出
時刻決定回路からの送出時刻によりスケジューリングさ
れたＡＴＭセルを送出する競合制御メモリを備える。
【０００９】
【発明の実施の形態】以下、本発明によるスケジューリ
ング回路の好適実施形態の構成および動作を、添付図、
特に図１〜図３を参照して詳細に説明する。
ング回路の好適実施形態の構成および動作を、添付図、
特に図１〜図３を参照して詳細に説明する。
【００１０】先ず図１は、本発明によるスケジューリン
グ回路の好適実施形態の構成を示すブロック図である。
図１に示すスケジューリング回路は、ＩＰスケジューリ
ング部／フォーマット変換部１１、セルＦＩＦＯ(先入
れ先出しメモリ)１２およびＡＴＭスケジューリング部
１３より構成される。また、ＩＰスケジューリング部／
フォーマット変換部１１は、パケットＦＩＦＯ１１１を
有する。
グ回路の好適実施形態の構成を示すブロック図である。
図１に示すスケジューリング回路は、ＩＰスケジューリ
ング部／フォーマット変換部１１、セルＦＩＦＯ(先入
れ先出しメモリ)１２およびＡＴＭスケジューリング部
１３より構成される。また、ＩＰスケジューリング部／
フォーマット変換部１１は、パケットＦＩＦＯ１１１を
有する。
【００１１】最初に、ＩＰスケジューリング部／フォー
マット変換部１１にて、装置内部から受信されるＩＰパ
ケットのＩＰスケジューリングが行われる。続いて、該
当ＩＰパケットからＡＴＭセルへのフォーマット変換が
行われる。ＩＰスケジューリング部によるスケジューリ
ングは、ＩＰ単位で行われている。スケジューリングさ
れたＩＰパケットは、フォーマット変換部においてネッ
トワーク操縦者によって割り当てられるＶＣＩ番号を有
したＡＴＭセルへのマッピングが行われ、このＶＣＩ単
位にキューイングが行われる。即ち、ＩＰスケジューリ
ングに必要とされるパケットＦＩＦＯ１１１をＶＣＩ単
位に有する。各ＶＣＩのパケットＦＩＦＯ１１１から
は、ＩＰパケットが各パケットを構成するＡＴＭセルに
分割され、分割された数のセルがセルＦＩＦＯ１２に書
き込まれる。セルＦＩＦＯ１２から、周知のラウンドロ
ビン法を用いて１セル毎にＡＴＭスケジューリング部１
３に出力され、セル単位のスケジューリングが行われ
る。
マット変換部１１にて、装置内部から受信されるＩＰパ
ケットのＩＰスケジューリングが行われる。続いて、該
当ＩＰパケットからＡＴＭセルへのフォーマット変換が
行われる。ＩＰスケジューリング部によるスケジューリ
ングは、ＩＰ単位で行われている。スケジューリングさ
れたＩＰパケットは、フォーマット変換部においてネッ
トワーク操縦者によって割り当てられるＶＣＩ番号を有
したＡＴＭセルへのマッピングが行われ、このＶＣＩ単
位にキューイングが行われる。即ち、ＩＰスケジューリ
ングに必要とされるパケットＦＩＦＯ１１１をＶＣＩ単
位に有する。各ＶＣＩのパケットＦＩＦＯ１１１から
は、ＩＰパケットが各パケットを構成するＡＴＭセルに
分割され、分割された数のセルがセルＦＩＦＯ１２に書
き込まれる。セルＦＩＦＯ１２から、周知のラウンドロ
ビン法を用いて１セル毎にＡＴＭスケジューリング部１
３に出力され、セル単位のスケジューリングが行われ
る。
【００１２】ＡＴＭスケジューリング部１３では、ある
セルがスケジューリングされる際に、同一ＶＣＩの次セ
ルの理論的送出時刻が算出される。その値によって、該
当セルがスケジューリングされるか否かの判定が行われ
る。スケジューリングされないと判定された時点で、該
当ＶＣＩのセルＦＩＦＯ１２に対して入力禁止信号を送
出し、セルＦＩＦＯ１２からのセル出力を抑制してい
る。換言すれば、ＡＴＭセルがスケジューリングできな
い状態のときに、該当ＶＣＩに対してバックプレッシャ
ー制御を行うことで、セル単位での廃棄がされない処理
となっている。セルＦＩＦＯ１２からは、１セル単位で
ＡＴＭスケジューリング部１３に渡される。１つのＩＰ
パケットから分割された全てのセルがＡＴＭスケジュー
リング部１３に送出された時点で、ＩＰスケジューリン
グ部／フォーマット変換部１１へ制御信号Coを送出し、
新たなＩＰパケットをパケットＦＩＦＯ１１１から受信
して再び分割処理を行う。パケットＦＩＦＯ１１１がオ
ーバーフローした場合の廃棄は、パケット単位でＩＰス
ケジューリング部／フォーマット変換部１１にて行われ
ることとなる。
セルがスケジューリングされる際に、同一ＶＣＩの次セ
ルの理論的送出時刻が算出される。その値によって、該
当セルがスケジューリングされるか否かの判定が行われ
る。スケジューリングされないと判定された時点で、該
当ＶＣＩのセルＦＩＦＯ１２に対して入力禁止信号を送
出し、セルＦＩＦＯ１２からのセル出力を抑制してい
る。換言すれば、ＡＴＭセルがスケジューリングできな
い状態のときに、該当ＶＣＩに対してバックプレッシャ
ー制御を行うことで、セル単位での廃棄がされない処理
となっている。セルＦＩＦＯ１２からは、１セル単位で
ＡＴＭスケジューリング部１３に渡される。１つのＩＰ
パケットから分割された全てのセルがＡＴＭスケジュー
リング部１３に送出された時点で、ＩＰスケジューリン
グ部／フォーマット変換部１１へ制御信号Coを送出し、
新たなＩＰパケットをパケットＦＩＦＯ１１１から受信
して再び分割処理を行う。パケットＦＩＦＯ１１１がオ
ーバーフローした場合の廃棄は、パケット単位でＩＰス
ケジューリング部／フォーマット変換部１１にて行われ
ることとなる。
【００１３】ＡＴＭスケジューリング部１３におけるス
ケジューリングの動作例を、図２を参照して説明する。
図２は、ＡＴＭスケジューリング部１３の詳細構成を示
すブロック図である。このＡＴＭスケジューリング部１
３は、セル到着識別部２１、理論的送出時刻管理メモリ
２２、現在時刻カウンタ２３、理論的送出時刻比較／更
新回路２４、送出時刻決定回路２５、パラメータメモリ
２６、加算回路２７および競合制御メモリ２８より構成
される。
ケジューリングの動作例を、図２を参照して説明する。
図２は、ＡＴＭスケジューリング部１３の詳細構成を示
すブロック図である。このＡＴＭスケジューリング部１
３は、セル到着識別部２１、理論的送出時刻管理メモリ
２２、現在時刻カウンタ２３、理論的送出時刻比較／更
新回路２４、送出時刻決定回路２５、パラメータメモリ
２６、加算回路２７および競合制御メモリ２８より構成
される。
【００１４】装置内部からＡＴＭセルがＡＴＭスケジュ
ーリング部１３に到着すると、セル到着識別部２１にて
ＡＴＭセルのＶＣＩがセルのヘッダから識別される。理
論的送出時刻管理メモリ２２は、ＶＣＩ単位に、そのＶ
ＣＩ番号をヘッダに持つセルが出力されるべき時刻を内
部変数として時間単位で管理しており、アドレスがＶＣ
Ｉ番号、データが理論的送出時刻となるメモリ構造を有
する。セル到着識別部２１で識別されたＶＣＩは、理論
的送出時刻管理メモリ２２に渡され、上述したＶＣＩに
よって参照される理論的送出時刻を読み出す。そして、
理論的送出時刻比較／更新回路２４により、現在時刻カ
ウンタ２３によって生成される到着セルの現在時刻が理
論的送出時刻より大か否かを比較し、大のとき即ちセル
の到着時刻が理論的送出時刻より遅いときは、理論的送
出時刻を到着時刻で更新する。これは、この条件に当て
はまるときは、該当ＶＣＩの到着トラフィックが申告値
を下回っていることと等価である。そのため、この到着
時刻を新たな基準として再びその時刻から次以降に到着
するセルのスケジューリングを行う必要があることに起
因する。
ーリング部１３に到着すると、セル到着識別部２１にて
ＡＴＭセルのＶＣＩがセルのヘッダから識別される。理
論的送出時刻管理メモリ２２は、ＶＣＩ単位に、そのＶ
ＣＩ番号をヘッダに持つセルが出力されるべき時刻を内
部変数として時間単位で管理しており、アドレスがＶＣ
Ｉ番号、データが理論的送出時刻となるメモリ構造を有
する。セル到着識別部２１で識別されたＶＣＩは、理論
的送出時刻管理メモリ２２に渡され、上述したＶＣＩに
よって参照される理論的送出時刻を読み出す。そして、
理論的送出時刻比較／更新回路２４により、現在時刻カ
ウンタ２３によって生成される到着セルの現在時刻が理
論的送出時刻より大か否かを比較し、大のとき即ちセル
の到着時刻が理論的送出時刻より遅いときは、理論的送
出時刻を到着時刻で更新する。これは、この条件に当て
はまるときは、該当ＶＣＩの到着トラフィックが申告値
を下回っていることと等価である。そのため、この到着
時刻を新たな基準として再びその時刻から次以降に到着
するセルのスケジューリングを行う必要があることに起
因する。
【００１５】理論的送出時刻比較／更新回路２４によっ
て決定されたセルの理論的送出時刻は、送出時刻決定回
路２５によって該当セルが出力される時刻の決定に用い
られる。このようにして決定された時刻は、競合制御メ
モリ２８に渡され、これをアドレスとしてセル到着識別
部２１からのセルを書き込む。そして、競合制御メモリ
２８は、アドレスが個々のセルの送出されるべき時刻、
データがセル自体となるメモリ構造を有する。より具体
的には、到着したセルの現在時刻が理論的送出時刻比較
／更新回路２４で更新された理論的送出時刻より小か否
かを比較し、小のとき即ちセルが理論的送出時刻より早
く到着しすぎたときは、理論的送出時刻に該当セルが送
出されるように送出時刻を決定することで、申告レート
に従ったスケジューリングを行うようにしている。
て決定されたセルの理論的送出時刻は、送出時刻決定回
路２５によって該当セルが出力される時刻の決定に用い
られる。このようにして決定された時刻は、競合制御メ
モリ２８に渡され、これをアドレスとしてセル到着識別
部２１からのセルを書き込む。そして、競合制御メモリ
２８は、アドレスが個々のセルの送出されるべき時刻、
データがセル自体となるメモリ構造を有する。より具体
的には、到着したセルの現在時刻が理論的送出時刻比較
／更新回路２４で更新された理論的送出時刻より小か否
かを比較し、小のとき即ちセルが理論的送出時刻より早
く到着しすぎたときは、理論的送出時刻に該当セルが送
出されるように送出時刻を決定することで、申告レート
に従ったスケジューリングを行うようにしている。
【００１６】一方、該当ＶＣＩの次セルが送出されるべ
き時刻を、理論的送出時刻に対してパラメータメモリ２
６から読み出されるセルの間隔を加算回路２７で足し合
わせることで決定させ、理論的送出時刻管理メモリ２２
に書き込む。パラメータメモリ２６には、各ＶＣＩ毎に
予めネットワーク操縦者から設定される、申告レートの
逆数がセルの送出間隔として格納されており、ＶＣＩ番
号をアドレスとする各セルの送出間隔が参照され得るデ
ータ構造を有している。競合制御メモリ２８からの送出
は、現在時刻カウンタ２３によって決定される現在時刻
によってシーケンシャルに行われる。送出時刻決定回路
２５にて決定されるセルの送出時刻に至るまで、該当セ
ルを一時格納する処理を行っている。セルが競合制御メ
モリ２８に書き込めない状態、換言すればセルが装置内
部にて輻輳状態となっていることの判断は、加算回路２
７で足し合わせる理論的送出時刻の値が競合制御メモリ
２８にて管理され得る時刻を超越する場合であり、この
とき入力禁止信号をセルＦＩＦＯ１２に対して出力す
る。
き時刻を、理論的送出時刻に対してパラメータメモリ２
６から読み出されるセルの間隔を加算回路２７で足し合
わせることで決定させ、理論的送出時刻管理メモリ２２
に書き込む。パラメータメモリ２６には、各ＶＣＩ毎に
予めネットワーク操縦者から設定される、申告レートの
逆数がセルの送出間隔として格納されており、ＶＣＩ番
号をアドレスとする各セルの送出間隔が参照され得るデ
ータ構造を有している。競合制御メモリ２８からの送出
は、現在時刻カウンタ２３によって決定される現在時刻
によってシーケンシャルに行われる。送出時刻決定回路
２５にて決定されるセルの送出時刻に至るまで、該当セ
ルを一時格納する処理を行っている。セルが競合制御メ
モリ２８に書き込めない状態、換言すればセルが装置内
部にて輻輳状態となっていることの判断は、加算回路２
７で足し合わせる理論的送出時刻の値が競合制御メモリ
２８にて管理され得る時刻を超越する場合であり、この
とき入力禁止信号をセルＦＩＦＯ１２に対して出力す
る。
【００１７】次に、本発明によるスケジューリング回路
が実際に処理する具体的なデータグラムを用いて、動作
を説明する。図３は、本発明によるスケジューリング回
路における処理の流れを表すデータグラムの流れであ
る。図３のデータグラムによれば、ＩＰパケット１が到
着後、フォーマット変換において３セル（セル１−１、
１−２および１−３）に分割されるとする。セル１−１
およびセル１−２については、ＡＴＭスケジューリング
部１３にて送出時刻が決定される。しかし、セル１−３
がスケジューリングできないとき、換言すればセル１−
２の送出決定時刻において、次セル１−３の理論的送出
時刻に対するスケジューリングが不可能となったとき、
セルＦＩＦＯ１２に対して入力禁止信号を送出し、セル
１−３をメモリに空きが生じる契機まで、セルＦＩＦＯ
１２に滞留させておく。セルＦＩＦＯ１２からＩＰスケ
ジューリング部／フォーマット変換部１１への制御信号
Ｃoは、該当パケットを構成する全てのセルのスケジュ
ーリング処理が終わったとき、即ちセルＦＩＦＯ１２が
空になったとき送出される。そこで、結果的に図３にお
けるＩＰパケット２がＩＰスケジューリング部／フォー
マット変換部１１のパケットＦＩＦＯ１１１に残留する
こととなり、ＩＰパケット単位で遅延される。このよう
に、ＩＰパケット２からのセル分割処理は、セル１−３
がスケジューリング可能となった後で行われることとな
る。
が実際に処理する具体的なデータグラムを用いて、動作
を説明する。図３は、本発明によるスケジューリング回
路における処理の流れを表すデータグラムの流れであ
る。図３のデータグラムによれば、ＩＰパケット１が到
着後、フォーマット変換において３セル（セル１−１、
１−２および１−３）に分割されるとする。セル１−１
およびセル１−２については、ＡＴＭスケジューリング
部１３にて送出時刻が決定される。しかし、セル１−３
がスケジューリングできないとき、換言すればセル１−
２の送出決定時刻において、次セル１−３の理論的送出
時刻に対するスケジューリングが不可能となったとき、
セルＦＩＦＯ１２に対して入力禁止信号を送出し、セル
１−３をメモリに空きが生じる契機まで、セルＦＩＦＯ
１２に滞留させておく。セルＦＩＦＯ１２からＩＰスケ
ジューリング部／フォーマット変換部１１への制御信号
Ｃoは、該当パケットを構成する全てのセルのスケジュ
ーリング処理が終わったとき、即ちセルＦＩＦＯ１２が
空になったとき送出される。そこで、結果的に図３にお
けるＩＰパケット２がＩＰスケジューリング部／フォー
マット変換部１１のパケットＦＩＦＯ１１１に残留する
こととなり、ＩＰパケット単位で遅延される。このよう
に、ＩＰパケット２からのセル分割処理は、セル１−３
がスケジューリング可能となった後で行われることとな
る。
【００１８】以上、本発明によるスケジューリング回路
の好適実施形態の構成および動作を詳述した。しかし、
斯かる実施形態は、本発明の単なる例示に過ぎず、何ら
本発明を限定するものではない。本発明の要旨を逸脱す
ることなく、特定用途に応じて種々の変形変更が可能で
あること、当業者には容易に理解できよう。
の好適実施形態の構成および動作を詳述した。しかし、
斯かる実施形態は、本発明の単なる例示に過ぎず、何ら
本発明を限定するものではない。本発明の要旨を逸脱す
ることなく、特定用途に応じて種々の変形変更が可能で
あること、当業者には容易に理解できよう。
【００１９】
【発明の効果】以上説明した構成図および具体的なデー
タグラムを用いた処理動作から理解される如く、本発明
のスケジューリング回路によると、データグラムの廃棄
は全てＩＰパケット単位で行われることとなる。その理
由は、ＡＴＭスケジューリング部にて輻輳を検出した際
に、バックプレッシャー制御をＩＰパケットからのフォ
ーマット変換部に対して施されるからである。換言すれ
ば、ＡＴＭセル単位での廃棄が行われることが皆無とな
る。その結果、対向装置等でＩＰパケットを再構築する
際に復元率を高くすることとなり、全体としてＩＰパケ
ットのスループットが高い通信ネットワークを提供でき
るという実用上の顕著な効果が得られる。
タグラムを用いた処理動作から理解される如く、本発明
のスケジューリング回路によると、データグラムの廃棄
は全てＩＰパケット単位で行われることとなる。その理
由は、ＡＴＭスケジューリング部にて輻輳を検出した際
に、バックプレッシャー制御をＩＰパケットからのフォ
ーマット変換部に対して施されるからである。換言すれ
ば、ＡＴＭセル単位での廃棄が行われることが皆無とな
る。その結果、対向装置等でＩＰパケットを再構築する
際に復元率を高くすることとなり、全体としてＩＰパケ
ットのスループットが高い通信ネットワークを提供でき
るという実用上の顕著な効果が得られる。
【図１】本発明によるスケジューリング回路の好適実施
形態の構成を示すブロック図である。
形態の構成を示すブロック図である。
【図２】図１に示すスケジューリング回路中におけるＡ
ＴＭスケジューリング部の詳細構成を示すブロック図で
ある。
ＴＭスケジューリング部の詳細構成を示すブロック図で
ある。
【図３】図１に示すスケジューリング回路による具体的
なデータグラムを用いた処理動作の説明図である。
なデータグラムを用いた処理動作の説明図である。
【図４】従来のスケジューリング回路の構成を示すブロ
ック図である。
ック図である。
【図５】従来のスケジューリング回路による具体的なデ
ータグラムを用いた処理動作の説明図である。
ータグラムを用いた処理動作の説明図である。
１１ ＩＰスケジューリング部／フォーマット変換
部 １１１ パケットＦＩＦＯ １２ セルＦＩＦＯ １３ ＡＴＭスケジューリング部 ２１ セル到着識別部 ２２ 理論的送出時刻管理メモリ ２３ 現在時刻カウンタ ２４ 理論的送出時刻比較／更新回路 ２５ 送出時刻決定回路 ２６ パラメータメモリ ２７ 加算回路 ２８ 競合制御メモリ
部 １１１ パケットＦＩＦＯ １２ セルＦＩＦＯ １３ ＡＴＭスケジューリング部 ２１ セル到着識別部 ２２ 理論的送出時刻管理メモリ ２３ 現在時刻カウンタ ２４ 理論的送出時刻比較／更新回路 ２５ 送出時刻決定回路 ２６ パラメータメモリ ２７ 加算回路 ２８ 競合制御メモリ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平９−321776（ＪＰ，Ａ)
特開 平11−112525（ＪＰ，Ａ)
特開 平11−340983（ＪＰ，Ａ)
特開 平10−242999（ＪＰ，Ａ)
特開 平９−83525（ＪＰ，Ａ)
1999年電子情報通信学会総合大会Ｂ−
８−12
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 12/56
Claims (4)
- 【請求項１】受信したＩＰパケットのＩＰスケジューリ
ングを行うと共に前記ＩＰパケットからＡＴＭセルへの
フォーマット変換を行うＩＰスケジューリング部／フォ
ーマット変換部と、該ＩＰスケジューリング部／フォー
マット変換部のパケットＦＩＦＯからＡＴＭセルに分割
されたセルが書き込まれる複数のセルＦＩＦＯと、該セ
ルＦＩＦＯからの１セル単位の出力を受けてＡＴＭスケ
ジューリングするＡＴＭスケジューリング部とを備える
スケジューリング回路において、 前記ＡＴＭスケジューリング部は、あるセルがスケジュ
ーリングされる際に同一ＶＣＩの次セルの理論的送出時
刻が算出され、該算出値により前記セルがスケジューリ
ングされないと判定されると、前記セルＦＩＦＯに対し
て入力禁止信号を送出する ことを特徴とするスケジュー
リング回路。 - 【請求項２】前記ＩＰスケジューリング部／フォーマッ
ト変換部の前記パケットＦＩＦＯがオーバーフローした
場合の廃棄は、前記ＩＰスケジューリング部 / フォーマ
ット変換部によりパケット単位で行うことを特徴とする
請求項１に記載のスケジューリング回路。 - 【請求項３】前記ＡＴＭスケジューリング部は、前記Ａ
ＴＭセルのＶＣＩをセルのヘッダから識別するセル到着
識別部を備えることを特徴とする請求項１又は２に記載
のスケジューリング回路。 - 【請求項４】前記ＡＴＭスケジューリング部は、更にＶ
ＣＩ番号を時間単位で管理する理論的送出時刻管理メモ
リ、現在時刻を生成する現在時刻カウンタ、到着セルの
現在時刻および理論的送出時刻を比較する理論的送出時
刻比較 / 更新回路、セルの送出時刻を決定する送出時刻
決定回路、前記セル到着識別部の出力を受け、前記現在
時刻カウンタが生成する現在時刻および前記送出時刻決
定回路からの送出時刻によりスケジューリングされたＡ
ＴＭセルを送出する競合制御メモリを備えることを特徴
とする請求項３に記載のスケジューリング回路。
Priority Applications (2)
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|---|---|---|---|
| JP2000154718A JP3514215B2 (ja) | 2000-05-25 | 2000-05-25 | スケジューリング回路 |
| US09/865,219 US7133932B2 (en) | 2000-05-25 | 2001-05-25 | Scheduling system using packet FIFOs and cell FIFOs for converting IP packets to ATM cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000154718A JP3514215B2 (ja) | 2000-05-25 | 2000-05-25 | スケジューリング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001339398A JP2001339398A (ja) | 2001-12-07 |
| JP3514215B2 true JP3514215B2 (ja) | 2004-03-31 |
Family
ID=18659775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000154718A Expired - Fee Related JP3514215B2 (ja) | 2000-05-25 | 2000-05-25 | スケジューリング回路 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3514215B2 (ja) |
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|---|---|---|---|---|
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| CN104426796A (zh) * | 2013-08-21 | 2015-03-18 | 中兴通讯股份有限公司 | 一种路由器的拥塞避免方法及装置 |
| US11689440B2 (en) * | 2019-02-06 | 2023-06-27 | Marvell Israel (M.I.S.L) Ltd. | Method and apparatus for transmit time timestamping |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5999534A (en) * | 1996-12-26 | 1999-12-07 | Daewoo Electronics Co., Ltd. | Method and apparatus for scheduling cells for use in a static priority scheduler |
| EP0853408A3 (en) * | 1997-01-08 | 2003-03-26 | Oki Electric Industry Co., Ltd. | Apparatus for controlling cell transmission timing |
| US6014367A (en) * | 1997-04-25 | 2000-01-11 | Mmc Networks, Inc | Method for weighted fair queuing for ATM cell scheduling |
| JP3206537B2 (ja) * | 1998-02-09 | 2001-09-10 | 日本電気株式会社 | Ａｔｍ通信装置の制御方法、ａｔｍ通信装置及びその記録媒体 |
| JP3063726B2 (ja) * | 1998-03-06 | 2000-07-12 | 日本電気株式会社 | トラヒックシェーパ |
| JP3805101B2 (ja) * | 1998-04-23 | 2006-08-02 | 富士通株式会社 | 通信システム |
| JP3635926B2 (ja) * | 1998-05-14 | 2005-04-06 | Ｋｄｄｉ株式会社 | 網接続装置 |
| US6628652B1 (en) * | 1998-09-18 | 2003-09-30 | Lucent Technologies Inc. | Flexible telecommunications switching network |
| JP3866425B2 (ja) * | 1998-11-12 | 2007-01-10 | 株式会社日立コミュニケーションテクノロジー | パケットスイッチ |
| JP4004669B2 (ja) * | 1998-11-26 | 2007-11-07 | 株式会社日立コミュニケーションテクノロジー | 音声パケット多重化方法及び装置 |
| US6829224B1 (en) * | 1999-02-04 | 2004-12-07 | Cisco Technology, Inc. | Method and apparatus for smoothing the rate of packet discards for random early detection in an ATM switch |
| JP2000253049A (ja) * | 1999-03-01 | 2000-09-14 | Fujitsu Ltd | ルーティング装置およびルーティング方法 |
| US6618378B1 (en) * | 1999-07-21 | 2003-09-09 | Alcatel Canada Inc. | Method and apparatus for supporting multiple class of service connections in a communications network |
-
2000
- 2000-05-25 JP JP2000154718A patent/JP3514215B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-25 US US09/865,219 patent/US7133932B2/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| １９９９年電子情報通信学会総合大会Ｂ−８−１２ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001339398A (ja) | 2001-12-07 |
| US20010047425A1 (en) | 2001-11-29 |
| US7133932B2 (en) | 2006-11-07 |
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