JP3456398B2 - プロセッサ間ネットワークのフロー制御方法および装置 - Google Patents
プロセッサ間ネットワークのフロー制御方法および装置Info
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
- G06F15/17393—Indirect interconnection networks non hierarchical topologies having multistage networks, e.g. broadcasting scattering, gathering, hot spot contention, combining/decombining
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Description
【０００１】
【発明の属する技術分野】本発明は、複数のスイッチに
より構成されたプロセッサ間ネットワークの、スイッチ
間と、そのネットワークに接続されたプロセッサとスイ
ッチ間でのパケット転送時のフロー制御の方法と装置に
関する。
より構成されたプロセッサ間ネットワークの、スイッチ
間と、そのネットワークに接続されたプロセッサとスイ
ッチ間でのパケット転送時のフロー制御の方法と装置に
関する。
【０００２】
【従来の技術】入力ポートに側に［ポート数］の２乗個
のＦＩＦＯメモリを備えるクロスポイントバッファ方式
のスイッチでは、ＦＩＦＯへの書き込み時に他のポート
からの書き込み手との競合が起こらないため、ＦＩＦＯ
さえ空いていればいつでも書き込むことが可能で あ
る。しかしながら、ＦＩＦＯメモリを［ポート数]の２
乗個必要とするため、チップ のゲート数の制限からス
イッチ内に実装できる１つのＦＩＦＯメモリの容量は小
さく ならざるを得ない。
のＦＩＦＯメモリを備えるクロスポイントバッファ方式
のスイッチでは、ＦＩＦＯへの書き込み時に他のポート
からの書き込み手との競合が起こらないため、ＦＩＦＯ
さえ空いていればいつでも書き込むことが可能で あ
る。しかしながら、ＦＩＦＯメモリを［ポート数]の２
乗個必要とするため、チップ のゲート数の制限からス
イッチ内に実装できる１つのＦＩＦＯメモリの容量は小
さく ならざるを得ない。
【０００３】バーチャルカットスルー方式では、１個の
パケット全体を受けとれるだけの容量の受信側ＦＩＦＯ
が空かなければ送り始めないため、スイッチ間のリンク
をパケットが占有するのは、パケットを転送するのに必
要な時間だけである。そのため、ネッ トワーク全体と
してのスループットが上がるという利点がある。
パケット全体を受けとれるだけの容量の受信側ＦＩＦＯ
が空かなければ送り始めないため、スイッチ間のリンク
をパケットが占有するのは、パケットを転送するのに必
要な時間だけである。そのため、ネッ トワーク全体と
してのスループットが上がるという利点がある。
【０００４】この２つの方式を組み合わせたスイッチを
作る場合には、やはり、ＦＩＦＯの容量が 問題とな
る。必要となるＦＩＦＯの個数が［ポート数]の２乗個
と多いため、一つのＦＩＦＯの容量は小さくならざるを
得ない。しかし、バーチャルカットスルーを実現するた
めには、１つのＦＩＦＯの容量としては、少なくともパ
ケット１個が格納できる 容量が必要である。
作る場合には、やはり、ＦＩＦＯの容量が 問題とな
る。必要となるＦＩＦＯの個数が［ポート数]の２乗個
と多いため、一つのＦＩＦＯの容量は小さくならざるを
得ない。しかし、バーチャルカットスルーを実現するた
めには、１つのＦＩＦＯの容量としては、少なくともパ
ケット１個が格納できる 容量が必要である。
【０００５】一方、１つのパケットは、その宛先等の制
御情報が入ったヘッダの部分と実際に送られるデータの
部分から構成されているので、１個のパケットの長さを
大きくするほど、パケットヘッダの割合は小さくなるの
で、効率良くデータを送れることになる。
御情報が入ったヘッダの部分と実際に送られるデータの
部分から構成されているので、１個のパケットの長さを
大きくするほど、パケットヘッダの割合は小さくなるの
で、効率良くデータを送れることになる。
【０００６】以上の条件をまとめると、クロスポイント
バッファ方式を用いるため、ＦＩＦＯの大きさが小さく
なるが、バーチャルカットスルー方式を採用するので、
ＦＩＦＯには少なくとも１個のパケットが格納できなけ
ればならず、また、１個のパケットでのデータの転送の
効率を考えると、パケット長はできるだけ大きくしなけ
ればならない。これらの条件を考え合わせると、１個の
パケットの最大長は、１個のＦＩＦＯメモリの容量よ
り、少し小さい大きさとするしかない。
バッファ方式を用いるため、ＦＩＦＯの大きさが小さく
なるが、バーチャルカットスルー方式を採用するので、
ＦＩＦＯには少なくとも１個のパケットが格納できなけ
ればならず、また、１個のパケットでのデータの転送の
効率を考えると、パケット長はできるだけ大きくしなけ
ればならない。これらの条件を考え合わせると、１個の
パケットの最大長は、１個のＦＩＦＯメモリの容量よ
り、少し小さい大きさとするしかない。
【０００７】バーチャルカットスルー方式なので、前段
のスイッチに対してＦＩＦＯが書き込み可能であること
を知らせる書き込み可能信号を出力できるのは、パケッ
ト１個が受け取れるようになった時点である。
のスイッチに対してＦＩＦＯが書き込み可能であること
を知らせる書き込み可能信号を出力できるのは、パケッ
ト１個が受け取れるようになった時点である。
【０００８】従来方式のＦＩＦＯメモリでは、ＦＩＦＯ
メモリ内にデータが全くなく読み出せない場合を示すｅ
ｍｐｔｙ信号と、ＦＩＦＯメモリ内にデータが一杯で書
き込めないことを示すｆｕｌｌ信号を使ってフロー制御
を行なっている。また、フロー制御にかかる時間を考慮
し、あと数ワード読み出すとｅｍｐｔｙになる状態を示
すａｌｍｏｓｔ ｅｍｐｔｙ信号や、あと数ワード書き
込むとｆｕｌｌになる状態を示すａｌｍｏｓｔ ｆｕｌ
ｌ信号を備えているものもある。いずれの信号もレベル
でそれぞれの状態を表している。
メモリ内にデータが全くなく読み出せない場合を示すｅ
ｍｐｔｙ信号と、ＦＩＦＯメモリ内にデータが一杯で書
き込めないことを示すｆｕｌｌ信号を使ってフロー制御
を行なっている。また、フロー制御にかかる時間を考慮
し、あと数ワード読み出すとｅｍｐｔｙになる状態を示
すａｌｍｏｓｔ ｅｍｐｔｙ信号や、あと数ワード書き
込むとｆｕｌｌになる状態を示すａｌｍｏｓｔ ｆｕｌ
ｌ信号を備えているものもある。いずれの信号もレベル
でそれぞれの状態を表している。
【０００９】従来方式のＦＩＦＯメモリを、クロスポイ
ントバッファ方式で、かつ、バーチャルカットスルー方
式のスイッチに使用しようとすると、パケットの最大長
がＦＩＦＯメモリの容量よりも少し小さいため、次段の
ＦＩＦＯに書き込めるかどうかを判断するのは、ＦＩＦ
Ｏメモリからのｅｍｐｔｙまたは、ａｌｍｏｓｔ ｅｍ
ｐｔｙフラグを使わざるを得ない。なぜなら、バーチャ
ルカットスルー方式では、一度パケットを書き始めると
最後までＦＩＦＯに書き込むため、書き込みの途中でＯ
Ｎになるｆｕｌｌフラグ、ａｌｍｏｓｔ ｆｕｌｌフラ
グでフロー制御を行なうことはできない。
ントバッファ方式で、かつ、バーチャルカットスルー方
式のスイッチに使用しようとすると、パケットの最大長
がＦＩＦＯメモリの容量よりも少し小さいため、次段の
ＦＩＦＯに書き込めるかどうかを判断するのは、ＦＩＦ
Ｏメモリからのｅｍｐｔｙまたは、ａｌｍｏｓｔ ｅｍ
ｐｔｙフラグを使わざるを得ない。なぜなら、バーチャ
ルカットスルー方式では、一度パケットを書き始めると
最後までＦＩＦＯに書き込むため、書き込みの途中でＯ
Ｎになるｆｕｌｌフラグ、ａｌｍｏｓｔ ｆｕｌｌフラ
グでフロー制御を行なうことはできない。
【００１０】ｅｍｐｔｙフラグを使ってのフロー制御
は、１．ｅｍｐｔｙフラグがＯＮの場合には、ＦＩＦＯ
は空の状態なので、ＦＩＦＯメモリの容量よりも小さい
パケットは必ず最後まで書き込めるので、書き込み可能
と判断し、パケットを書き込み始める。２．ｅｍｐｔｙ
フラグがＯＦＦの場合には、パケットの長さによっては
パケットの最後まで書き込めるかもしれないが、書き込
めないかもしれないので、書き込み始めない。となる。
は、１．ｅｍｐｔｙフラグがＯＮの場合には、ＦＩＦＯ
は空の状態なので、ＦＩＦＯメモリの容量よりも小さい
パケットは必ず最後まで書き込めるので、書き込み可能
と判断し、パケットを書き込み始める。２．ｅｍｐｔｙ
フラグがＯＦＦの場合には、パケットの長さによっては
パケットの最後まで書き込めるかもしれないが、書き込
めないかもしれないので、書き込み始めない。となる。
【００１１】１つのパケットを次段のスイッチのＦＩＦ
Ｏに書き込むと、次のパケットを書き込めるようになる
には、前のパケットがすべてＦＩＦＯから読み出され、
ｅｍｐｔｙフラグがＯＮになる時点である。つまり、次
段のＦＩＦＯがすべて読み出されないと、次のパ ケッ
トが書き込み可能にならない。
Ｏに書き込むと、次のパケットを書き込めるようになる
には、前のパケットがすべてＦＩＦＯから読み出され、
ｅｍｐｔｙフラグがＯＮになる時点である。つまり、次
段のＦＩＦＯがすべて読み出されないと、次のパ ケッ
トが書き込み可能にならない。
【００１２】このように、クロスポイントバッファ方式
で、バーチャルカットスルー方式のスイッチでは、ＦＩ
ＦＯメモリの大きさがパケット１個の大きさに近いこと
により、従来方式のＦＩＦＯメモリのフロー制御では、
ｅｍｐｔｙフラグを用いたフロー制御となり、 大きな
オーバヘッドが生じてしまう。
で、バーチャルカットスルー方式のスイッチでは、ＦＩ
ＦＯメモリの大きさがパケット１個の大きさに近いこと
により、従来方式のＦＩＦＯメモリのフロー制御では、
ｅｍｐｔｙフラグを用いたフロー制御となり、 大きな
オーバヘッドが生じてしまう。
【００１３】
【発明が解決しようとする課題】第一の問題点は、次段
のスイッチのＦＩＦＯメモリ内のパケットが転送され
て、次段のスイッチのＦＩＦＯメモリが空になるまで、
次のパケットの書き込みを許可できないので、前段のス
イッチの次のパケットの書き込みが待たされる点であ
る。
のスイッチのＦＩＦＯメモリ内のパケットが転送され
て、次段のスイッチのＦＩＦＯメモリが空になるまで、
次のパケットの書き込みを許可できないので、前段のス
イッチの次のパケットの書き込みが待たされる点であ
る。
【００１４】その理由は、次段ＦＩＦＯメモリが書き込
めるかどうかはＦＩＦＯメモリのｅｍｐｔｙフラグ、ａ
ｌｍｏｓｔ ｅｍｐｔｙフラグでしか伝える手段がない
ためである。また、バーチャルカットスルー方式なの
で、ＦＩＦＯが溢れてもパケットの転送を止めることが
できないので、ＦＩＦＯメモリのｆｕｌｌフラグ、ａｌ
ｍｏｓｔ ｆｕｌｌフラグが使え ないことも理由であ
る。
めるかどうかはＦＩＦＯメモリのｅｍｐｔｙフラグ、ａ
ｌｍｏｓｔ ｅｍｐｔｙフラグでしか伝える手段がない
ためである。また、バーチャルカットスルー方式なの
で、ＦＩＦＯが溢れてもパケットの転送を止めることが
できないので、ＦＩＦＯメモリのｆｕｌｌフラグ、ａｌ
ｍｏｓｔ ｆｕｌｌフラグが使え ないことも理由であ
る。
【００１５】第二の問題点は、ＦＩＦＯメモリのｅｍｐ
ｔｙフラグ、ｆｕｌｌフラグが、１パケット分の容量し
かないＦＩＦＯメモリを使った、バーチャルカットスル
ー方式のパケット転送に向かない点である。
ｔｙフラグ、ｆｕｌｌフラグが、１パケット分の容量し
かないＦＩＦＯメモリを使った、バーチャルカットスル
ー方式のパケット転送に向かない点である。
【００１６】その理由は、本来、ｅｍｐｔｙフラグ、ｆ
ｕｌｌフラグはＦＩＦＯメモリ内のワード数だけを見て
フロー制御するためのもので、パケットという単位での
フロー制御はできない。
ｕｌｌフラグはＦＩＦＯメモリ内のワード数だけを見て
フロー制御するためのもので、パケットという単位での
フロー制御はできない。
【００１７】また、ＦＩＦＯメモリの容量が１パケット
分しかないバーチャルカットスルーでは、ＦＩＦＯメモ
リ内のパケットが処理され始めれば、近い未来にはその
パケットはすべて読み出されてＦＩＦＯメモリが空にな
る。しかしながら、ｅｍｐｔｙフラグ、ｆｕｌｌフラグ
は現在の状態を表す信号であり、それらによってパケッ
トが処理されようとしているかどうかということが伝え
られないのも理由である。
分しかないバーチャルカットスルーでは、ＦＩＦＯメモ
リ内のパケットが処理され始めれば、近い未来にはその
パケットはすべて読み出されてＦＩＦＯメモリが空にな
る。しかしながら、ｅｍｐｔｙフラグ、ｆｕｌｌフラグ
は現在の状態を表す信号であり、それらによってパケッ
トが処理されようとしているかどうかということが伝え
られないのも理由である。
【００１８】第三の問題点は、ＦＩＦＯに書き込めない
という情報が伝わるのに時間がかかる点である。
という情報が伝わるのに時間がかかる点である。
【００１９】その理由は、すべてのフロー制御情報を書
き込まれるＦＩＦＯ側で作っているため、クリティカル
な情報が遅れて前段のスイッチに伝わる。
き込まれるＦＩＦＯ側で作っているため、クリティカル
な情報が遅れて前段のスイッチに伝わる。
【００２０】本発明の目的は、クロスポイントバッファ
方式のスイッチで、バーチャルカットスルー方式の転送
を行なう場合に、ＦＩＦＯメモリの容量が小さくても、
効率の良い転送が行なえるフロー制御方式を提供するこ
とである。
方式のスイッチで、バーチャルカットスルー方式の転送
を行なう場合に、ＦＩＦＯメモリの容量が小さくても、
効率の良い転送が行なえるフロー制御方式を提供するこ
とである。
【００２１】それには、１パケット分の容量しかないＦ
ＩＦＯメモリを使ったバーチャルカットスルー方式のパ
ケット転送に向いたフロー制御方式を提供し、ＦＩＦＯ
に書き込めないという情報が伝わる時の遅延をなくす必
要がある。
ＩＦＯメモリを使ったバーチャルカットスルー方式のパ
ケット転送に向いたフロー制御方式を提供し、ＦＩＦＯ
に書き込めないという情報が伝わる時の遅延をなくす必
要がある。
【００２２】
【課題を解決するための手段】本発明のフロー制御方法
および装置は、スイッチ内のＦＩＦＯメモリ内のパケッ
トが、次段のスイッチまたは、プロセッサに送り始めら
れた時点で、そのＦＩＦＯメモリが書き込み可能になっ
たことを、前段のスイッチに対して書き込み可能信号パ
ルスで伝える手段（図２ １２８，１３７、図３ ２０
４）を有する。これにより、ＦＩＦＯが空になる前に前
段のスイッチに書き込み可能が伝わる。
および装置は、スイッチ内のＦＩＦＯメモリ内のパケッ
トが、次段のスイッチまたは、プロセッサに送り始めら
れた時点で、そのＦＩＦＯメモリが書き込み可能になっ
たことを、前段のスイッチに対して書き込み可能信号パ
ルスで伝える手段（図２ １２８，１３７、図３ ２０
４）を有する。これにより、ＦＩＦＯが空になる前に前
段のスイッチに書き込み可能が伝わる。
【００２３】また、次段のＦＩＦＯが書き込み可能かど
うかは、書き込む側にその状態を記憶する手段（図３
２１１，２１２）をもち、次段のＦＩＦＯメモリにパケ
ットを書き込み始めた時点で書き込み不可状態にし、次
段のスイッチからそのＦＩＦＯメモリの書き込み可能信
号パルスが届いたときに、書き込み可能状態にする手段
（図３ ２０２，２０３）を有する。
うかは、書き込む側にその状態を記憶する手段（図３
２１１，２１２）をもち、次段のＦＩＦＯメモリにパケ
ットを書き込み始めた時点で書き込み不可状態にし、次
段のスイッチからそのＦＩＦＯメモリの書き込み可能信
号パルスが届いたときに、書き込み可能状態にする手段
（図３ ２０２，２０３）を有する。
【００２４】さらに、プロセッサの受信ＦＩＦＯでは、
ＦＩＦＯメモリの空きワード数を数える手段 (図４ ３
０４）と、書き込まれるパケットのまだ書き込まれてい
ないワード数を数える手段（図４ ３０９）と、それら
の差を計算し、最大パケット長と比較する手段（図４
３１０，３１１）を有し、比較結果が≧の場合に前段の
スイッチに対し書き込み可能信号パルスを出力する手段
（図４ ３１２）を有する。
ＦＩＦＯメモリの空きワード数を数える手段 (図４ ３
０４）と、書き込まれるパケットのまだ書き込まれてい
ないワード数を数える手段（図４ ３０９）と、それら
の差を計算し、最大パケット長と比較する手段（図４
３１０，３１１）を有し、比較結果が≧の場合に前段の
スイッチに対し書き込み可能信号パルスを出力する手段
（図４ ３１２）を有する。
【００２５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２６】図１は、本発明のフロー制御を用いたネッ
トワークを用いた並列マシン００１の構成を示す。並列
マシンは、演算を行なう複数のプロセッサ００２がネッ
トワーク００３で接続されている。ネットワーク００３
は複数のスイッチ００４によって構成され、それぞれの
スイッチ００４は２入力２出力の構成で、クロスポイン
トバッファ方式で、 バーチャルカットスルー方式を採
用したスイッチである。
トワークを用いた並列マシン００１の構成を示す。並列
マシンは、演算を行なう複数のプロセッサ００２がネッ
トワーク００３で接続されている。ネットワーク００３
は複数のスイッチ００４によって構成され、それぞれの
スイッチ００４は２入力２出力の構成で、クロスポイン
トバッファ方式で、 バーチャルカットスルー方式を採
用したスイッチである。
【００２７】図２は、本発明の第１の実施の形態のスイ
ッチ１０１の構成を示すブロック図である。
ッチ１０１の構成を示すブロック図である。
【００２８】スイッチ１０１は、２つの入力ポート１０
２ １０３、２つの出力ポート１０４ １０５を備えて
いる。入力ポート０ １０２には、ＦＩＦＯＡ０ １０
６とＦＩＦＯＢ０ １０７の２つのＦＩＦＯメモリが接
続されている。入力ポート１１０３には、ＦＩＦＯＡ１
１０８とＦＩＦＯＢ１ １０９の２つのＦＩＦＯメモリ
が接続されている。スイッチはクロスポイントバッファ
方式なので、ＦＩＦＯメモリは全部で、ポート数の２乗
個、すなわち、４個実装されている。
２ １０３、２つの出力ポート１０４ １０５を備えて
いる。入力ポート０ １０２には、ＦＩＦＯＡ０ １０
６とＦＩＦＯＢ０ １０７の２つのＦＩＦＯメモリが接
続されている。入力ポート１１０３には、ＦＩＦＯＡ１
１０８とＦＩＦＯＢ１ １０９の２つのＦＩＦＯメモリ
が接続されている。スイッチはクロスポイントバッファ
方式なので、ＦＩＦＯメモリは全部で、ポート数の２乗
個、すなわち、４個実装されている。
【００２９】ＦＩＦＯメモリの容量は大きいほどいい
が、実際はスイッチ内のＦＩＦＯの数が多くなると、Ｆ
ＩＦＯ１個当たりの容量は小さいものに限られてしま
う。従って、本発明のＦＩＦＯも、パケットの最大長よ
りも少し大きいくらいの容量とする。本発明では、バー
チャルカットスルー方式の制御を行なうため、パケット
１個分を必ず格納する必要があり、実際は、ＦＩＦＯの
容量からパケットの最大長が決定される。
が、実際はスイッチ内のＦＩＦＯの数が多くなると、Ｆ
ＩＦＯ１個当たりの容量は小さいものに限られてしま
う。従って、本発明のＦＩＦＯも、パケットの最大長よ
りも少し大きいくらいの容量とする。本発明では、バー
チャルカットスルー方式の制御を行なうため、パケット
１個分を必ず格納する必要があり、実際は、ＦＩＦＯの
容量からパケットの最大長が決定される。
【００３０】入力ポート０ １０２には、前段のスイッ
チまたは、プロセッサから、書き込みデータ０ １１０
と、書き込み信号Ａ０ １１１と書き込み信号Ｂ０ １
１２が２つのＦＩＦＯメモリ、ＦＩＦＯＡ０ １０７と
ＦＩＦＯＢ０ １０８に入力されており、前段のスイッ
チまたは、プロセッサへは、ＦＩＦＯＡ０ １０７が書
き込み可能かどうかを知らせるための書き込み可能信号
Ａ０ １１３と、ＦＩＦＯＢ０ １０８が書き込み可能
かどうかを知らせるための書き込み可能信号Ｂ０ １１
４が出力される。
チまたは、プロセッサから、書き込みデータ０ １１０
と、書き込み信号Ａ０ １１１と書き込み信号Ｂ０ １
１２が２つのＦＩＦＯメモリ、ＦＩＦＯＡ０ １０７と
ＦＩＦＯＢ０ １０８に入力されており、前段のスイッ
チまたは、プロセッサへは、ＦＩＦＯＡ０ １０７が書
き込み可能かどうかを知らせるための書き込み可能信号
Ａ０ １１３と、ＦＩＦＯＢ０ １０８が書き込み可能
かどうかを知らせるための書き込み可能信号Ｂ０ １１
４が出力される。
【００３１】入力ポート１ １０３には、前段のスイッ
チまたは、プロセッサから、書き込みデータ１ １１５
と、書き込み信号Ａ１ １１６と書き込み信号Ｂ１ １
１７が２つのＦＩＦＯメモリ、ＦＩＦＯＡ１ １０８と
ＦＩＦＯＢ１ １０９に入力されており、前段のスイッ
チまたは、プロセッサへは、ＦＩＦＯＡ１ １０８が書
き込み可能かどうかを知らせるための書き込み可能信号
Ａ１ １１８と、ＦＩＦＯＢ１ １０９が書き込み可能
かどうかを知らせるための書き込み可能信号Ｂ１ １１
９が出力される。
チまたは、プロセッサから、書き込みデータ１ １１５
と、書き込み信号Ａ１ １１６と書き込み信号Ｂ１ １
１７が２つのＦＩＦＯメモリ、ＦＩＦＯＡ１ １０８と
ＦＩＦＯＢ１ １０９に入力されており、前段のスイッ
チまたは、プロセッサへは、ＦＩＦＯＡ１ １０８が書
き込み可能かどうかを知らせるための書き込み可能信号
Ａ１ １１８と、ＦＩＦＯＢ１ １０９が書き込み可能
かどうかを知らせるための書き込み可能信号Ｂ１ １１
９が出力される。
【００３２】出力ポート０ １０４からは、次段のスイ
ッチ１２０へ、ＦＩＦＯＣ １２１とＦＩＦＯＤ １２
２への書き込みデータＣＤ １２３と、ＦＩＦＯＣ １
２１への書き込み信号Ｃ １２４、ＦＩＦＯＤ １２２
への書き込み信号Ｄ １２５が出力されている。また、
次段のスイッチ１２０からは、ＦＩＦＯＣ １２１が書
き込み可能かどうかを示す書き込み可能信号Ｃ １２６
と、ＦＩＦＯＤ １２２が書き込み可能かどうかを示す
書き込み可能信号Ｄ １２７が出力されており、スイッ
チ１０１内のシーケンサＡ １２８に入力されている。
ッチ１２０へ、ＦＩＦＯＣ １２１とＦＩＦＯＤ １２
２への書き込みデータＣＤ １２３と、ＦＩＦＯＣ １
２１への書き込み信号Ｃ １２４、ＦＩＦＯＤ １２２
への書き込み信号Ｄ １２５が出力されている。また、
次段のスイッチ１２０からは、ＦＩＦＯＣ １２１が書
き込み可能かどうかを示す書き込み可能信号Ｃ １２６
と、ＦＩＦＯＤ １２２が書き込み可能かどうかを示す
書き込み可能信号Ｄ １２７が出力されており、スイッ
チ１０１内のシーケンサＡ １２８に入力されている。
【００３３】出力ポート１ １０５からは、次段のスイ
ッチ１２９へ、ＦＩＦＯＥ １３０とＦＩＦＯＦ １３
１への書き込みデータＥＦ １３２と、ＦＩＦＯＥ １
３０への書き込み信号Ｅ １３３、ＦＩＦＯＦ １３１
への書き込み信号Ｆ １３４が出力されている。また、
次段のスイッチ１２９からは、ＦＩＦＯＥ １３０が書
き込み可能かどうかを示す書き込み可能信号Ｅ １３５
と、ＦＩＦＯＦ １３１が書き込み可能かどうかを示す
書き込み可能信号Ｆ １３６が出力されており、スイッ
チ１０１内のシーケンサＢ １３７に入力されている。
ッチ１２９へ、ＦＩＦＯＥ １３０とＦＩＦＯＦ １３
１への書き込みデータＥＦ １３２と、ＦＩＦＯＥ １
３０への書き込み信号Ｅ １３３、ＦＩＦＯＦ １３１
への書き込み信号Ｆ １３４が出力されている。また、
次段のスイッチ１２９からは、ＦＩＦＯＥ １３０が書
き込み可能かどうかを示す書き込み可能信号Ｅ １３５
と、ＦＩＦＯＦ １３１が書き込み可能かどうかを示す
書き込み可能信号Ｆ １３６が出力されており、スイッ
チ１０１内のシーケンサＢ １３７に入力されている。
【００３４】シーケンサＡ １２８には、ＦＩＦＯＡ０
１０６に読み出すデータがあるかどうかを示す読み出
し可能信号Ａ０ １３８と、ＦＩＦＯＡ１ １０８に読
み出すデータがあるかどうかを示す読み出し可能信号Ａ
１ １３９と、２つのＦＩＦＯメモリ、ＦＩＦＯＡ０
１０６とＦＩＦＯＡ１ １０８の読み出しデータである
読み出しデータＡ０ １４０と読み出しデータＡ１ １
４１の一部である経路指定情報Ａ０ １４２と経路指定
情報Ａ１ １４３が入力されている。さらに、シーケン
サＡ １２８には次段のＦＩＦＯ１２１，１２２からの
書き込み可能信号Ｃ １２６と、書き込み可能信号Ｄ
１２７が入力されており、シーケンサＡ１２８は、それ
らの情報などから、ＦＩＦＯＡ０ １０６、ＦＩＦＯＡ
１ １０８のどちらのＦＩＦＯメモリ内のパケットを次
に処理するかを決定し、パケット選択信号Ａ １４４に
よって、読み出しデータＡ０ １４０か読み出しデータ
Ａ１ １４１をＭＵＸ １４５で選択し、次段のスイッ
チ１２０への書き込みデータＣＤ １２３とし、ＦＩＦ
ＯＡ０ １０６、ＦＩＦＯＡ１ １０８、それぞれへの
読み出し信号である、読み出し信号Ａ０ １４６と、読
み出し信号Ａ１１４７と、次段のＦＩＦＯ１２１，１２
２の書き込み信号である書き込み信号Ｃ１２４と書き込
み信号Ｄ １２５を制御して、次段のスイッチ１２０の
ＦＩＦＯメモリ１２１，１２２にパケットを書き込む。
１０６に読み出すデータがあるかどうかを示す読み出
し可能信号Ａ０ １３８と、ＦＩＦＯＡ１ １０８に読
み出すデータがあるかどうかを示す読み出し可能信号Ａ
１ １３９と、２つのＦＩＦＯメモリ、ＦＩＦＯＡ０
１０６とＦＩＦＯＡ１ １０８の読み出しデータである
読み出しデータＡ０ １４０と読み出しデータＡ１ １
４１の一部である経路指定情報Ａ０ １４２と経路指定
情報Ａ１ １４３が入力されている。さらに、シーケン
サＡ １２８には次段のＦＩＦＯ１２１，１２２からの
書き込み可能信号Ｃ １２６と、書き込み可能信号Ｄ
１２７が入力されており、シーケンサＡ１２８は、それ
らの情報などから、ＦＩＦＯＡ０ １０６、ＦＩＦＯＡ
１ １０８のどちらのＦＩＦＯメモリ内のパケットを次
に処理するかを決定し、パケット選択信号Ａ １４４に
よって、読み出しデータＡ０ １４０か読み出しデータ
Ａ１ １４１をＭＵＸ １４５で選択し、次段のスイッ
チ１２０への書き込みデータＣＤ １２３とし、ＦＩＦ
ＯＡ０ １０６、ＦＩＦＯＡ１ １０８、それぞれへの
読み出し信号である、読み出し信号Ａ０ １４６と、読
み出し信号Ａ１１４７と、次段のＦＩＦＯ１２１，１２
２の書き込み信号である書き込み信号Ｃ１２４と書き込
み信号Ｄ １２５を制御して、次段のスイッチ１２０の
ＦＩＦＯメモリ１２１，１２２にパケットを書き込む。
【００３５】シーケンサＢ １３７には、ＦＩＦＯＢ０
１０７に読み出すデータがあるかどうかを示す読み出
し可能信号Ｂ０ １４８と、ＦＩＦＯＢ１ １０９に読
み出すデータがあるかどうかを示す読み出し可能信号Ｂ
１ １４９と、２つのＦＩＦＯメモリＦＩＦＯＢ０ １
０７とＦＩＦＯＢ１ １０９の読み出しデータである読
み出しデータＢ０ １５０と読み出しデータＢ１ １５
１の一部である経路指定情報Ｂ０ １５２と経路指定情
報Ｂ１ １５３が入力されている。さらに、シーケンサ
Ｂ １３７には次段のＦＩＦＯ１３０，１３１からの書
き込み可能信号Ｅ １３５と、書き込み可能信号Ｆ １
３６が入力されており、シーケンサＢ１３７は、それら
の情報などから、ＦＩＦＯＢ０ １０７、ＦＩＦＯＢ１
１０９のどちらのＦＩＦＯメモリ内のパケットを次に
処理するかを決定し、パケット選択信号Ｂ １５４によ
って、読み出しデータＢ０ １５０か読み出しデータＢ
１ １５１をＭＵＸ１５５で選択し、次段のスイッチ１
２９への書き込みデータＥＦ １３２とし、ＦＩＦＯＢ
０ １０７、ＦＩＦＯＢ１ １０９、それぞれへの読み
出し信号である読み出し信号Ｂ０ １５６と、読み出し
信号Ｂ１ １５７と、次段のＦＩＦＯ １３０，１３１
の書き込み信号である書き込み信号Ｃ １３３と書き込
み信号Ｄ １３４を制御して、次段のスイッチ１２９の
ＦＩＦＯメモリ １３０,１３１にパ ケットを書き込
む。
１０７に読み出すデータがあるかどうかを示す読み出
し可能信号Ｂ０ １４８と、ＦＩＦＯＢ１ １０９に読
み出すデータがあるかどうかを示す読み出し可能信号Ｂ
１ １４９と、２つのＦＩＦＯメモリＦＩＦＯＢ０ １
０７とＦＩＦＯＢ１ １０９の読み出しデータである読
み出しデータＢ０ １５０と読み出しデータＢ１ １５
１の一部である経路指定情報Ｂ０ １５２と経路指定情
報Ｂ１ １５３が入力されている。さらに、シーケンサ
Ｂ １３７には次段のＦＩＦＯ１３０，１３１からの書
き込み可能信号Ｅ １３５と、書き込み可能信号Ｆ １
３６が入力されており、シーケンサＢ１３７は、それら
の情報などから、ＦＩＦＯＢ０ １０７、ＦＩＦＯＢ１
１０９のどちらのＦＩＦＯメモリ内のパケットを次に
処理するかを決定し、パケット選択信号Ｂ １５４によ
って、読み出しデータＢ０ １５０か読み出しデータＢ
１ １５１をＭＵＸ１５５で選択し、次段のスイッチ１
２９への書き込みデータＥＦ １３２とし、ＦＩＦＯＢ
０ １０７、ＦＩＦＯＢ１ １０９、それぞれへの読み
出し信号である読み出し信号Ｂ０ １５６と、読み出し
信号Ｂ１ １５７と、次段のＦＩＦＯ １３０，１３１
の書き込み信号である書き込み信号Ｃ １３３と書き込
み信号Ｄ １３４を制御して、次段のスイッチ１２９の
ＦＩＦＯメモリ １３０,１３１にパ ケットを書き込
む。
【００３６】また、各スイッチ１０１には、そのスイッ
チが何段目に位置しているかという段数情報１５８が入
力される。シーケンサ１２８，１３７はこの段数情報１
５８によって、経路指定情報１４２，１４３，１５２，
１５３でそのスイッチが注目しないといけない１ビット
を選択する。また、段数情報１５８によって最終段に位
置することが示されたスイッチは、次段はプロセッサが
接続され、次段がプロセッサの場合には、プロセッサの
受信ＦＩＦＯ内にＦＩＦＯメモリは１つしかないので、
書き込み信号、書き込み可能信号は決められた片方だけ
を使用する。
チが何段目に位置しているかという段数情報１５８が入
力される。シーケンサ１２８，１３７はこの段数情報１
５８によって、経路指定情報１４２，１４３，１５２，
１５３でそのスイッチが注目しないといけない１ビット
を選択する。また、段数情報１５８によって最終段に位
置することが示されたスイッチは、次段はプロセッサが
接続され、次段がプロセッサの場合には、プロセッサの
受信ＦＩＦＯ内にＦＩＦＯメモリは１つしかないので、
書き込み信号、書き込み可能信号は決められた片方だけ
を使用する。
【００３７】図３にシーケンサＡ １２８の詳しい構成
図を示す。シーケンサＢ １３７も同じ構成をとる。
図を示す。シーケンサＢ １３７も同じ構成をとる。
【００３８】シーケンサＡ ２１０内には、ＦＩＦＯＣ
状態制御回路２０２、ＦＩＦＯＤ状態制御回路２０３、
制御回路２０４がある。制御回路２０４内には、パケッ
トの長さ２２７を格納し、何ワード送ったかを数えるた
めのパケット長カウンタＡ２０５がある。また、ＦＩＦ
ＯＡ０、ＦＩＦＯＡ１どちらのＦＩＦＯメモリのパケッ
トを処理するかを決定するために、最後にどちらのＦＩ
ＦＯメモリ内のパケットを処理したかを覚えておくラス
トレジスタＡ ２０６がある。
状態制御回路２０２、ＦＩＦＯＤ状態制御回路２０３、
制御回路２０４がある。制御回路２０４内には、パケッ
トの長さ２２７を格納し、何ワード送ったかを数えるた
めのパケット長カウンタＡ２０５がある。また、ＦＩＦ
ＯＡ０、ＦＩＦＯＡ１どちらのＦＩＦＯメモリのパケッ
トを処理するかを決定するために、最後にどちらのＦＩ
ＦＯメモリ内のパケットを処理したかを覚えておくラス
トレジスタＡ ２０６がある。
【００３９】次段からの書き込み可能信号２０７，２０
８は、同期化回路２０９，２１０により同期化されＦＩ
ＦＯ状態制御回路２０２，２０３に入力される。ＦＩＦ
Ｏ状態制御回路２０２，２０３内には、次段のＦＩＦＯ
が書き込み可能かどうかを表すＦＩＦＯ状態レジスタ２
１１，２１２がある。
８は、同期化回路２０９，２１０により同期化されＦＩ
ＦＯ状態制御回路２０２，２０３に入力される。ＦＩＦ
Ｏ状態制御回路２０２，２０３内には、次段のＦＩＦＯ
が書き込み可能かどうかを表すＦＩＦＯ状態レジスタ２
１１，２１２がある。
【００４０】ここでいう同期化回路２０９，２１０と
は、伝搬時間がクロック周波数に比べ十分に速い２つの
ＦＦが直列に接続されたもので、ＦＦのクロックに同期
していない信号を１段目のフリップフロップが受けてメ
タステーブル状態に陥っても、次のクロックまでに安定
状態になり、２段目のクロックは必ず１か０を入力され
ることを保証するものである。一般に２クロック以上同
じ値になる１ビットのデータは、この同期化回路を通し
ても、その変化時刻がずれることはあっても値の変化を
伝えることが可能である。
は、伝搬時間がクロック周波数に比べ十分に速い２つの
ＦＦが直列に接続されたもので、ＦＦのクロックに同期
していない信号を１段目のフリップフロップが受けてメ
タステーブル状態に陥っても、次のクロックまでに安定
状態になり、２段目のクロックは必ず１か０を入力され
ることを保証するものである。一般に２クロック以上同
じ値になる１ビットのデータは、この同期化回路を通し
ても、その変化時刻がずれることはあっても値の変化を
伝えることが可能である。
【００４１】経路指定情報２１３，２１４は段数情報２
２３により、このスイッチに関係のある１ビットがＭＵ
Ｘ２１５，２１６によって選ばれる。この１ビット２１
７，２１８を使って、ＭＵＸ２１９，２２０で２つのＦ
ＩＦＯ状態制御回路２０２，２０３からの２つのＦＩＦ
Ｏの状態信号２２１，２２２のうち１つが選ばれ、制御
回路２０４に入力される。
２３により、このスイッチに関係のある１ビットがＭＵ
Ｘ２１５，２１６によって選ばれる。この１ビット２１
７，２１８を使って、ＭＵＸ２１９，２２０で２つのＦ
ＩＦＯ状態制御回路２０２，２０３からの２つのＦＩＦ
Ｏの状態信号２２１，２２２のうち１つが選ばれ、制御
回路２０４に入力される。
【００４２】次に図４は、本発明の第１の実施の形態の
プロセッサ３０１内の受信ＦＩＦＯ３０２の構成を示す
ブロック図である。
プロセッサ３０１内の受信ＦＩＦＯ３０２の構成を示す
ブロック図である。
【００４３】受信ＦＩＦＯ ３０２は、パケットを数個
分受けとれる容量のＦＩＦＯメモリ３０３を持ってい
る。ＦＩＦＯメモリ３０３の容量が大きくなったとして
も、バーチャルカットスルー方式なので、一度パケット
を受信し始めると、パケットの最後まで受信しなければ
ならないという制限は存在する。そのため、プロセッサ
３０１の受信ＦＩＦＯ ３０２でのフロー制御は、ＦＩ
ＦＯメモリ３０３に次のパケットが書き込めるかどうか
を、ＦＩＦＯメモリ３０３の空き領域とパケットの最大
長を比較して決定し、書き込み可能信号３１３を生成し
て行なっている。
分受けとれる容量のＦＩＦＯメモリ３０３を持ってい
る。ＦＩＦＯメモリ３０３の容量が大きくなったとして
も、バーチャルカットスルー方式なので、一度パケット
を受信し始めると、パケットの最後まで受信しなければ
ならないという制限は存在する。そのため、プロセッサ
３０１の受信ＦＩＦＯ ３０２でのフロー制御は、ＦＩ
ＦＯメモリ３０３に次のパケットが書き込めるかどうか
を、ＦＩＦＯメモリ３０３の空き領域とパケットの最大
長を比較して決定し、書き込み可能信号３１３を生成し
て行なっている。
【００４４】プロセッサ３０１の受信ＦＩＦＯ ３０２
には、ＦＩＦＯメモリ３０３内の空きワード数をカウン
トするカウンタ３０４があり、ＦＩＦＯメモリ３０３へ
の書き込み信号３０５と、ＦＩＦＯメモリ３０３からの
読み出し信号３０６によって、１ずつ減算、２ずつ加算
される。ＦＩＦＯメモリ３０３への書き込み信号３０５
は、前段のスイッチ３１４のクロックによって同期して
おり、ＦＩＦＯメモリ３０３からの読み出し信号３０６
は、プロセッサ３０１のクロックに同期している。した
がって、ＦＩＦＯメモリ３０３からの読み出し信号３０
６を同期化回路３０７によって、前段のスイッチ３１４
のクロックに同期化して、このカウンタ３０４の加算信
号に使っている。また、パケットヘッダに書かれたパケ
ット長３０８を格納し、ＦＩＦＯメモリ３０３への書き
込み信号３０５により減算していき、パケットの終りを
検出するパケット長カウンタ３０９を備えている。
には、ＦＩＦＯメモリ３０３内の空きワード数をカウン
トするカウンタ３０４があり、ＦＩＦＯメモリ３０３へ
の書き込み信号３０５と、ＦＩＦＯメモリ３０３からの
読み出し信号３０６によって、１ずつ減算、２ずつ加算
される。ＦＩＦＯメモリ３０３への書き込み信号３０５
は、前段のスイッチ３１４のクロックによって同期して
おり、ＦＩＦＯメモリ３０３からの読み出し信号３０６
は、プロセッサ３０１のクロックに同期している。した
がって、ＦＩＦＯメモリ３０３からの読み出し信号３０
６を同期化回路３０７によって、前段のスイッチ３１４
のクロックに同期化して、このカウンタ３０４の加算信
号に使っている。また、パケットヘッダに書かれたパケ
ット長３０８を格納し、ＦＩＦＯメモリ３０３への書き
込み信号３０５により減算していき、パケットの終りを
検出するパケット長カウンタ３０９を備えている。
【００４５】ＦＩＦＯ内空きワード数カウンタ３０４の
値からパケット長カウンタ３０９の値を引き算するため
の引き算器３１０があり、この引き算結果と最大パケッ
ト長を格納している最大パケット長レジスタ３１９を比
較器３１１で比較し、その結果から、書き込み可能信号
生成回路３１２により、書き込み可能信号３１３を前段
のスイッチ３１４に出力する。
値からパケット長カウンタ３０９の値を引き算するため
の引き算器３１０があり、この引き算結果と最大パケッ
ト長を格納している最大パケット長レジスタ３１９を比
較器３１１で比較し、その結果から、書き込み可能信号
生成回路３１２により、書き込み可能信号３１３を前段
のスイッチ３１４に出力する。
【００４６】書き込み可能信号生成回路３１２は、パケ
ット長カウンタ３０９の値、書き込み信号３０５を使っ
て、パケット長カウンタ３０９へのパケット長のロード
３１５等の制御信号を作成する。
ット長カウンタ３０９の値、書き込み信号３０５を使っ
て、パケット長カウンタ３０９へのパケット長のロード
３１５等の制御信号を作成する。
【００４７】図７は、ＦＩＦＯメモリ３０３の構成を説
明する図である。ＦＩＦＯメモリ６０１は、２つのＦＩ
ＦＯメモリＧ ６０２とＦＩＦＯメモリＨ ６０３で構
成されており、書き込み先選択回路６１０によって書き
込むＦＩＦＯメモリを選択し、書き込み信号６０４をＦ
ＩＦＯメモリＧ ６０２とＦＩＦＯメモリＨ ６０３の
それぞれの書き込み信号６０８，６０９に交互に分割
し、書き込みデータ６０５を１ワード毎にＦＩＦＯメモ
リＧ ６０２とＦＩＦＯメモリＨ ６０３に交互に書き
込む。読み出しデータ６０７は書き込みデータ６０５の
２倍のデータ幅があり、読み出し信号によって、ＦＩＦ
ＯメモリＧ ６０２とＦＩＦＯメモリＨ６０３から同時
に読み出され、結合されたものである。
明する図である。ＦＩＦＯメモリ６０１は、２つのＦＩ
ＦＯメモリＧ ６０２とＦＩＦＯメモリＨ ６０３で構
成されており、書き込み先選択回路６１０によって書き
込むＦＩＦＯメモリを選択し、書き込み信号６０４をＦ
ＩＦＯメモリＧ ６０２とＦＩＦＯメモリＨ ６０３の
それぞれの書き込み信号６０８，６０９に交互に分割
し、書き込みデータ６０５を１ワード毎にＦＩＦＯメモ
リＧ ６０２とＦＩＦＯメモリＨ ６０３に交互に書き
込む。読み出しデータ６０７は書き込みデータ６０５の
２倍のデータ幅があり、読み出し信号によって、ＦＩＦ
ＯメモリＧ ６０２とＦＩＦＯメモリＨ６０３から同時
に読み出され、結合されたものである。
【００４８】次に図２と図３を用いてスイッチでの処理
について説明する。
について説明する。
【００４９】リセット時には、ＦＩＦＯは空の状態であ
るので、すべてのＦＩＦＯの読み出し可能信号は０にな
っている。また、すべてのＦＩＦＯは書き込み可能の状
態なので、シーケンサ内のＦＩＦＯ状態制御回路２０
２，２０３内のＦＩＦＯの状態レジスタ２１１，２１２
は１となり、書き込み可能を示す。ラストレジスタ２０
６は決められた初期値になる。
るので、すべてのＦＩＦＯの読み出し可能信号は０にな
っている。また、すべてのＦＩＦＯは書き込み可能の状
態なので、シーケンサ内のＦＩＦＯ状態制御回路２０
２，２０３内のＦＩＦＯの状態レジスタ２１１，２１２
は１となり、書き込み可能を示す。ラストレジスタ２０
６は決められた初期値になる。
【００５０】まず、最初のパケットがＦＩＦＯＡ０ １
０６に書き込まれ始めたとする。ＦＩＦＯＡ０ １０６
の読み出し可能信号１３８，２２８が１になり、ＦＩＦ
ＯＡ０ １０６の読み出しデータＡ０ １４０にはパケ
ットヘッダが出力され、経路指定情報Ａ０ １４２，２
１３がシーケンサＡ １２８，２０１に入力される。
０６に書き込まれ始めたとする。ＦＩＦＯＡ０ １０６
の読み出し可能信号１３８，２２８が１になり、ＦＩＦ
ＯＡ０ １０６の読み出しデータＡ０ １４０にはパケ
ットヘッダが出力され、経路指定情報Ａ０ １４２，２
１３がシーケンサＡ １２８，２０１に入力される。
【００５１】シーケンサＡ １２８，２０１は、経路指
定情報のうち、段数情報１５８，２２３によってこの段
のスイッチが注目しなければならない１ビット２１７を
選択し、その経路選択ビット２１７により、次の段で書
き込まれるＦＩＦＯの状態信号２２１，２２２が選択さ
れる。ここで、経路選択ビット２１７が０なら、ＦＩＦ
ＯＣ状態信号２２１が、１ならＦＩＦＯＤ状態信号２２
２が選択され、制御回路２０４に入力される。今、経路
選択ビット２１７は０とする。
定情報のうち、段数情報１５８，２２３によってこの段
のスイッチが注目しなければならない１ビット２１７を
選択し、その経路選択ビット２１７により、次の段で書
き込まれるＦＩＦＯの状態信号２２１，２２２が選択さ
れる。ここで、経路選択ビット２１７が０なら、ＦＩＦ
ＯＣ状態信号２２１が、１ならＦＩＦＯＤ状態信号２２
２が選択され、制御回路２０４に入力される。今、経路
選択ビット２１７は０とする。
【００５２】制御回路２０４では、ＦＩＦＯの読み出し
可能信号Ａ０ ２２８が１になっていて、かつ、ＭＵＸ
２１９で選択されたＦＩＦＯ状態信号２２１が書き込み
可能を示す１であることにより、ＦＩＦＯＡ０ １０６
内のパケットを次段のＦＩＦＯＣ ２２４に書き込む処
理が始められる。それは以下のように行なわれる。
可能信号Ａ０ ２２８が１になっていて、かつ、ＭＵＸ
２１９で選択されたＦＩＦＯ状態信号２２１が書き込み
可能を示す１であることにより、ＦＩＦＯＡ０ １０６
内のパケットを次段のＦＩＦＯＣ ２２４に書き込む処
理が始められる。それは以下のように行なわれる。
【００５３】まず、パケット選択信号Ａ １１４，２２
６を０にして、ＭＵＸ１４５で読み出しデータＡ０ １
４０を選択し、書き込みデータＣＤ １２３にする。そ
れとともにパケット長Ａ１５９，２２７をパケット長カ
ウンタＡ ２０６にロードし、ラストレジスタ２０５を
ＦＩＦＯＡ０ １０６を処理したことを示す０にする。
６を０にして、ＭＵＸ１４５で読み出しデータＡ０ １
４０を選択し、書き込みデータＣＤ １２３にする。そ
れとともにパケット長Ａ１５９，２２７をパケット長カ
ウンタＡ ２０６にロードし、ラストレジスタ２０５を
ＦＩＦＯＡ０ １０６を処理したことを示す０にする。
【００５４】次に読み出し信号Ａ０ １４６，２３０と
書き込み信号Ｃ１２４，２２４を１にして、ＦＩＦＯＡ
０ １０６内のパケットを次段のＦＩＦＯＣ １２１に
転送する。このとき、１ワード転送するごとにパケット
長カウンタＡ ２０６を１ずつ減算していき、ゼロにな
るまで転送を続ける。
書き込み信号Ｃ１２４，２２４を１にして、ＦＩＦＯＡ
０ １０６内のパケットを次段のＦＩＦＯＣ １２１に
転送する。このとき、１ワード転送するごとにパケット
長カウンタＡ ２０６を１ずつ減算していき、ゼロにな
るまで転送を続ける。
【００５５】データの転送処理は上のようなものだが、
これと並行して、データ転送の開始時に次の処理を行な
う。
これと並行して、データ転送の開始時に次の処理を行な
う。
【００５６】まず、ＦＩＦＯＣ状態制御回路２０２で
は、書き込み信号Ｃ１２４，２２４が１になったことを
うけて、ＦＩＦＯＣ状態レジスタ２１１を０にし、ＦＩ
ＦＯＣ１２１の状態を書き込み不可にする。
は、書き込み信号Ｃ１２４，２２４が１になったことを
うけて、ＦＩＦＯＣ状態レジスタ２１１を０にし、ＦＩ
ＦＯＣ１２１の状態を書き込み不可にする。
【００５７】また、データの転送が始まった時に、制御
回路２０４は、前段のスイッチまたはプロセッサに対し
て、書き込み可能信号Ａ０ １１３，２３２を出力す
る。
回路２０４は、前段のスイッチまたはプロセッサに対し
て、書き込み可能信号Ａ０ １１３，２３２を出力す
る。
【００５８】本方式では、プロセッサとスイッチ間、ス
イッチとスイッチ間、スイッチとプロセッサ間のすべて
の書き込み可能信号はレベルではなく、パルスを用い
る。プロセッサと各スイッチは異なるクロックで動いて
いるため、パルスの幅を２クロック分にして、同期化回
路を通しても必ず１クロック分のパルスが残るようにし
て書き込み可能を伝える。
イッチとスイッチ間、スイッチとプロセッサ間のすべて
の書き込み可能信号はレベルではなく、パルスを用い
る。プロセッサと各スイッチは異なるクロックで動いて
いるため、パルスの幅を２クロック分にして、同期化回
路を通しても必ず１クロック分のパルスが残るようにし
て書き込み可能を伝える。
【００５９】書き込み可能信号のパルスを、転送の開始
時に出すのは、すべてのプロセッサ、スイッチの動作周
波数が同じで、転送速度が同じことに起因する。転送速
度が同じなので、ＦＩＦＯ内にあるパケットが次段のＦ
ＩＦＯに転送され始めれば、前段のＦＩＦＯから次のパ
ケットがＦＩＦＯに書き込まれ始めても、バーチャルカ
ットスルーなので、ＦＩＦＯからはパケットは一定の速
度で読み続けられ、また、同じ速度で次のパケットが書
き続けられるので、ＦＩＦＯ内の残りワード数を気にし
なくてもＦＩＦＯが溢れることはない。
時に出すのは、すべてのプロセッサ、スイッチの動作周
波数が同じで、転送速度が同じことに起因する。転送速
度が同じなので、ＦＩＦＯ内にあるパケットが次段のＦ
ＩＦＯに転送され始めれば、前段のＦＩＦＯから次のパ
ケットがＦＩＦＯに書き込まれ始めても、バーチャルカ
ットスルーなので、ＦＩＦＯからはパケットは一定の速
度で読み続けられ、また、同じ速度で次のパケットが書
き続けられるので、ＦＩＦＯ内の残りワード数を気にし
なくてもＦＩＦＯが溢れることはない。
【００６０】また、動作周波数に差があったとしても、
ＦＩＦＯメモリの容量と最大パケット長の差が、動作周
波数の差に見合う分あれば、同じようにパケットの処理
が開始された時点で、書き込み可能信号を出力しても、
ＦＩＦＯは溢れることはない。
ＦＩＦＯメモリの容量と最大パケット長の差が、動作周
波数の差に見合う分あれば、同じようにパケットの処理
が開始された時点で、書き込み可能信号を出力しても、
ＦＩＦＯは溢れることはない。
【００６１】次に次段のＦＩＦＯＣ１２１から書き込み
可能信号Ｃ１２６，２０７が来た時のＦＩＦＯＣ状態制
御回路２０２の処理を説明する。
可能信号Ｃ１２６，２０７が来た時のＦＩＦＯＣ状態制
御回路２０２の処理を説明する。
【００６２】次段のスイッチ１２０から書き込み可能信
号Ｃ１２６，２０７の２クロック分のパルスが来る。そ
れが同期化回路２０９を通って、１クロック分のパルス
または、２クロック分のパルスとなり、ＦＩＦＯ状態制
御回路２０２に入力される。パルスが入力されると、Ｆ
ＩＦＯＣ状態レジスタ２１１は０から１になり、ＦＩＦ
ＯＣ １２１が書き込み可能状態であることを示す。
号Ｃ１２６，２０７の２クロック分のパルスが来る。そ
れが同期化回路２０９を通って、１クロック分のパルス
または、２クロック分のパルスとなり、ＦＩＦＯ状態制
御回路２０２に入力される。パルスが入力されると、Ｆ
ＩＦＯＣ状態レジスタ２１１は０から１になり、ＦＩＦ
ＯＣ １２１が書き込み可能状態であることを示す。
【００６３】図５は、ＦＩＦＯ状態制御回路２０２，２
０３の状態遷移図である。初期値は書き込み可能状態４
０１であり、書き込み信号により、書き込み不可状態４
０２になる。書き込み不可状態４０２で、書き込み可能
信号のパルスが来ると、書き込み可能状態４０１にもど
る。
０３の状態遷移図である。初期値は書き込み可能状態４
０１であり、書き込み信号により、書き込み不可状態４
０２になる。書き込み不可状態４０２で、書き込み可能
信号のパルスが来ると、書き込み可能状態４０１にもど
る。
【００６４】このように、次段のＦＩＦＯの書き込み状
態を書き込み側と書き込まれ側によって変化させてい
る。これにより、書き込み不可なのに、それが伝わるの
に時間がかかり、間違って書き込まれてしまうことを防
いでいる。また、書き込み可能信号は同期化回路を通る
ため遅延するが、上のように、パケットを処理し始めた
時点で書き込み可能信号を出力するため、少しくらいの
遅延は無視できる。
態を書き込み側と書き込まれ側によって変化させてい
る。これにより、書き込み不可なのに、それが伝わるの
に時間がかかり、間違って書き込まれてしまうことを防
いでいる。また、書き込み可能信号は同期化回路を通る
ため遅延するが、上のように、パケットを処理し始めた
時点で書き込み可能信号を出力するため、少しくらいの
遅延は無視できる。
【００６５】ラストレジスタ２０６は、どちらのＦＩＦ
Ｏのパケットを最後に処理したかを覚えるためのもので
ある。ラストレジスタ２０６が指す方のＦＩＦＯは、他
に比べて優先順位が低くなる。制御回路は、２つのＦＩ
ＦＯが同時に読み出し可能で、宛先のＦＩＦＯも書き込
み可能で、パケットの転送が可能である場合に、ラスト
レジスタ２０６による優先順位に従って、どちらのＦＩ
ＦＯのパケットを処理するかを決定する。
Ｏのパケットを最後に処理したかを覚えるためのもので
ある。ラストレジスタ２０６が指す方のＦＩＦＯは、他
に比べて優先順位が低くなる。制御回路は、２つのＦＩ
ＦＯが同時に読み出し可能で、宛先のＦＩＦＯも書き込
み可能で、パケットの転送が可能である場合に、ラスト
レジスタ２０６による優先順位に従って、どちらのＦＩ
ＦＯのパケットを処理するかを決定する。
【００６６】次に図３、図４を使って、プロセッサ３０
１の受信ＦＩＦＯ ３０２での処理について説明する。
１の受信ＦＩＦＯ ３０２での処理について説明する。
【００６７】最後の段のスイッチ３１４では、読み出し
データからの経路指定情報２１３，２１４とは関係な
く、段数情報２２２，３１７によりＭＵＸ２１５，２１
６で選ばれる経路指定ビット２１７，２１８が必ず０に
なる。従って、次のＭＵＸ２１９，２２０ではＦＩＦＯ
Ｃ状態信号２２１が必ず選ばれる。従って、それによる
書き込み信号も書き込み信号Ｃ２２４，３０５だけが使
われる。
データからの経路指定情報２１３，２１４とは関係な
く、段数情報２２２，３１７によりＭＵＸ２１５，２１
６で選ばれる経路指定ビット２１７，２１８が必ず０に
なる。従って、次のＭＵＸ２１９，２２０ではＦＩＦＯ
Ｃ状態信号２２１が必ず選ばれる。従って、それによる
書き込み信号も書き込み信号Ｃ２２４，３０５だけが使
われる。
【００６８】スイッチのＦＩＦＯはいったん転送し始め
ると、パケットの最後まで同じ速度で転送することがで
きるが、プロセッサ３０１の受信ＦＩＦＯ ３０２では
読み出し速度が一定とは限らない。なぜなら、受信ＦＩ
ＦＯ ３０２から読み出したデータ３１８はメモリに書
かれることになり、メモリはＣＰＵ等の他のユニットか
らもアクセスされるため、受信ＦＩＦＯ ３０２からの
パケットの読み出し時間を予測することはできない。従
って、プロセッサ３０１の受信ＦＩＦＯ ３０２では、
スイッチ内のＦＩＦＯとは異なったフロー制御が必要と
なる。
ると、パケットの最後まで同じ速度で転送することがで
きるが、プロセッサ３０１の受信ＦＩＦＯ ３０２では
読み出し速度が一定とは限らない。なぜなら、受信ＦＩ
ＦＯ ３０２から読み出したデータ３１８はメモリに書
かれることになり、メモリはＣＰＵ等の他のユニットか
らもアクセスされるため、受信ＦＩＦＯ ３０２からの
パケットの読み出し時間を予測することはできない。従
って、プロセッサ３０１の受信ＦＩＦＯ ３０２では、
スイッチ内のＦＩＦＯとは異なったフロー制御が必要と
なる。
【００６９】前述したようにプロセッサ３０１内の受信
ＦＩＦＯ ３０２のＦＩＦＯメモリ３０３はパケットを
数個格納できるだけの容量を持つ。リセット時、ＦＩＦ
Ｏメモリ３０３内は空であり、前段のスイッチ３１４の
ＦＩＦＯ状態レジスタ２１１は１となり、書き込み可能
を示す。
ＦＩＦＯ ３０２のＦＩＦＯメモリ３０３はパケットを
数個格納できるだけの容量を持つ。リセット時、ＦＩＦ
Ｏメモリ３０３内は空であり、前段のスイッチ３１４の
ＦＩＦＯ状態レジスタ２１１は１となり、書き込み可能
を示す。
【００７０】前段のスイッチ３１４のＦＩＦＯにパケッ
トが書き込まれると、プロセッサ３０１の受信ＦＩＦＯ
３０２のＦＩＦＯメモリ３０３の状態は受信可能である
ため、最終段のスイッチ３１４からプロセッサ３０１の
受信ＦＩＦＯ ３０２にパケットの書き込みが始まる。
トが書き込まれると、プロセッサ３０１の受信ＦＩＦＯ
３０２のＦＩＦＯメモリ３０３の状態は受信可能である
ため、最終段のスイッチ３１４からプロセッサ３０１の
受信ＦＩＦＯ ３０２にパケットの書き込みが始まる。
【００７１】まず、パケットの先頭のパケットヘッダに
あるパケット長３０８が、受信ＦＩＦＯ ３０２内のパ
ケット長カウンタ３０９にロードされる。そして、ＦＩ
ＦＯ内空きワード数カウンタ３０４の値からパケット長
カウンタ３０９の値が減算器３１０で減算され、その値
と最大パケット長レジスタ３１９に設定された最大パケ
ット長とが比較器３１１で比較され、その結果が書き込
み可能信号生成回路３１２に入力される。もし、比較結
果が、（空きワード数−パケット長）≧最大パケット長
の場合には、書き込み可能を示す２クロック幅のパルス
の書き込み可能信号３１３を前段のスイッチ３１４に出
力する。
あるパケット長３０８が、受信ＦＩＦＯ ３０２内のパ
ケット長カウンタ３０９にロードされる。そして、ＦＩ
ＦＯ内空きワード数カウンタ３０４の値からパケット長
カウンタ３０９の値が減算器３１０で減算され、その値
と最大パケット長レジスタ３１９に設定された最大パケ
ット長とが比較器３１１で比較され、その結果が書き込
み可能信号生成回路３１２に入力される。もし、比較結
果が、（空きワード数−パケット長）≧最大パケット長
の場合には、書き込み可能を示す２クロック幅のパルス
の書き込み可能信号３１３を前段のスイッチ３１４に出
力する。
【００７２】図６に書き込み信号生成回路３１２の状態
遷移図を示す。初期状態５０１で受信ＦＩＦＯへの書き
込みが発生すると、書き込み不可状態５０２に遷移し、
空きワード数カウンタ３０４からパケット長カウンタ３
０９の値を引いた値と、最大パケット長との比較結果を
監視する。比較結果が≧のときは、書き込み許可状態５
０３に遷移し、書き込み可能信号３１３を出力する。書
き込み許可状態５０３では、パケットの転送が終了し、
パケット長カウンタが０になっていれば初期状態５０１
に、パケットの転送が終了していない場合（パケット長
カウンタ３０９が０でない）は、パケット転送中の状態
５０４に遷移する。パケット転送中の状態５０４では、
パケットの転送が終了してパケット長カウンタ３０９が
０になると、初期状態５０１に遷移する。
遷移図を示す。初期状態５０１で受信ＦＩＦＯへの書き
込みが発生すると、書き込み不可状態５０２に遷移し、
空きワード数カウンタ３０４からパケット長カウンタ３
０９の値を引いた値と、最大パケット長との比較結果を
監視する。比較結果が≧のときは、書き込み許可状態５
０３に遷移し、書き込み可能信号３１３を出力する。書
き込み許可状態５０３では、パケットの転送が終了し、
パケット長カウンタが０になっていれば初期状態５０１
に、パケットの転送が終了していない場合（パケット長
カウンタ３０９が０でない）は、パケット転送中の状態
５０４に遷移する。パケット転送中の状態５０４では、
パケットの転送が終了してパケット長カウンタ３０９が
０になると、初期状態５０１に遷移する。
【００７３】図７に示したように、読み出しデータ６０
７は書き込みデータ６０５の２倍の幅があるため、ＦＩ
ＦＯ内空きワード数カウンタ３０４は１回読み出しが起
こると２ずつ加算される。ＦＩＦＯメモリ３０３から読
み出したデータ３１８はメモリに書き込まれるため、読
み出しがいつ開始されるかは、プロセッサ３０１内のＣ
ＰＵなどの他のモジュールからメモリへのアクセスが起
こっているかどうかで左右され、場合によって異なる。
しかし、読み出しが開始されると、書き込みの速度の２
倍でＦＩＦＯメモリ３０３から読み出されるため、パケ
ットの書き込みが開始された時には、＜であったが、書
き込みの途中で読み出しが開始され、≧になる場合が発
生する。
７は書き込みデータ６０５の２倍の幅があるため、ＦＩ
ＦＯ内空きワード数カウンタ３０４は１回読み出しが起
こると２ずつ加算される。ＦＩＦＯメモリ３０３から読
み出したデータ３１８はメモリに書き込まれるため、読
み出しがいつ開始されるかは、プロセッサ３０１内のＣ
ＰＵなどの他のモジュールからメモリへのアクセスが起
こっているかどうかで左右され、場合によって異なる。
しかし、読み出しが開始されると、書き込みの速度の２
倍でＦＩＦＯメモリ３０３から読み出されるため、パケ
ットの書き込みが開始された時には、＜であったが、書
き込みの途中で読み出しが開始され、≧になる場合が発
生する。
【００７４】また、受信ＦＩＦＯ ３０２のＦＩＦＯメ
モリ３０３の容量は、パケット数個を受信できる容量に
なっているため、ＦＩＦＯメモリ３０３からの読み出し
が不定期に行なわれても、１回の読み出しで複数ワード
が連続して読み出され、また、その速度が２倍ならば、
定常的なＦＩＦＯメモリ ３０３への書き込み速度と不
定期な読み出し速度が同程度となり、パケットの書き込
み開始時に、比較結果が≧となり、前段のスイッチに書
き込み可能信号３１３を送れることが頻繁に発生すると
考えられる。
モリ３０３の容量は、パケット数個を受信できる容量に
なっているため、ＦＩＦＯメモリ３０３からの読み出し
が不定期に行なわれても、１回の読み出しで複数ワード
が連続して読み出され、また、その速度が２倍ならば、
定常的なＦＩＦＯメモリ ３０３への書き込み速度と不
定期な読み出し速度が同程度となり、パケットの書き込
み開始時に、比較結果が≧となり、前段のスイッチに書
き込み可能信号３１３を送れることが頻繁に発生すると
考えられる。
【００７５】このようなことから、プロセッサ３０１の
受信ＦＩＦＯ ３０２では、スイッチ２０１の場合とは
異なったフロー制御を行なっているが、スイッチ２０１
の場合と同じように、パケットを書き込み始めた時に前
段に対して書き込み可能信号３１３を送ることが期待で
きる。
受信ＦＩＦＯ ３０２では、スイッチ２０１の場合とは
異なったフロー制御を行なっているが、スイッチ２０１
の場合と同じように、パケットを書き込み始めた時に前
段に対して書き込み可能信号３１３を送ることが期待で
きる。
【００７６】
【発明の効果】本発明のフロー制御方法および装置の効
果は、クロスポイントバッファ方式でバーチャルカット
スルー方式のスイッチでありながら、ＦＩＦＯメモリが
空になる前に次のパケットの書き込み可能信号を出力す
ることが可能となり、次段のＦＩＦＯメモリが書き込み
可能になるまで待つ状態を少なくし、効率良いパケット
の転送が行なえる。
果は、クロスポイントバッファ方式でバーチャルカット
スルー方式のスイッチでありながら、ＦＩＦＯメモリが
空になる前に次のパケットの書き込み可能信号を出力す
ることが可能となり、次段のＦＩＦＯメモリが書き込み
可能になるまで待つ状態を少なくし、効率良いパケット
の転送が行なえる。
【００７７】また、１つのＦＩＦＯメモリ内に２つのパ
ケットが存在するという、あたかも、ワームホールのよ
うな状態になり、ＦＩＦＯメモリの使用効率が高くな
る。このことは、バーチャルカットスルー方式のネット
ワーク全体のスループットだけでなく、個々のパケット
転送時間が短くなるという効果をもたらしている。
ケットが存在するという、あたかも、ワームホールのよ
うな状態になり、ＦＩＦＯメモリの使用効率が高くな
る。このことは、バーチャルカットスルー方式のネット
ワーク全体のスループットだけでなく、個々のパケット
転送時間が短くなるという効果をもたらしている。
【図１】本発明の実施の形態の並列マシンの構成を説明
するための図。
するための図。
【図２】本発明の実施の形態のネットワークのスイッチ
の構成と動作を説明するための図。
の構成と動作を説明するための図。
【図３】本発明の実施の形態のスイッチ内のシーケンサ
の構成と動作を説明するための図。
の構成と動作を説明するための図。
【図４】本発明の実施の形態のプロセッサ内の受信ＦＩ
ＦＯの構成と動作を説明するための図。
ＦＯの構成と動作を説明するための図。
【図５】本発明の実施の形態のスイッチ内のシーケンサ
内のＦＩＦＯ状態制御回路の状態遷移を説明するための
図。
内のＦＩＦＯ状態制御回路の状態遷移を説明するための
図。
【図６】本発明の実施の形態の受信ＦＩＦＯ内の書き込
み可能信号生成回路の状態遷移を説明するための図。
み可能信号生成回路の状態遷移を説明するための図。
【図７】本発明の実施の形態の受信ＦＩＦＯ内のＦＩＦ
Ｏメモリの構成を説明するための図。
Ｏメモリの構成を説明するための図。
００１ 並列マシン
００２ プロセッサ
００３ ネットワーク
００４ スイッチ
１０１ スイッチ
１０２ 入力ポート０
１０３ 入力ポート１
１０４ 出力ポート０
１０５ 出力ポート１
１０６ ＦＩＦＯＡ０
１０７ ＦＩＦＯＢ０
１０８ ＦＩＦＯＡ１
１０９ ＦＩＦＯＢ１
１１０ 書き込みデータ０
１１１ 書き込み信号Ａ０
１１２ 書き込み信号Ｂ０
１１３ 書き込み可能信号Ａ０
１１４ 書き込み可能信号Ｂ０
１１５ 書き込みデータ１
１１６ 書き込み信号Ａ１
１１７ 書き込み信号Ｂ１
１１８ 書き込み可能信号Ａ１
１１９ 書き込み可能信号Ｂ１
１２０ スイッチ
１２１ ＦＩＦＯＣ
１２２ ＦＩＦＯＤ
１２３ 書き込みデータＣＤ
１２４ 書き込み信号Ｃ
１２５ 書き込み信号Ｄ
１２６ 書き込み可能信号Ｃ
１２７ 書き込み可能信号Ｄ
１２８ シーケンサＡ
１２９ スイッチ
１３０ ＦＩＦＯＥ
１３１ ＦＩＦＯＦ
１３２ 書き込みデータＥＦ
１３３ 書き込み信号Ｅ
１３４ 書き込み信号Ｆ
１３５ 書き込み可能信号Ｅ
１３６ 書き込み可能信号Ｆ
１３７ シーケンサＢ
１３８ 読み出し可能信号Ａ０
１３９ 読み出し可能信号Ａ１
１４０ 読み出しデータＡ０
１４１ 読み出しデータＡ１
１４２ 経路指定情報Ａ０
１４３ 経路指定情報Ａ１
１４４ パケット選択信号Ａ
１４５ マルチプレクサ
１４６ 読み出し信号Ａ０
１４７ 読み出し信号Ａ１
１４８ 読み出し可能信号Ｂ０
１４９ 読み出し可能信号Ｂ１
１５０ 読み出しデータＢ０
１５１ 読み出しデータＢ１
１５２ 経路指定情報Ｂ０
１５３ 経路指定情報Ｂ１
１５４ パケット選択信号Ｂ
１５５ マルチプレクサ
１５６ 読み出し信号Ｂ０
１５７ 読み出し信号Ｂ１
１５８ 段数情報
１５９ パケット長Ａ
１６０ パケット長Ｂ
２０１ シーケンサＡ
２０２ ＦＩＦＯＣ状態制御回路
２０３ ＦＩＦＯＤ状態制御回路
２０４ 制御回路
２０５ パケット長カウンタＡ
２０６ ラストレジスタＡ
２０７ 書き込み可能信号Ｃ
２０８ 書き込み可能信号Ｄ
２０９ 同期化回路
２１０ 同期化回路
２１１ ＦＩＦＯＣ状態レジスタ
２１２ ＦＩＦＯＤ状態レジスタ
２１３ 経路指定情報Ａ０
２１４ 経路指定情報Ａ１
２１５ マルチプレクサ
２１６ マルチプレクサ
２１７ 経路指定ビット
２１８ 経路指定ビット
２１９ マルチプレクサ
２２０ マルチプレクサ
２２１ ＦＩＦＯＣ状態信号
２２２ ＦＩＦＯＤ状態信号
２２３ 段数情報
２２４ 書き込み信号Ｃ
２２５ 書き込み信号Ｄ
２２６ パケット選択信号Ａ
２２７ パケット長
２２８ 読み出し可能信号Ａ０
２２９ 読み出し可能信号Ａ１
２３０ 読み出し信号Ａ０
２３１ 読み出し信号Ａ１
２３２ 書き込み可能信号Ａ０
２３３ 書き込み可能信号Ａ１
３０１ プロセッサ
３０２ 受信ＦＩＦＯ
３０３ ＦＩＦＯメモリ
３０４ ＦＩＦＯ内空きワード数カウンタ
３０５ 書き込み信号Ｃ
３０６ 読み出し信号
３０７ 同期化回路
３０８ パケット長
３０９ パケット長カウンタ
３１０ 減算器
３１１ 比較器
３１２ 書き込み可能信号生成回路
３１３ 書き込み可能信号Ｃ
３１４ スイッチ
３１５ パケット長カウンタロード信号
３１６ 書き込みデータ
３１７ 段数情報
３１８ 読み出しデータ
３１９ 最大パケット長レジスタ
４０１ 書き込み可能状態
４０２ 書き込み不可状態
５０１ 初期状態
５０２ 書き込み不可状態
５０３ 書き込み許可状態
５０４ パケット転送中状態
６０１ ＦＩＦＯメモリ
６０２ ＦＩＦＯメモリＧ
６０３ ＦＩＦＯメモリＨ
６０４ 書き込み信号
６０５ 書き込みデータ
６０６ 読み出し信号
６０７ 読み出しデータ
６０８ ＦＩＦＯメモリＧの書き込み信号
６０９ ＦＩＦＯメモリＨの書き込み信号
６１０ 書き込み先選択回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭60−160461（ＪＰ，Ａ)
特開 昭60−238963（ＪＰ，Ａ)
特開 平５−189391（ＪＰ，Ａ)
特開 平８−103675（ＪＰ，Ａ)
曽根猛 他，ハイパクロスバ・ネット
ワークにおけるバッファ利用法と転送性
能について，電子情報通信学会技術研究
報告，日本，社団法人電子情報通信学
会，1994年 ７月23日，Ｖｏｌ．94，Ｎ
ｏ．164，ｐ．97−104
横田隆史 他，ＲＷＣ−１相互結合網
用プロトタイプ・ルータの設計，電子情
報通信学会技術研究報告，日本，社団法
人電子情報通信学会，1995年 ６月23
日，Ｖｏｌ．95，Ｎｏ．125，ｐ．49−
54
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 15/16 - 15/177
G06F 13/38 - 13/42
H04L 13/08
Claims (10)
- 【請求項１】内部にパケットを一時的に記憶することが
できるＦＩＦＯメモリをもつスイッチが複数接続されて
構成されたネットワークにおけるスイッチ間で一度転送
し始めるとそのパケットの最後まで止まることなく連続
して転送を行うバーチャルカットスルーパケット転送方
式のフロー制御方法であって、前段のスイッチからＦＩ
ＦＯメモリに書かれたパケットがあり、そのパケットの
先頭が、次段のスイッチのＦＩＦＯメモリに書き込むた
めに読み出された時点で、前段のスイッチに対しＦＩＦ
Ｏメモリの書き込み可能を伝えることを特徴とするフロ
ー制御方法。 - 【請求項２】内部にパケットを一時的に記憶することが
できるＦＩＦＯメモリをもつスイッチが複数接続されて
構成されたネットワークにおけるスイッチ間で一度転送
し始めるとそのパケットの最後まで止まることなく連続
して転送を行うバーチャルカットスルーパケット転送方
式のフロー制御方法であって、前記スイッチは、次段の
スイッチのＦＩＦＯメモリの状態が書き込み可能状態の
場合にだけパケットの書き込みを行ない、次段のスイッ
チのＦＩＦＯメモリにパケットを書き込み始めた時点
で、前記ＦＩＦＯメモリを書き込み不可状態と認識し、
次段のスイッチから前記ＦＩＦＯメモリへの書き込み可
能信号が到着した時点で、前記ＦＩＦＯメモリを書き込
み可能状態と認識することを特徴とするフロー制御方
法。 - 【請求項３】ネットワークに接続されたプロセッサ内の
受信ＦＩＦＯのフロー制御であり、一度転送し始めると
パケットの最後まで止まることなく連続して転送を行う
バーチャルカットスルーパケット転送方式のフロー制御
方法であって、ＦＩＦＯメモリ内の空きワード数と受信
しているパケットのまだＦＩＦＯに書き込んでいないワ
ード数の差が最大パケット長以上ある場合にネットワー
クに対して書き込み可能信号を出力することを特徴とす
るフロー制御方法。 - 【請求項４】内部にパケットを一時的に記憶することが
できるＦＩＦＯメモリをもつスイッチが複数接続されて
構成されたネットワークにおけるスイッチ間とそのネッ
トワークに接続されたプロセッサ間のフロー制御方法で
あって、プロセッサの送信部とスイッチの送信部では、
請求項２のフロー制御方法を使って次段のスイッチまた
はプロセッサへの書き込み制御を行ない、スイッチの受
信部では請求項１のフロー制御方法を用い、プロセッサ
の受信部では請求項３のフロー制御方法を用いることを
特徴とするフロー制御方法。 - 【請求項５】複数のプロセッサを複数のスイッチを用い
て結合したプロセッサ間ネットワークにおいて、前記ス
イッチは、Ｎ入力Ｎ出力の構成で、Ｎ個の入力ポートそ
れぞれにＮ個のＦＩＦＯメモリ(Ｎの２乗個)と、Ｎ個の
出力ポートそれぞれに独立したシーケンサ (Ｎ個）で構
成されたクロスポイントバッファ方式のスイッチであ
り、前記プロセッサと前記スイッチで、請求項４のフロ
ー制御方法を特徴とするプロセッサ間ネットワークのフ
ロー制御方法。 - 【請求項６】内部にパケットを一時的に記憶することが
できるＦＩＦＯメモリをもつスイッチが複数接続されて
構成されたネットワークにおけるスイッチの受信部のフ
ロー制御を行い、パケットを１度転送し始めるとそのパ
ケットの最後まで止まることなく連続して転送を行なう
バーチャルカットスルーパケット転送方式のフロー制御
装置であって、前段のスイッチからＦＩＦＯメモリに書
かれたパケットがあり、そのパケットの先頭が、次段の
スイッチのＦＩＦＯメモリに書き込むために読み出され
た時点で、前段のスイッチに対しＦＩＦＯメモリの書き
込み可能を伝えることを特徴とするフロー制御装置。 - 【請求項７】内部にパケットを一時的に記憶することが
できるＦＩＦＯメモリをもつスイッチが複数接続されて
構成されたネットワークにおけるスイッチの送信部のフ
ロー制御を行い、パケットを１度転送し始めるとそのパ
ケットの最後まで止まることなく連続して転送を行なう
バーチャルカットスルーパケット転送方式のフロー制御
装置であって、次段のスイッチのＦＩＦＯメモリが書き
込めるかどうかの状態を示すレジスタを持ち、状態が書
き込み可能状態の場合にだけパケットの書き込みを行な
い、次段のスイッチのＦＩＦＯメモリにパケットを書き
込み始めた時点で、前記ＦＩＦＯメモリを書き込み不可
状態とし、次段のスイッチから前記ＦＩＦＯメモリへの
書き込み可能信号が到着した時点で、前記ＦＩＦＯメモ
リを書き込み可能状態とすることを特徴とするフロー制
御装置。 - 【請求項８】ネットワークに接続されたプロセッサ内の
受信ＦＩＦＯ装置であって、ＦＩＦＯメモリ内の空きワ
ード数をＦＩＦＯメモリへの書き込み信号と読み出し信
号によって数えるカウンタと、受信しているパケットの
まだＦＩＦＯに書き込んでいないワード数を数えるカウ
ンタと、最大パケット長を保持するレジスタをもち、２
つのカウンタの値の差を計算する引算器と、その結果と
前記レジスタの値を比較する比較器をもち、比較結果が
２つのカウンタの差が最大パケット長以上ある場合にネ
ットワークに対して書き込み可能信号を出力することを
特徴とするフロー制御装置。 - 【請求項９】内部にパケットを一時的に記憶することが
できるＦＩＦＯメモリをもつスイッチが複数接続されて
構成されたネットワークにおけるスイッチとそのネット
ワークに接続されたプロセッサの送信部、受信部のフロ
ー制御装置であって、プロセッサの送信部とスイッチの
送信部では、請求項７に示すフロー制御装置を用い、ス
イッチの受信部には請求項６に示すフロー制御装置を用
い、プロセッサの受信部では 請求項８に示すフロー制
御装置を用いることを特徴とするフロー制御装置。 - 【請求項１０】複数のプロセッサを複数のスイッチを用
いて結合したプロセッサ間ネットワークにおいて、前記
スイッチは、Ｎ入力Ｎ出力の構成で、Ｎ個の入力ポート
それぞれにＮ 個のＦＩＦＯメモリ(Ｎの２乗個）と、Ｎ
個の出力ポートそれぞれに独立したシーケンサ (Ｎ個）
で構成されたクロスポイントバッファ方式のスイッチで
あり、前記プロセッサと前記スイッチで、請求項9に示
すフロー制御装置を用いたことを特徴とするプロセッサ
間ネットワーク。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02055898A JP3456398B2 (ja) | 1998-02-02 | 1998-02-02 | プロセッサ間ネットワークのフロー制御方法および装置 |
| DE19903841A DE19903841A1 (de) | 1998-02-02 | 1999-02-01 | Flußsteuerungsverfahren und -vorrichtung für Netzwerk zwischen Prozessoren |
| US09/241,075 US6341313B1 (en) | 1998-02-02 | 1999-02-01 | Flow controlling method and apparatus for network between processors |
Applications Claiming Priority (1)
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| 曽根猛 他，ハイパクロスバ・ネットワークにおけるバッファ利用法と転送性能について，電子情報通信学会技術研究報告，日本，社団法人電子情報通信学会，１９９４年 ７月２３日，Ｖｏｌ．９４，Ｎｏ．１６４，ｐ．９７−１０４ |
| 横田隆史 他，ＲＷＣ−１相互結合網用プロトタイプ・ルータの設計，電子情報通信学会技術研究報告，日本，社団法人電子情報通信学会，１９９５年 ６月２３日，Ｖｏｌ．９５，Ｎｏ．１２５，ｐ．４９−５４ |
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