JPH07264242A

JPH07264242A - パケットスイッチ及びそのパケットスイッチを用いた並列計算機システム

Info

Publication number: JPH07264242A
Application number: JP5012394A
Authority: JP
Inventors: Mutsumi Hosoya; 睦細谷; Juichi Nishino; 壽一西野; Tsunanori Oka; 維禮丘; Kazumasa Takagi; 一正高木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-03-22
Filing date: 1994-03-22
Publication date: 1995-10-13

Abstract

(57)【要約】（修正有）【目的】大容量バッファによるスイッチ性能の低下を
防ぎ、廃棄率の充分低く、かつ、スループットの高いパ
ケットスイッチを提供する。【構成】パケットを一時蓄えるためのバッファ１０と
パケットを所望の宛先に振り分けるためのスイッチ網３
０と衝突検出回路２０とを有し、バッファが複数階層の
メモリで構成されており、各階層のメモリ間でフロー制
御を行う方式を採用した。【効果】スイッチ網の周辺では、高速のメモリアクセ
スが確保されるのでスイッチのスループットを上げるこ
とができ、しかも、全体としてバッファ容量を充分確保
できるので、衝突によるパケットの廃棄率を犠牲にする
こともない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ間のデー
タ交換や高速ネットワーク内での大容量データ通信等に
おいて用いられる広帯域デジタル通信用の超高速パケッ
トスイッチに関する。

【０００２】

【従来の技術】情報化社会の進展とともに、通信の重要
性は益々拡大している。それに伴い、データ通信に対す
る要求は高まるばかりである。特に、光ファイバーによ
り広帯域データ伝送が可能となり、その広帯域性を活か
した応用（例えば、デジタル映像交換）への対応が求め
られている。また、音声網、ＦＡＸ網、データ通信網等
と、従来別々に発展してきたさまざまなネットワークを
統一統合して、標準化されたインターフェイスをもつ単
一のネットワークを構築しようという要請がある。

【０００３】パケットスイッチは、これらの要求に対す
る解決策として最適な技術であると考えられている。パ
ケットとは情報本体のデータ部分とそのデータが転送さ
れるべき宛先とが組となったものであり、パケットスイ
ッチは、パケットの宛先に応じてパケットの行き先を切
り分けるスイッチである。パケットスイッチを用いれ
ば、パケット単位で通信が行われるため、突発的に大量
のデータ通信が行われても効率よく対応できる。また、
割り当てるパケットの数を調整することにより、幅広い
転送レート・転送遅延の要求に対して応えることができ
る。これらの特長は、上記の通信に対する要請を解決す
るものである。

【０００４】パケットスイッチの実現法として、さまざ
まな構成法が提案されている。例えば、「Ｐｒｏｃｅｅ
ｄｉｎｇｓｏｆｔｈｅＩＥＥＥ」７８巻１号の１
３３〜１６７頁に各種パケットスイッチの分類が示され
ている。その要点を図７に示した。パケットスイッチ
は、共通リソース型構成（図７(ａ)と(ｂ)）と空間分割
型構成（図７(ｃ)と(ｄ)）に分類することができる。共
通リソース型のパケットスイッチでは、入力パケットが
共通メモリ、もしくは、共通バスを通過する際、パケッ
トの行き先がその宛先に従って振り分けられる。空間分
割型のパケットスイッチでは、空間的に分割配置された
多段のスイッチ網により構成されており、パケットがス
イッチ網の中を宛先情報に従って通過していく過程で、
パケットの行き先が決定される。共通リソース型構成の
場合、共通リソース（メモリ、もしくは、バス）へのア
クセスは、逐次的に行われるため、そのバンド幅（単位
時間あたりのデータ転送量）によりスイッチの性能が決
まってしまう。これに対して、空間分割型構成の場合、
複数の入力パケットを並列に処理することができるた
め、一般的にそのスループットは高い。

【０００５】空間分割型構成の問題点は、パケットの衝
突（スイッチ網内の同一経路を複数のパケットが同時に
流れること）である。空間分割型構成では、複数のパケ
ットが同時に処理されるため、同時に処理されたパケッ
トの中に同じ宛先のものが含まれていると、それらのパ
ケット間で衝突が生じる。衝突を回避する方法として、
通常、衝突回避バッファを設ける。衝突によるパケット
の廃棄率を実用上問題のない程度まで低くするために
は、衝突回避バッファの容量を充分大きく取らなければ
ならない。衝突回避バッファの容量が不足すると、衝突
パケットを退避できずに失ってしまうからである。

【０００６】

【発明が解決しようとする課題】以上説明したように、
高スループットのパケットスイッチは、大容量の衝突回
避バッファを備えた空間分割型構成にする必要がある。
しかしながら、衝突回避バッファの容量を増加すると、
寄生インダクタンス・寄生容量によるアクセス時間の増
加や配線遅延の拡大などにより、スイッチのスループッ
トが低下してしまう。特に、ＧａＡｓ半導体素子や超電
導素子などの超高速素子を用いてスイッチを構成する場
合、この問題は顕著となる。また、大容量の衝突回避バ
ッファは、チップ上で大きな面積を占め、スイッチの集
積度低下を招き、スイッチの性能を劣化させる。さら
に、大容量の衝突回避バッファを効率よく使用するため
には、バッファの配置や衝突パケットの扱いなどで複雑
な制御が必要となる。

【０００７】本発明は、上記大容量バッファの欠点を解
決し、衝突による廃棄率が充分に低く、かつ、スループ
ットの高い超高速パケットスイッチを簡単な構成で提供
することを目的とする。

【０００８】

【課題を解決するための手段】本発明にかかるパケット
スイッチにおいては、パケットを一時蓄えるためのバッ
ファとパケットを所望の宛先に振り分けるためのスイッ
チ網とを有し、前記バッファが複数階層のメモリで構成
されており、各階層のメモリ間でフロー制御を行う方式
を採用した。尚、フロー制御は、スイッチ内だけでな
く、スイッチとパケット送信元との間で行うことも可能
である。また、スイッチ網内でのパケットの衝突を検出
するための衝突検出回路を設け、衝突検出回路からの衝
突検出信号によりバッファ内でのパケット管理を制御す
る場合もある。

【０００９】バッファは、ＦＩＦＯ（先入れ先出し）メ
モリやＲＡＭ（ランダムアクセスメモリ）等で構成する
こともあり、スイッチ網としては、クロスポイント型空
間分割スイッチ網やバンヤン型空間分割スイッチ網を用
いる場合がある。

【００１０】また、本発明のパケットスイッチを、Ｇａ
Ａｓ半導体素子や超電導素子とＣＭＯＳに代表されるＳ
ｉ半導体素子との混成回路により構成する場合もある。

【００１１】

【作用】本発明のパケットスイッチでは、バッファが階
層構造を持ち、各階層間でパケットの流量が制御されて
いる。そこで、最も高速かつ高度な処理を要求される最
下層（最もスイッチに近い部分）のメモリの容量を少な
く抑え、上層（スイッチから遠い部分）のメモリ容量が
大きくなるように構成する。上層のメモリのバンド幅
（データ転送速度）は、並列処理を行うなどして下層の
メモリの処理速度に合わせておく。これにより、スイッ
チ網の周辺では、高速のメモリアクセスが確保されるの
でスイッチのスループットを上げることができ、しか
も、バッファ容量を充分確保できるので、衝突によるパ
ケットの廃棄率を犠牲にすることもない。尚、下層のメ
モリに、アクセス時間は遅いが高集積化に向いた低価格
メモリを用い、上層にアクセス時間の速い高価なメモリ
を用いることもできる。さらには、上層のメモリに、構
造が簡単で高速アクセスの可能なＦＩＦＯを用い、下層
のメモリに、大容量化の容易なＲＡＭを用いることもで
きる。

【００１２】本発明のパケットスイッチにおけるパケッ
トは、一旦バッファに蓄えられ、それと同時に衝突検出
回路により衝突の可能性を調べられる。衝突の可能性が
無いと判断された段階で、パケットはスイッチ網に流し
込まれるとともに、バッファから削除される。衝突発生
が予測される場合は、競合するパケット間から優先度な
どの指標により適当なパケットを選択する。選択された
パケットは、そのままスイッチ網に流れ（同時に入力バ
ッファから削除され）るが、選択されなかったものは、
優先度などの条件を調整して再度衝突検出回路に入力さ
れる。

【００１３】また、バッファからパケットを削除するの
は、衝突検出回路からの検出信号により行なう。この
際、衝突検出信号が確定するまで、入力バッファ内に該
当パケットを保持し、入力バッファ内部状態の変更を遅
延させることもある。これにより、入力バッファに対す
る無駄な処理を回避することができる。

【００１４】パケットの衝突が検知された際、パケット
の優先度を比較することにより優先すべきパケットを選
択する場合もあり、その際、選択されなかったパケット
に対して、その優先度を再調整したり、優先度に応じて
入力バッファの別領域を割り当てたりすることもある。
これにより、パケットの流れをスムーズにし、特定パケ
ットによるスイッチのつまり（ブロッキング）を抑止で
きる。

【００１５】本パケットスイッチと入力パケット送信元
との間でフロー制御を行うこともあるが、これにより、
特定回線の輻輳状態から容易に回復することができる。

【００１６】衝突検出回路では、宛先の順序関係でパケ
ットを並べ替えながら、その宛先を比較することによ
り、効率的な衝突検出が可能となる。それと同時に、そ
の結果をバンヤン型空間分割スイッチ網に入力すれば、
スイッチ網内での衝突を確実に回避できる（バンヤン型
空間分割スイッチ網の場合、並べ替えを行わないと、条
件によっては同一宛先のパケットが無くても衝突の起こ
る場合がある）。

【００１７】本発明のパケットスイッチにおける階層バ
ッファの中で高速メモリの部分と衝突検出回路などのス
イッチ本体の一部とを同一のチップに実装することによ
り、スイッチのスループットを律速するクリティカルパ
スを短縮することができる。

【００１８】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００１９】図１は、本発明の第１実施例の説明図であ
る。図１のパケットスイッチは、２階層の入力バッファ
１００および１０１で構成された入力バッファ１０と、
スイッチ網３０とを有し、入力バッファ１００の内部状
態１１により入力バッファ１０１からのパケット４５の
流れを制御する。最も高速かつ高度な処理を要求される
最下層（最もスイッチに近い部分）の入力バッファ１０
０の容量を少なく抑え、上層（スイッチから遠い部分）
の入力バッファ１０１の容量が大きくなるように構成す
る。入力バッファ１０１のバンド幅（データ転送速度）
は、並列処理（インターリーブ）を行うなどして入力バ
ッファ１００の処理速度に合わせておく。

【００２０】これにより、スイッチ網の周辺では、高速
のメモリアクセスが確保されるのでスイッチのスループ
ットを上げることができ、しかも、バッファ容量を充分
確保できるので、衝突によるパケットの廃棄率を犠牲に
することもない。また、入力バッファ１０１を大規模集
積化の可能な半導体素子で構成し、それ以外の部分を超
高速の超電導素子で構成することもできる。この場合、
大容量半導体メモリを用いることで、パケットの廃棄率
を充分に下げ、また、超電導素子の高速性を引き出すこ
とで、スイッチのスループットを上げることができる。

【００２１】図１のパケットスイッチは、衝突検出回路
２０を有しており、衝突検出回路２０からの衝突検出信
号２１により入力バッファ１００内でのパケット管理を
制御している。衝突検出信号２１を受けることにより、
入力バッファ１００は自バッファ内のパケットの破棄や
優先度の調整を行う。

【００２２】パケットスイッチにおける最も基本的な処
理は、パケット宛先によるパケットの振り分けである。
その処理を行うのが（単位）スイッチであり、その主要
部分を図２に示した。パケット同期信号４２は、パケッ
トの先頭を示す信号で、これをもとにパケット宛先４３
を入力パケット４０の中から抽出する。入力パケット４
０は、データレジスタ２３に記憶されると同時に、比較
回路２２を用いてその宛先に対する演算が行われ、その
結果を制御レジスタ２４にセットする。制御レジスタ２
４の値に応じてパケットの流れをマルチプレクサ２５で
切り替える。また、パケットの宛先が同じである場合、
衝突検出信号２１を生成する。以上説明した単位スイッ
チ（とその変形回路）は、図１の衝突検出回路２０やス
イッチ網３０のなかで用いられる。

【００２３】図３は、入力バッファの例で、ＦＩＦＯメ
モリで構成した場合を示している。ＦＩＦＯメモリ１３
は、入力パケット４０を内部領域１４に取り込み、最初
に取り込んだものから順次出力パケット４１として出力
する。また、衝突検出信号２１により、出力パケット４
１の衝突可能性を判定できる。無衝突の場合、制御論理
１２により、内部領域１４は１つずつシフトされ、先頭
のパケットは削除される。また、ＦＩＦＯメモリ１３の
空き容量を制御論理１２により判定し、その結果で入力
バッファ内部状態１１を外部に出力する。この内部状態
１１により外部からバッファ内に流れ込む入力パケット
の量を調整することができる。尚、ここではＦＩＦＯメ
モリ構成による入力バッファを説明したが、ＲＡＭを用
いても同様のものが構成できる。また、ＦＩＦＯメモリ
１３の数や内部領域１４の数は任意である。

【００２４】図４は、衝突検出回路の例である。この回
路例では、宛先により並べ替えを行ないながら衝突検出
を行う。入力パケット４０は、図２に示したのと同様の
スイッチ５０により、その宛先が比較される。スイッチ
５０は、同じ宛先のパケットを見つけた場合、衝突検出
信号２１を発生し、優先度などを考慮して優先すべきパ
ケットの選択を行う。パケットの宛先が異なる場合、ス
イッチ５０は、パケットの宛先の大小関係によりパケッ
トの行き先を決める。この操作を繰り返すことにより、
最も少ない計算量で、全ての入力パケットの衝突可能性
を調べることができる。しかも、出力されるパケット４
１は、その宛先の大小関係の順番に並んでいる。このよ
うな性質を持った出力パケット４１を、バンヤン型スイ
ッチ網に入力した場合、スイッチ網内で衝突を起こさず
出力されることが保証されている。

【００２５】図５は、パケットに対する優先度制御の方
式をいくつか示している。図５（ａ）は、入力バッファ
を複数の優先度領域（１５〜１７）に分割し、衝突時に
後回しにされたパケットを、適宜、優先度の高い領域に
移す方式である。この場合、待ち行列の先頭パケットが
入れ替わることにより、行先頭（ＨＯＬ）ブロッキング
とよばれるスイッチのつまりを回避することができる。
図５（ｂ）は、各パケット４０の持つ優先度情報４４を
増減させることにより優先度を調節する方式である。こ
の方式は、パケットの移動を伴わず、制御が容易であ
る。いずれの方式も、優先度の調整を行うことにより、
ブロッキングの発生を抑制することができる。

【００２６】図６（ｃ）、（ｄ）は、空間分割型スイッ
チ網の構成例を示している。（ｄ）に属するスイッチ網
としては、バンヤン網、オメガ網、デルタ網、ベネス網
などが知られている。

【００２７】本発明の第２の実施例を図７を用いて説明
する。図７は、本発明のパケットスイッチを並列コンピ
ュータシステムの要素プロセッサ間通信に使用した場合
を示している。現状の並列コンピュータシステムの性能
は、その要素プロセッサ間通信の性能で制限されてお
り、本発明の高性能パケットスイッチを用いることによ
り、システム性能を飛躍的に向上させることが可能と思
われる。特に、本発明のパケットスイッチと要素プロセ
ッサとの間でもフロー制御を行えば、要素プロセッサ間
のデータ交換がさらに効率良く行える。また、本発明の
パケットスイッチを一般の広帯域デジタル交換機を構成
するのに用いることも可能である。

【００２８】

【発明の効果】以上説明したように、本発明のパケット
スイッチでは、入力バッファを階層構造にすることで、
大容量バッファの欠点を解決し、従来両立し得なかった
パケットの廃棄率とスイッチのスループットとを両立さ
せることができる。そのため、超高速データ処理などの
高速広帯域データ交換が必要になる分野において、本発
明の寄与するところは大きい。

【図面の簡単な説明】

【図１】本発明の第１実施例の構成説明図である。

【図２】単位スイッチの原理説明図である。

【図３】入力バッファの説明図である。

【図４】衝突検出回路の説明図である。

【図５】優先度制御の説明図である。

【図６】パケットスイッチの分類である。

【図７】並列コンピュータシステムへの応用例である。

【符号の説明】

１…パケットスイッチ、１０…入力バッファ、１００…
入力バッファ１、１０１…入力バッファ２、１１…入力
バッファ内部状態、１２…制御論理、１３…ＦＩＦＯメ
モリ、１４…１パケット用メモリ領域、１５…高優先度
入力バッファ、１６…中優先度入力バッファ、１７…低
優先度入力バッファ、２０…衝突検出回路、２１…衝突
検出信号、２２…比較回路、２３…データレジスタ、２
４…制御レジスタ、２５…マルチプレクサ、３０…スイ
ッチ網、４０…パケット（入力）、４１…パケット（出
力）、４２…パケット同期信号、４３…パケット宛先、
４４…パケット優先度、４５…パケット（内部）、５０
〜５３…スイッチ、５４…マルチプレクサ、５５…制御
論理、５６…共通メモリ、５７…パケット前処理回路、
５８…パケット後処理回路、５９…共通バス、６０…要
素プロセッサ、６１…メモリ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 17/04 Ｊ 9184−5ＪＨ０４Ｑ 11/04 9076−5ＫＨ０４Ｑ 11/04 Ｒ (72)発明者高木一正東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】パケットを一時蓄えるためのバッファと前
記パケットを所望の宛先に振り分けるためのスイッチ網
とを有し、前記バッファが複数階層のメモリで構成され
ており、各階層のメモリ間でフロー制御を行うことを特
徴とするパケットスイッチ。
【請求項２】請求項１記載のパケットスイッチにおい
て、前記スイッチ網内でのパケットの衝突を検出するた
めの衝突検出回路を有し、前記衝突検出回路からの衝突
検出信号により前記バッファ内でのパケット管理を制御
することを特徴とするパケットスイッチ。
【請求項３】請求項２記載のパケットスイッチにおい
て、前記バッファ内のパケット管理を行なうにあたり、
前記衝突検出信号が確定するまで、前記バッファ内に該
当パケットを保持することを特徴とするパケットスイッ
チ。
【請求項４】請求項２記載のパケットスイッチにおい
て、前記衝突検出回路がパケットの衝突を検出する際、
パケットの宛先の順序関係によりパケットの並べ替えを
行なうことを特徴とするパケットスイッチ。
【請求項５】請求項１記載のパケットスイッチにおい
て、前記バッファ内の複数階層のメモリのうち、スイッ
チ網に近い階層のメモリに小容量高速メモリを用い、ス
イッチ網から遠い階層のメモリに大容量低速メモリを用
いることを特徴とするパケットスイッチ。
【請求項６】請求項１記載のパケットスイッチにおい
て、前記バッファを構成する複数階層のメモリはアクセ
ス時間が異なることを特徴とするパケットスイッチ。
【請求項７】請求項６記載のパケットスイッチにおい
て、前記バッファがアクセス時間１０ｎｓ未満のメモリ
とアクセス時間１０ｎｓ以上のメモリにより構成されて
いることを特徴とするパケットスイッチ。
【請求項８】請求項１記載のパケットスイッチにおい
て、前記バッファが、ＦＩＦＯ（先入れ先出しメモリ）
とＲＡＭ（ランダムアクセスメモリ）の組み合わせによ
って構成されていることを特徴とするパケットスイッ
チ。
【請求項９】請求項１乃至８のいずれかに記載のパケッ
トスイッチにおいて、前記バッファが、超電導素子、も
しくは、ＧａＡｓ半導体素子とＳｉ半導体素子との混成
回路で構成されていることを特徴とするパケットスイッ
チ。
【請求項１０】請求項２記載のパケットスイッチにおい
て、前記バッファの一部と前記衝突検出回路とが同一チ
ップに実装されていることを特徴とするパケットスイッ
チ。
【請求項１１】請求項１乃至１０のいずれかに記載のパ
ケットスイッチを、要素プロセッサ間のデータ通信ネッ
トワークに用いることを特徴とする並列計算機システ
ム。