JP2003533107A - スイッチ内でパケット待ち行列を管理するための方法および装置 - Google Patents

スイッチ内でパケット待ち行列を管理するための方法および装置

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フィン，アンダース
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スウィッチコア・アクチボラグ
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Abstract

(57)【要約】 本発明はスイッチ内でパケット待ち行列を管理するための方法および手段に関する。スイッチは、小型の内部メモリおよび大型の外部メモリ内に共用メモリ・スプリットを有する。外部メモリには限られた帯域幅がある。方法は、それぞれの出力ポート用に、入力ポートに着信するデータ・ストリームを２つの部分に分割するステップを含み、第１の部分が少なくとも１つの出力ポートに属する内部待ち行列に送られ、第２の部分が外部メモリに送られる。着信データ・ストリームはフロー・グループに属するように識別可能であり、その後データ・ストリームの分割は、たとえば、分割しきい値よりも優先度の高いフロー・グループが前記第１の部分の内部待ち行列に送信され、前記しきい値よりも優先度の低いフロー・グループが第２の部分の外部メモリに送信されるように実行される。

Description

【発明の詳細な説明】
【０００１】 （発明の分野） 本発明は、スイッチ内でパケット待ち行列を管理するための方法および装置に
関する。スイッチは、小型の内部メモリおよび大型の外部メモリ内に共用メモリ
・スプリットを有する。外部メモリには限られた帯域幅がある。一般にスイッチ
は、入力ポートから出力ポートにデータ・パケットを送信する際に使用される。
出力ポートに接続された出力リンクのデータ転送速度は、着信データ・ストリー
ムのデータ転送速度よりも遅い。これには様々な理由があり、たとえば、いくつ
かの入力ポートが同じ出力ポートにパケットを送信している場合は、出力ポート
へのメッセージの衝突または一時停止である。本発明は、スイッチ内で内部待ち
行列と、内部メモリと外部メモリの間で着信データ・ストリームの分割を管理す
るための方法および装置を提供する。さらに本発明は、いつ、どのフローを、外
部メモリを介して分流し再度内部メモリへ統合するかを監視および識別する。
【０００２】 （従来の技術） 様々な理由から、データ・ストリームを分割することは以前から知られている
。日本で出版された文書番号ＪＰ ５９−１０３１４７では、２つのパラレル・
バッファを有するＡ／Ｄ変換器が示されている。Ａ／Ｄ変換器から与えられたデ
ータは分割され、バッファの占有に応じてバッファのうちの１つに交互に格納さ
れる。日本で出版された文書番号ＪＰ １１−００８６３１は、分割バッファを
有するＡＴＭセル伝送フロー制御システムを示す。日本で出版された文書番号Ｊ
Ｐ ０３−１００７８３は、待ち行列バッファおよび外部メモリを含む待ち行列
バッファ・システムを示す。待ち行列バッファがトークンで満たされると、待ち
行列バッファからオーバフローしたトークンは外部メモリに書き込まれる。
【０００３】 したがって、挙動の良いトラフィックを処理する出力ポートを不必要にブロッ
クすることなしに、内部メモリおよび待ち行列が外部メモリと協働できるように
するための、パケット・スイッチ内での待ち行列管理が求められている。外部メ
モリを介して送信されるデータの量はできる限り少なくしなければならない。本
発明は、１つの出力ポート用の着信データ・ストリームを、出力ポートの容量に
対応する１部分および外部メモリに送信される第２の部分に分割することによっ
て、この問題を解決する。データ・ストリームの分割は、優先度ベースおよび／
またはフロー・グループ・ベースで実行される。また、データは内部メモリに再
統合されるため、パケットが別々のデータ・フロー内に記録されることもない。
【０００４】 （発明の概要） 本発明は、入力ポートと出力ポートとの間でデータ・パケットを切り換えるた
めのいくつかの待ち行列を含む制限付き１次メモリを有し、同じくいくつかの待
ち行列を含むより大規模な２次メモリに接続されたスイッチ内で、パケット待ち
行列を管理する方法を提供する。この方法には、それぞれの出力ポート用に、入
力ポートに着信するデータ・ストリームを２つの部分、すなわち第１の部分が１
次メモリの出力ポート待ち行列に送信されるフローを含み第２の部分が２次メモ
リに送信されるフローを含む部分に分割するステップが含まれる。
【０００５】 データ・ストリームの分割は、第１の部分のフローの合計負荷が出力ポートの
合計出力容量よりも小さいかまたは等しくなるように実行することができる。 着信データ・ストリームは優先度グループに属するように識別可能であり、そ
の後データ・ストリームの分割は、分割しきい値よりも優先度の高い優先度グル
ープが前記第１の部分の内部待ち行列に送信され、前記しきい値よりも優先度の
低い優先度グループが第２の部分の外部メモリに送信されるように実行される。
【０００６】 本発明について、添付の図面を参照しながら以下でより詳細に説明する。 （好ましい実施形態の詳細な説明） スイッチの一般的な機能は、いくつかの入力ポートにある入力リンクで受け取
ったデータを、出力ポートにある出力リンクに転送することである。データはパ
ケット形式であり、各パケットは出力リンクに対応する独自の宛先アドレスを有
する。
【０００７】 図１では、本発明に従ったスイッチのメモリ構造が示されている。 スイッチは、入力ポート２で受け取ったデータ・パケットを、出力ポート３で
送信する前に一時的に格納するための１次メモリを有するチップ１を含む。１次
メモリは、一般的にはチップ上にある内部の小型高速メモリである。チップ上の
論理機能ブロック４がデータ・パケットのアドレス部分を検出し、その結果、デ
ータ・パケットが適切な出力ポートに転送される。
【０００８】 本発明のこの実施形態に従い、データ・パケットは入力ポート２では格納され
ないが、バッファまたは出力待ち行列５内の出力ポート３に格納されて出力リン
クで送信される順番を待つ。出力ポート３は、それぞれ１次メモリ内にそれぞれ
の出力待ち行列を提供する予約メモリ領域を有することができるが、この図には
１つしか示されていない。
【０００９】 出力ポートに接続された出力リンクのデータ転送速度は、着信データ・ストリ
ームのデータ転送速度よりも遅くなり得る。これには様々な理由があり、たとえ
ば、いくつかの入力ポートが同じ出力ポートにパケットを送信している場合は、
出力ポートへのメッセージの衝突または一時停止である。したがって、それぞれ
の出力ポートでオーバフローが発生するリスクがある。これを避けるために、チ
ップ１は２次メモリ７と協働する。２次メモリは一般には大容量を有する外部メ
モリである。外部メモリは、出力リンクへの送信を待つパケットを格納するため
に、待ち行列１０内にも配置される。帯域幅が制限されているため、内部メモリ
よりも遅くなる。
【００１０】 チップ１には、以下で説明するように、外部メモリ７または出力待ち行列５へ
の送信を待つデータ・パケットを一時的に格納する３次メモリも提供される。３
次メモリは、一般的には内部１次メモリの一部であり得るバッファまたは格納待
ち行列６である。
【００１１】 スケジューラ（図示せず）は、出力リンクで送信される、内部待ち行列５およ
び外部メモリ７の待ち行列１０からパケットを選択する役割を果たす。それぞれ
の出力ポートには、チップ上に別々のスケジューラが提供されるが、すべてが外
部メモリからの同じ帯域幅を共用する。当技術分野では、様々なスケジューラの
設計および動作方法が知られている。こうしたスケジューラは、本発明の一部を
形成するものではない。
【００１２】 次に図２を参照し、１つの出力ポートに属するデータ・フローに注目する。左
側には着信データ・ストリーム（Ａ＋Ｂ）があり、これは出力ポートの出力容量
Ｄ（たとえば１ギガビット／秒）よりも大きい。本発明の基本概念は、着信デー
タ・ストリームが出力ポートの出力容量よりも大きくなった場合に、データ・ス
トリーム全体ではなくその一部のみを２次（外部）メモリへ分流することである
。したがって、データ・ストリームの第１部分Ａが１次メモリの内部待ち行列に
送信され、第２部分Ｂが（格納待ち行列６を介して）外部メモリに送信されるの
がわかるであろう。第１部分Ａは出力ポートの出力容量Ｄよりもわずかに小さく
なるように選択されるため、その結果、以下で説明する理由により、わずかなデ
ータ流れＣを外部メモリから内部待ち行列に再統合することが可能である。デー
タ・ストリームが分割され、結果として、出力ポートの容量は常に可能な限り最
大限に使用される。データ・ストリーム全体を外部メモリに分流することにより
、出力ポートがブロックされることは無い。
【００１３】 データ・ストリームを分割するために、スイッチは、パケットを識別可能なフ
ロー・グループに分けることが可能でなければならない。以下で論じるように、
この識別は、優先度または何らかの他の非優先度（ハッシュ）値に基づいて行う
ことができる。各出力ポートは、少なくとも１つの待ち行列を有する。あらゆる
待ち行列がスペースを必要とするため、待ち行列の数は一方ではできる限り少な
く保つ必要がある。可能な実施は、優先度グループおよび出力ポートにつき１待
ち行列であり、各待ち行列がいくつかのフロー（ハッシュ）グループを含む。フ
ロー・グループの数は、待ち行列によって異なる場合がある。他方で、待ち行列
の数が多くなるほど高い細分性が達成され、すなわちデータ・ストリームのより
正確な分割が実行できる。したがって、１つの優先度グループにつき複数の待ち
行列を提供し、各待ち行列がフロー（ハッシュ）グループの一部を含むか、また
は優先度値およびハッシュ値ならびに出力ポートあたり１つの待ち行列を提供す
るようにも企図される。
【００１４】 ほとんどの場合、データ・ストリームのデータ・パケットが同じ優先度を有す
ることはないが、一部のパケットはスイッチ内で他のパケットがより遅い遅延を
経験する前に提供される。優先度グループの一例が図３に示されている。図示さ
れたシステムは８つの優先度グループを含み、グループ０が最も優先度が高い。
データ・ストリームの分割は、優先度が最も高いグループ、たとえばグループ０
から３が内部待ち行列に送信される第１部分Ａに入れられ、グループ４から７は
外部メモリに送信される第２部分Ｂに配置されるように実施可能である。この場
合、分割しきい値はグループ３と４の間に置かれる。上記で述べたように、任意
数のグループを使用することおよび他の優先度システムを選択することが可能で
ある。
【００１５】 各優先度グループは、さらに高い細分性を達成するためにサブグループに分割
することもできる。細分性が高くなるほど、内部待ち行列に直接送信される部分
Ａはより綿密に適合可能である。この例では、各優先度グループが４つのいわゆ
るハッシュ・グループに分割される。ハッシュ・グループは、優先度以外の基準
によって形成される。本発明の好ましい実施形態では、ハッシュ・グループは一
部の着信データ・パケットに注目し、その部分に基づいて値を計算することで形
成されるため、その結果データ部分がランダムに分配される場合、パケットは４
つのグループに均等に分配される。好ましいことに、たとえばデータ・パケット
の発信元または宛先アドレス部分などの、セッション中一定のフロー情報が使用
される。これによって、ハッシュ・グループ内には論理的連続性が存在すること
になる。
【００１６】 図３に示されるように、優先度グループはハッシュ・グループ９（グループ２
についてのみ図示）に細分化される。優先度グループ内のすべてのハッシュ・グ
ループが同じ優先度を有するため、優先順位をみだすことなく、ハッシュ・グル
ープのうち任意の１つを選択することができる。つまり、ハッシュ・グループ内
でのトラフィック負荷の変化に鑑みて、現在最も好適なトラフィック量を有する
ハッシュ・グループを選択することができる。
【００１７】 着信トラフィックは分類され、適切な出力待ち行列に向けて送られる。好適な
データ・ストリームの分割を達成するために、各待ち行列に関して何らかの種類
の負荷測定が必要である。最も簡単な方法は、各出力待ち行列に対して固定値、
たとえば総負荷のうち等しい部分などを算出または設定することである。各待ち
行列の負荷が実際に計算されれば、より良い結果が得られる。
【００１８】 また、入力パラメータとして、出力ポートの容量も使用される。時には容量を
、出力リンクの最大容量にほぼ等しい固定値に設定するだけで十分な場合もある
。ただし、パケットの衝突および受け取った一時停止メッセージなどにより、容
量が少なくなる。そこで容量は、良い結果を得るために以下で概説するように測
定される。
【００１９】 着信データ・ストリームは様々な優先度グループおよびハッシュ・グループで
のトラフィック（負荷）量に関して変動するため、分割しきい値は場合によって
上下することになる。言い換えれば、最も優先度の高いグループ内でデータ転送
速度が低下すると、分割しきい値は上昇し（図３）、その結果、優先度の低いグ
ループ内のトラフィックも内部待ち行列に直接送信されることになる。
【００２０】 より詳細には、データ・ストリームの分割は以下のように実行される。着信デ
ータ・ストリームは、論理機能ブロック４によって、様々な優先度グループおよ
びハッシュ・グループに属するものとして識別または分類される。各グループは
、入力ポートで検出される固定量または可変量のトラフィックを有する。また、
出力ポートの帯域幅またはデータ転送速度は、固定値に設定されるかまたは、た
とえば伝送データ量をカウントすることによって測定される。次いでしきい値は
、帯域幅に適合されるように計算される。出力ポートは、優先度の最も高いグル
ープおよび最も好適なハッシュ・グループで下から埋められていく。分割しきい
値は、２つの優先度グループ間、または２つのハッシュ・グループ間の優先度グ
ループ内に設定される。
【００２１】 しきい値は、常に帯域幅より低く設定されなければならない。これは、最も小
さなグループ、すなわちハッシュ・グループよりも細分性が低くないこと、およ
びトラフィック負荷が変化することという、２つの理由によるものである。しき
い値がハッシュ・グループ内部に位置するように算出された場合、しきい値はオ
ーバフローのリスクを負わないように依然としてハッシュ・グループのすぐ下に
設定されなければならない。トラフィック負荷が変化する場合、しきい値は外部
メモリが空になるまで追従することはできず、ある期間にかなり低いしきい値が
現れる場合がある。
【００２２】 分割しきい値は動的に設定されるため、現在のトラフィック状況に適合可能で
ある。図３を参照すると、より多くのフロー・グループが外部メモリを介して送
信されると下方に移動する場合があり、フローが内部フローに再統合されると上
方に移動する。パケットの順序が乱されることはないので、より多くのフローを
外部メモリに切り換えることは簡単である。
【００２３】 外部メモリ７の使用は、データが後で必ず戻ってフローに再統合された後、そ
れぞれのアドレスに送信されるという考えによるものである。（長い時間が経過
すると、一部のデータは破棄される場合がある。）したがって、着信データ・ス
トリームの第１部分Ａのデータ・フローが少なくなっていること、すなわち、優
先度の高いグループおよびハッシュ・グループの内部待ち行列への直接フローが
少なくなっているか、または出力ポート３の容量が増えていることが検出される
と、外部メモリ７からのパケットも送信することができる。したがって、部分Ａ
のトラフィックが少なくなると、スケジューラは部分Ｃを埋めるために待ち行列
１０からのパケットの取出しを開始して、内部待ち行列５からのフローを完了す
る。
【００２４】 ただし、これは、フローの一部が外部メモリ７を介して迂回することを意味す
るものである。これを避けるために、フローはできるだけ早く内部ルートに再統
合されなければならない。
【００２５】 フローが再統合される場合、フローが内部待ち行列に切り換えられる前に、外
部メモリのそれぞれの待ち行列が完全に空にならなければならない。統合プロセ
スが開始されると、関連グループ内の外部メモリへのフローのブロッキングが３
次メモリ（格納待ち行列６）にセットアップされ、外部メモリの待ち行列１０が
空になる。これが実行されると、３次メモリのコンテンツが１次メモリの内部待
ち行列に移動し、フローは部分Ａに切り換えられ、すなわち内部待ち行列３に向
けて送られる。好ましくは、統合プロセスは、外部１０および３次メモリ６のそ
れぞれの待ち行列の長さが所定の値よりも短い場合に限って、開始される。また
統合プロセスは、外部メモリの待ち行列１０の長さが一定の値よりも上昇した場
合、中断される。次に３次メモリ６内でのブロッキングが解除され、統合プロセ
スが開始される以前と同様に、フローは外部メモリ７に送信される。
【００２６】 外部メモリ内の待ち行列数はできる限り少なく保たれ、各優先度グループにつ
き１つの待ち行列が配置されることが好ましい。したがって外部メモリは、優先
度が同じであるが同じ待ち行列内にあるハッシュ・グループ間で区別されること
はない。待ち行列が空になるということは、外部メモリから優先度グループ全体
が空になることを意味する。
【００２７】 たとえば、分割しきい値が１段階移動したことが検出され、その結果、低い優
先度を有する他の優先度グループ（または外部メモリがハッシュ・グループに対
して別々の待ち行列を有する場合はハッシュ・グループ）を、内部待ち行列に向
けて直接送られるデータ・ストリームに含めることができると想定する。この例
では、しきい値はグループ４と５の間に配置される。ただし、グループ４が内部
待ち行列に切り換えられるまでは、以前は外部メモリ７に格納されていたグルー
プ４のデータ・パケットは外部メモリから送信されたものである。優先度グルー
プ４が切り換えられるまでにグループ４に属しているすべてのデータ・パケット
が外部メモリ７から空になった場合、データ・パケットの順序は保存されること
を意味する。したがって、問題の優先度グループ４は、すぐには内部待ち行列に
切り換えられない。優先度グループ４の着信パケットは、引き続き格納待ち行列
６で一時的に格納されるが、外部メモリ７へは送信されない。第１に、外部メモ
リ７からは、優先度グループ４に属するデータ・パケットが空になる。このグル
ープで外部メモリ７が空になると、格納待ち行列６のコンテンツは内部待ち行列
に送信される。次に優先度グループ４の着信データ・ストリームが、内部待ち行
列に直接送信されるように切り換えられる。
【００２８】 分割しきい値が他の方向に移動される、すなわち、優先度の最も高いハッシュ
・グループ内のトラフィックが増加すると、優先度の低いハッシュ・グループは
単純に外部メモリに切り換えられる。この場合、データ・パケットの順序は乱さ
れない。したがって、しきい値を、ハッシュ・グループ間の優先度グループ内に
配置することもできる。
【００２９】 分割しきい値がどこに配置されているかに関わらず、出力ポートにあるスケジ
ューラは一般に、内部待ち行列５および外部待ち行列１０からの何らかの制御を
受けた順序でパケットを選択する。外部メモリを介して流れるデータ・フローは
優先度が低い場合が最も多いため、スケジューラは第１に内部待ち行列からパケ
ットを選択する。内部待ち行列が空になると、外部メモリに目を向ける。ただし
、内部待ち行列に直接流れる部分と外部メモリを介して流れる部分との間の分割
は固定されていないため、外部メモリを介して流れるパケットの中には、次に内
部待ち行列から送信されるパケットよりも優先度が高いものがある可能性がある
。したがって、スケジューラが厳密な優先度ベースでパケットを選択する場合は
有利である。パケットが同じ優先度を有する場合は、内部待ち行列からのパケッ
トがまず選択される。
【００３０】 出力ポートの様々なスケジューラが外部メモリからの同じ帯域幅を共用するた
め、１つの出力ポートから見れば、他のポートによって帯域幅全体が占有される
可能性がある。次に他の特徴として、それぞれのスケジューラは、たとえ優先度
順位が乱される可能性があっても、内部待ち行列からの読出しを行うことができ
る。
【００３１】 以上の説明からわかるように、本発明はいくつかの利点を提供するものである
。優先度が最も高いグループでは、常に最も少ない待ち時間の可能性が保証され
る。着信データ・ストリームが出力ポートの容量を超えた場合、完全にブロッキ
ングされることはない。外部メモリを介して送信されるデータの量は、できる限
り少なく保たれる。データ・パケットの順序は、外部メモリからデータが戻され
るときに各セッション内で保持される。
【００３２】 以上、本発明特有の実施形態について説明してきた。当分野の技術者であれば
、ポート数、優先度およびハッシュ・グループなどが、頭書のの特許請求の範囲
で定義された本発明の範囲を逸脱することなく変更可能であることを理解されよ
う。
【図面の簡単な説明】
【図１】 本発明に従ったメモリ構造を示す構成図である。
【図２】 データ・フローを示す概略図である。
【図３】 データ・ストリームの優先度グループを示す概略図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ， ＶＮ，ＹＵ，ＺＡ，ＺＷ Ｆターム(参考） 5K030 GA03 GA13 HA08 HD03 JA07 KA02 KX11 LA03 MA13 MB09 MB15

Claims (52)

    【特許請求の範囲】
  1. 【請求項１】 入力ポートと出力ポートとの間でデータ・パケットを切り換
    えるためのいくつかの待ち行列を含む制限付き１次メモリを有し、いくつかの待
    ち行列を含むより大規模な２次メモリに接続されたスイッチ内で、パケット待ち
    行列を管理する方法であって、 それぞれの出力ポート用に、入力ポートに着信するデータ・ストリームを２つ
    の部分、すなわち第１の部分が１次メモリの出力ポート待ち行列に送信されるフ
    ローを含み第２の部分が２次メモリに送信されるフローを含む部分に分割するス
    テップを含む方法。
  2. 【請求項２】 データの第２の部分が２次メモリに送信される前に３次メモ
    リに格納される、請求項１に記載の方法。
  3. 【請求項３】 １次メモリがチップ上にある内部高速メモリであり、２次メ
    モリがチップの外部にある、請求項２に記載の方法。
  4. 【請求項４】 ３次メモリが、１次メモリの一部を形成する格納待ち行列と
    して提供される、請求項３に記載の方法。
  5. 【請求項５】 着信データ・ストリームのデータが、フロー・グループに属
    するものとして識別され、各フロー・グループがいくつかのフローを含む、請求
    項１に記載の方法。
  6. 【請求項６】 各フロー・グループが特有の負荷値を備えたトラフィックを
    含み、出力ポートの現在の容量にデータ・ストリームの第１の部分を適合させる
    よう、いくつかのフロー・グループが第１の部分にある１次メモリの前記待ち行
    列に送信されるように負荷値に基づいて選択され、他のフロー・グループが第２
    の部分にある２次メモリに送信されるように、データ・ストリームの分割が、実
    行される、請求項５に記載の方法。
  7. 【請求項７】 各フロー・グループの負荷値が固定値に設定される、請求項
    ６に記載の方法。
  8. 【請求項８】 負荷値がフロー・グループ内のトラフィック量を測定するこ
    とによって設定される、請求項６に記載の方法。
  9. 【請求項９】 着信データ・ストリームの各データ・パケットに一定のフロ
    ー情報に基づいてハッシュ値が割り当てられ、フロー・グループがハッシュ値を
    使用して形成される、請求項５に記載の方法。
  10. 【請求項１０】 データ・ストリームの分割が、出力ポートの現在の容量に
    データ・ストリームの第１の部分を適合させるよう、いくつかのフロー・グルー
    プが第１の部分にある１次メモリの前記待ち行列に送信するために選択され、他
    のフロー・グループが第２の部分にある２次メモリに送信されるように実行され
    る、請求項９に記載の方法。
  11. 【請求項１１】 着信データ・ストリームのデータ・パケットが優先度値を
    有し、優先度グループに属するものとして識別され、フロー・グループが優先度
    を使用して形成される、請求項５に記載の方法。
  12. 【請求項１２】 着信データ・ストリームのデータ・パケットが優先度値を
    有し、ハッシュ値を割り当てられ、フロー・グループが優先度値およびハッシュ
    値を使用して形成され、各フロー・グループが優先度値およびハッシュ値の一定
    の組合せを有する、請求項５に記載の方法。
  13. 【請求項１３】 いくつかの待ち行列が、同じ優先度値を有するフロー・グ
    ループを含む、請求項１１または１２に記載の方法。
  14. 【請求項１４】 データ・ストリームの分割が、分割しきい値より上の優先
    度を有する優先度グループが第１の部分にある１次メモリの前記待ち行列に送信
    され、前記しきい値より下の優先度を有する優先度グループが第２の部分にある
    ２次メモリに送信されるように実行される、請求項１１、１２、または１３に記
    載の方法。
  15. 【請求項１５】 いくつかのフロー・グループが１次メモリおよび２次メモ
    リの各待ち行列に割り当てられる、請求項５に記載の方法。
  16. 【請求項１６】 データ・ストリームの分割が実行され、その結果、第１の
    部分のフローの合計負荷が出力ポートの合計出力容量よりも少ないかまたは等し
    くなる、請求項１に記載の方法。
  17. 【請求項１７】 出力ポートの合計出力容量が固定値に設定される、請求項
    １６に記載の方法。
  18. 【請求項１８】 出力ポートの合計出力容量が、出力ポートを通過するトラ
    フィックを測定することによって設定される、請求項１６に記載の方法。
  19. 【請求項１９】 スケジューラが１次メモリおよび２次メモリからパケット
    を選択する、請求項１に記載の方法。
  20. 【請求項２０】 スケジューラが第１に１次メモリからパケットを選択し、
    次に１次メモリが空であればスケジューラが２次メモリからパケットを選択する
    、請求項１９に記載の方法。
  21. 【請求項２１】 データ・パケットが優先度値を有し、スケジューラが厳密
    な優先度ベースでパケットを１次メモリおよび２次メモリから選択し、パケット
    が同じ優先度を有する場合は１次メモリからのパケットが第１に選択される、請
    求項１９に記載の方法。
  22. 【請求項２２】 出力ポートが２次メモリからの同じ帯域幅を共用し、１つ
    の出力ポートから見て帯域幅全体が他の出力ポートによって占有されている場合
    、たとえ優先度順位が乱される可能性があっても、スケジューラは１次メモリか
    らの読出しを実行することができる、請求項２１に記載の方法。
  23. 【請求項２３】 関連グループでの２次メモリへのフローがブロックされて
    ３次メモリに格納され、２次メモリの待ち行列が空になり、これが実行されると
    、３次メモリのコンテンツが１次メモリの内部待ち行列に移動され、関連するフ
    ローが第１の部分に切り換えられるというステップを使用して、フローが２次メ
    モリから１次メモリに再統合される、請求項２に記載の方法。
  24. 【請求項２４】 ２次メモリおよび３次メモリのそれぞれの待ち行列の長さ
    が所定の値よりも短い場合に限って、統合プロセスが開始される、請求項２３に
    記載の方法。
  25. 【請求項２５】 ３次メモリでのブロッキングを解除し２次メモリへのフロ
    ーに送信することによって、２次メモリのそれぞれの待ち行列の長さが一定の値
    よりも長くなると、統合プロセスが中断される、請求項２３に記載の方法。
  26. 【請求項２６】 着信データ・ストリームの第１の部分に現在配置されてい
    るフローの負荷が出力ポートの容量を超えると、第１の部分の少なくとも１つの
    フローが第２の部分に移動される、請求項１に記載の方法。
  27. 【請求項２７】 入力ポートと出力ポートとの間でデータ・パケットを切り
    換えるためのいくつかの待ち行列を含む制限付き１次メモリを有し、同じくいく
    つかの待ち行列を含むより大規模な２次メモリに接続されたスイッチ内で、パケ
    ット待ち行列を管理するための装置であって、 入力ポートに着信するデータ・ストリームを、それぞれの出力ポート用に、２
    つの部分、すなわち第１の部分が１次メモリの出力ポート待ち行列に送信される
    フローを含み、第２の部分が２次メモリに送信されるフローを含む部分に分割す
    るための手段と、 を含む装置。
  28. 【請求項２８】 データの第２の部分が２次メモリに送信される前に３次メ
    モリに格納される、請求項２７に記載の装置。
  29. 【請求項２９】 １次メモリがチップ上にある内部高速メモリであり、２次
    メモリがチップの外部にある、請求項２８に記載の装置。
  30. 【請求項３０】 ３次メモリが、１次メモリの一部を形成する格納待ち行列
    として提供される、請求項２９に記載の装置。
  31. 【請求項３１】 着信データ・ストリームのデータが、フロー・グループに
    属するものとして識別され、各フロー・グループがいくつかのフローを含む、請
    求項２７に記載の装置。
  32. 【請求項３２】 各フロー・グループが特有の負荷値を備えたトラフィック
    を含み、データ・ストリームの分割が、出力ポートの現在の容量にデータ・スト
    リームの第１の部分を適合させるよう、いくつかのフロー・グループが第１の部
    分にある１次メモリの前記待ち行列に送信するために負荷値に基づいて選択され
    、他のフロー・グループが第２の部分にある２次メモリに送信されるように実行
    される、請求項３１に記載の装置。
  33. 【請求項３３】 各フロー・グループの負荷値が固定値に設定される、請求
    項３２に記載の装置。
  34. 【請求項３４】 負荷値がフロー・グループ内のトラフィック量を測定する
    ことによって設定される、請求項３２に記載の装置。
  35. 【請求項３５】 着信データ・ストリームの各データ・パケットに、一定の
    フロー情報に基づいてハッシュ値が割り当てられ、フロー・グループがハッシュ
    値を使用して形成される、請求項３１に記載の装置。
  36. 【請求項３６】 データ・ストリームの分割が、出力ポートの現在の容量に
    データ・ストリームの第１の部分を適合させるよう、いくつかのフロー・グルー
    プが第１の部分にある１次メモリの前記待ち行列に送信するために選択され、他
    のフロー・グループが第２の部分にある２次メモリに送信されるように実行され
    る、請求項３５に記載の装置。
  37. 【請求項３７】 着信データ・ストリームのデータ・パケットが優先度値を
    有し、優先度グループに属するものとして識別され、フロー・グループが優先度
    を使用して形成される、請求項３１に記載の装置。
  38. 【請求項３８】 着信データ・ストリームのデータ・パケットが優先度値を
    有し、ハッシュ値を割り当てられ、フロー・グループが優先度値およびハッシュ
    値を使用して形成され、各フロー・グループが優先度値およびハッシュ値の一定
    の組合せを有する、請求項３１に記載の装置。
  39. 【請求項３９】 いくつかの待ち行列が、同じ優先度値を有するフロー・グ
    ループを含む、請求項３７または３８に記載の装置。
  40. 【請求項４０】 データ・ストリームの分割が、分割しきい値より上の優先
    度を有する優先度グループが第１の部分にある１次メモリの前記待ち行列に送信
    され、前記しきい値より下の優先度を有する優先度グループが第２の部分にある
    ２次メモリに送信されるように実行される、請求項３７、３８、または３９に記
    載の装置。
  41. 【請求項４１】 いくつかのフロー・グループが１次メモリおよび２次メモ
    リの各待ち行列に割り当てられる、請求項３１に記載の装置。
  42. 【請求項４２】 第１の部分のフローの合計負荷が出力ポートの合計出力容
    量よりも少ないかまたは等しくなるようにデータ・ストリームの分割が実行され
    る、請求項２７に記載の装置。
  43. 【請求項４３】 出力ポートの合計出力容量が固定値に設定される、請求項
    ４２に記載の装置。
  44. 【請求項４４】 出力ポートの合計出力容量が、出力ポートを通過するトラ
    フィックを測定することによって設定される、請求項４２に記載の装置。
  45. 【請求項４５】 スケジューラが１次メモリおよび２次メモリからパケット
    を選択する、請求項２７に記載の装置。
  46. 【請求項４６】 スケジューラがまず１次メモリからパケットを選択し、次
    に１次メモリが空であればスケジューラが２次メモリからパケットを選択する、
    請求項４５に記載の装置。
  47. 【請求項４７】 データ・パケットが優先度値を有し、スケジューラが厳密
    な優先度ベースでパケットを１次メモリおよび２次メモリから選択し、パケット
    が同じ優先度を有する場合は１次メモリからのパケットがまず選択される、請求
    項４５に記載の装置。
  48. 【請求項４８】 出力ポートが２次メモリからの同じ帯域幅を共用し、１つ
    の出力ポートから見て帯域幅全体が他の出力ポートによって占有されている場合
    、たとえ優先度順位が乱される可能性があっても、スケジューラは１次メモリか
    らの読出しを実行することができる、請求項４７に記載の装置。
  49. 【請求項４９】 関連グループでの２次メモリへのフローがブロックされて
    ３次メモリに格納され、２次メモリの待ち行列が空になり、これが実行されると
    、３次メモリのコンテンツが１次メモリの内部待ち行列に移動され、関連するフ
    ローが第１の部分に切り換えられるというステップを使用して、フローが２次メ
    モリから１次メモリに再統合される、請求項２８に記載の装置。
  50. 【請求項５０】 ２次メモリおよび３次メモリのそれぞれの待ち行列の長さ
    が所定の値よりも短い場合に限って、統合プロセスが開始される、請求項４９に
    記載の装置。
  51. 【請求項５１】 ３次メモリでのブロッキングを解除し２次メモリへのフロ
    ーに送信することによって、２次メモリのそれぞれの待ち行列の長さが一定の値
    よりも長くなると、統合プロセスが中断される、請求項４９に記載の装置。
  52. 【請求項５２】 着信データ・ストリームの第１の部分に現在配置されてい
    るフローの負荷が出力ポートの容量を超えると、第１の部分の少なくとも１つの
    フローが第２の部分に移動される、請求項２７に記載の装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008042916A (ja) * 2006-08-04 2008-02-21 Fujitsu Ltd スイッチの出力キュー構造をバイパスする方法、論理装置及びシステム
JP2013106260A (ja) * 2011-11-15 2013-05-30 Fujitsu Telecom Networks Ltd スイッチ装置
JP2016134711A (ja) * 2015-01-19 2016-07-25 日本電信電話株式会社 通信用入出力装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10104663A (ja) * 1996-09-27 1998-04-24 Semiconductor Energy Lab Co Ltd 電気光学装置およびその作製方法
US7293130B2 (en) * 2002-05-29 2007-11-06 Intel Corporation Method and system for a multi-level memory
US20030223447A1 (en) * 2002-05-29 2003-12-04 Rahul Saxena Method and system to synchronize a multi-level memory
US20080028157A1 (en) * 2003-01-13 2008-01-31 Steinmetz Joseph H Global shared memory switch
DK2490393T3 (da) * 2011-02-17 2013-10-07 DESOMA GmbH Fremgangsmåde og indretning til analysering af datapakker
US9455913B2 (en) * 2013-02-15 2016-09-27 Broadcom Corporation Management of traffic buffering in internal and external memories in a passive optical network
US9019832B2 (en) * 2013-03-14 2015-04-28 Mediatek Inc. Network switching system and method for processing packet switching in network switching system
US20150293974A1 (en) * 2014-04-10 2015-10-15 David Loo Dynamic Partitioning of Streaming Data
JP6569374B2 (ja) * 2015-08-10 2019-09-04 富士通株式会社 スイッチ装置及びスイッチ装置の制御方法
CN109995673B (zh) * 2017-12-29 2022-06-21 中国移动通信集团四川有限公司 数据发送方法、装置、设备及介质
CN114866488B (zh) * 2021-01-18 2024-08-06 阿里巴巴集团控股有限公司 信息流识别方法、网络芯片及网络设备
US11637784B2 (en) * 2021-03-31 2023-04-25 Nxp Usa, Inc. Method and system for effective use of internal and external memory for packet buffering within a network device
CN115955447B (zh) * 2023-03-13 2023-06-27 微网优联科技(成都)有限公司 一种数据传输方法、交换机及交换机系统

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU491980A1 (ru) 1974-03-26 1975-11-15 Предприятие П/Я Г-4367 Устройство дл записи цифровой информации
JPS558910A (en) 1978-06-30 1980-01-22 Nippon Marine Eng Kk High-temperature molten substance transportation ship
JPH01141809A (ja) 1987-11-26 1989-06-02 Showa Alum Corp 高純度窒化アルミニウム粉末の製造法
JPH01238130A (ja) 1988-03-18 1989-09-22 Seiko Epson Corp 半導体装置の製造方法
JP2620349B2 (ja) 1988-12-16 1997-06-11 本田技研工業株式会社 車輌用キーレスドアロック装置
US5583500A (en) * 1993-02-10 1996-12-10 Ricoh Corporation Method and apparatus for parallel encoding and decoding of data
US5546391A (en) 1993-03-04 1996-08-13 International Business Machines Corporation Central shared queue based time multiplexed packet switch with deadlock avoidance
JPH0822983A (ja) 1994-07-05 1996-01-23 Citizen Watch Co Ltd 半導体装置の製造方法
JPH08235092A (ja) 1995-02-22 1996-09-13 Kofu Nippon Denki Kk データ転送制御装置
JPH09160715A (ja) 1995-12-05 1997-06-20 Rhythm Watch Co Ltd マウス型トラックボール
US5862128A (en) 1995-12-29 1999-01-19 Gte Laboratories Inc Merged buffer signal switch
US5920561A (en) * 1996-03-07 1999-07-06 Lsi Logic Corporation ATM communication system interconnect/termination unit
US6188690B1 (en) * 1996-12-12 2001-02-13 Pmc-Sierra, Inc. Method and apparatus for high speed, scalable communication system
US6636518B1 (en) * 1996-12-16 2003-10-21 Juniper Networks Synchronizing source-synchronous links in a switching device
US6396834B1 (en) * 1997-11-24 2002-05-28 Riverstone Networks, Inc. Flexible scheduler in an asynchronous transfer mode (ATM) switch
US6426943B1 (en) * 1998-04-10 2002-07-30 Top Layer Networks, Inc. Application-level data communication switching system and process for automatic detection of and quality of service adjustment for bulk data transfers
US6430184B1 (en) * 1998-04-10 2002-08-06 Top Layer Networks, Inc. System and process for GHIH-speed pattern matching for application-level switching of data packets
US6226267B1 (en) * 1998-04-10 2001-05-01 Top Layer Networks, Inc. System and process for application-level flow connection of data processing networks
WO2000003522A1 (en) * 1998-07-08 2000-01-20 Broadcom Corporation A method of sending packets between trunk ports of network switches
GB9821768D0 (en) * 1998-10-06 1998-12-02 Sgs Thomson Microelectronics Data transfer
GB9821762D0 (en) * 1998-10-06 1998-12-02 Sgs Thomson Microelectronics Data transfer
US6430187B1 (en) * 1999-06-03 2002-08-06 Fujitsu Network Communications, Inc. Partitioning of shared resources among closed user groups in a network access device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008042916A (ja) * 2006-08-04 2008-02-21 Fujitsu Ltd スイッチの出力キュー構造をバイパスする方法、論理装置及びシステム
JP2013106260A (ja) * 2011-11-15 2013-05-30 Fujitsu Telecom Networks Ltd スイッチ装置
JP2016134711A (ja) * 2015-01-19 2016-07-25 日本電信電話株式会社 通信用入出力装置

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