JP2830833B2 - プロセッサ間通信方法及びそれに用いるプロセッサ - Google Patents
プロセッサ間通信方法及びそれに用いるプロセッサInfo
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- G06F15/00—Digital computers in general; Data processing equipment in general
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- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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Description
【０００１】
【発明の属する技術分野】本発明はプロセッサ間通信方
法及びそれに用いるプロセッサに係り、特にＣＰＵ（中
央処理ユニット）、メモリ、受信装置及び送信装置を有
する複数のプロセッサがプロセッサ間ネットワークで接
続されたシステムにおいて、一つのプロセッサから複数
のプロセッサに対して同じデータを転送するマルチキャ
スト機能をプロセッサ間ネットワークが備えているプロ
セッサ間通信方法及びそれに用いるプロセッサに関す
る。
法及びそれに用いるプロセッサに係り、特にＣＰＵ（中
央処理ユニット）、メモリ、受信装置及び送信装置を有
する複数のプロセッサがプロセッサ間ネットワークで接
続されたシステムにおいて、一つのプロセッサから複数
のプロセッサに対して同じデータを転送するマルチキャ
スト機能をプロセッサ間ネットワークが備えているプロ
セッサ間通信方法及びそれに用いるプロセッサに関す
る。
【０００２】
【従来の技術】従来より、プロセッサ間ネットワークに
より接続される複数のプロセッサ間で通信を行うシステ
ムでは、各プロセッサはＣＰＵ（中央処理ユニット）
と、メモリと、受信装置及び送信装置からなるプロセッ
サ間の通信装置とを備え、複数のプロセッサを接続する
ネットワークを介してプロセッサ間の通信を行ってい
る。
より接続される複数のプロセッサ間で通信を行うシステ
ムでは、各プロセッサはＣＰＵ（中央処理ユニット）
と、メモリと、受信装置及び送信装置からなるプロセッ
サ間の通信装置とを備え、複数のプロセッサを接続する
ネットワークを介してプロセッサ間の通信を行ってい
る。
【０００３】１つのプロセッサから複数のプロセッサに
対して同一のデータを転送するマルチキャスト機能は、
並列プログラムの中では多く用いられる。このマルチキ
ャス卜機能を備えたプロセッサ間ネットワークについて
は従来より種々の方法が知られている。
対して同一のデータを転送するマルチキャスト機能は、
並列プログラムの中では多く用いられる。このマルチキ
ャス卜機能を備えたプロセッサ間ネットワークについて
は従来より種々の方法が知られている。
【０００４】例えば、プロセッサ間ネットワークでの経
絡を指定するプロセッサ番号が連続するプロセッサの集
合に対して、１つのプロセッサから同一のデータを転送
するためのマルチキャストパケットの形式とそのネット
ワークスイッチでの処理方法が知られている（特開平４
−１１９０４４号公報）。
絡を指定するプロセッサ番号が連続するプロセッサの集
合に対して、１つのプロセッサから同一のデータを転送
するためのマルチキャストパケットの形式とそのネット
ワークスイッチでの処理方法が知られている（特開平４
−１１９０４４号公報）。
【０００５】この従来のプロセッサ間通信方法及びそれ
に用いるプロセッサでは、プロセッサ間ネットワーク内
のスイッチで、スイッチの１つの入力ポートから入力さ
れた１つのパケットをスイッチの複数の出力ポートから
出力して、パケットの複数のコピーを作成することで、
複数の宛先プロセッサに同一のパケットを届けている。
に用いるプロセッサでは、プロセッサ間ネットワーク内
のスイッチで、スイッチの１つの入力ポートから入力さ
れた１つのパケットをスイッチの複数の出力ポートから
出力して、パケットの複数のコピーを作成することで、
複数の宛先プロセッサに同一のパケットを届けている。
【０００６】通常、プロセッサ間通信における経路を指
定する情報は、プロセッサ数を２のＮ乗とすると、Ｎビ
ットの２進数で表される。マルチキャストパケットでの
複数の宛先プロセッサを指定する方法としては、図６
（ａ）に示すように、パケット内の宛先プロセッサを表
す宛先プロセッサ集合において、Ｎビットの上限と下限
で宛先プロセッサを指定することで、その間のＮビット
の２進数が連続した複数の宛先プロセッサを指定する方
法（特開平４−１１９０４４号公報）がある。
定する情報は、プロセッサ数を２のＮ乗とすると、Ｎビ
ットの２進数で表される。マルチキャストパケットでの
複数の宛先プロセッサを指定する方法としては、図６
（ａ）に示すように、パケット内の宛先プロセッサを表
す宛先プロセッサ集合において、Ｎビットの上限と下限
で宛先プロセッサを指定することで、その間のＮビット
の２進数が連続した複数の宛先プロセッサを指定する方
法（特開平４−１１９０４４号公報）がある。
【０００７】また、図６（ｂ）に示すように、マルチキ
ャストパケットの宛先プロセッサ集合で、宛先になった
複数のプロセッサの経路を指定する情報をすべてパケッ
トに書き並べる方法もある（Ｃ.Ｍ.Chiang and L.M.Ni,
“Multi-address encoding for multicast”in Procedi
ngs of the First International Workshop on Paralle
l Computer Routing and Communication,pp. 146-160,S
pringer-Verlag,May 1994)。更に、図６（ｃ）に示すよ
うに、プロセッサ間ネットワークに接続されたプロセッ
サをそれぞれ１ビットで表し、宛先となったプロセッサ
を表すビットの値を「１」とし、その他を「０」とする
ことで、宛先となった複数のプロセッサを指定するとい
った方法も知られている。
ャストパケットの宛先プロセッサ集合で、宛先になった
複数のプロセッサの経路を指定する情報をすべてパケッ
トに書き並べる方法もある（Ｃ.Ｍ.Chiang and L.M.Ni,
“Multi-address encoding for multicast”in Procedi
ngs of the First International Workshop on Paralle
l Computer Routing and Communication,pp. 146-160,S
pringer-Verlag,May 1994)。更に、図６（ｃ）に示すよ
うに、プロセッサ間ネットワークに接続されたプロセッ
サをそれぞれ１ビットで表し、宛先となったプロセッサ
を表すビットの値を「１」とし、その他を「０」とする
ことで、宛先となった複数のプロセッサを指定するとい
った方法も知られている。
【０００８】これらのプロセッサ宛先指定方法のあるも
のでは、パケットの経路を指定する情報にあたる部分
（宛先プロセッサ集合）は各スイッチで書き換えられる
ことがあるが、パケットのその他部分、つまり、転送ワ
ード数や宛先プロセッサでの書き込みアドレスや転送さ
れるデータは、プロセッサ間ネットワークのスイッチで
そのままコピーされ、全く同じものが宛先となった複数
のプロセッサに届けられる。従って、データの書き込み
アドレスが全く同じであるパケットが複数のプロセッサ
に届けられることになる。
のでは、パケットの経路を指定する情報にあたる部分
（宛先プロセッサ集合）は各スイッチで書き換えられる
ことがあるが、パケットのその他部分、つまり、転送ワ
ード数や宛先プロセッサでの書き込みアドレスや転送さ
れるデータは、プロセッサ間ネットワークのスイッチで
そのままコピーされ、全く同じものが宛先となった複数
のプロセッサに届けられる。従って、データの書き込み
アドレスが全く同じであるパケットが複数のプロセッサ
に届けられることになる。
【０００９】一方、並列処理では、同じデータを複数の
プロセッサに転送するマルチキャストの処理はよく用い
られる処理である。プログラムに参加している全てのプ
ロセッサに同じデータを転送するブロードキャストはこ
のマルチキャストの特別な場合である。また、システム
のすべてのプロセッサがその並列処理プログラムに参加
していない場合もあるので、プロセッサ間ネットワーク
を用いてブロードキャスト機能を実現するためには、１
つのプロセッサから特定のプロセッサ集合へ送ることが
できるマルチキャスト機能も実現しなければならない。
このように、プロセッサ間ネットワークを用いて行うマ
ルチキャストは非常に重要である。
プロセッサに転送するマルチキャストの処理はよく用い
られる処理である。プログラムに参加している全てのプ
ロセッサに同じデータを転送するブロードキャストはこ
のマルチキャストの特別な場合である。また、システム
のすべてのプロセッサがその並列処理プログラムに参加
していない場合もあるので、プロセッサ間ネットワーク
を用いてブロードキャスト機能を実現するためには、１
つのプロセッサから特定のプロセッサ集合へ送ることが
できるマルチキャスト機能も実現しなければならない。
このように、プロセッサ間ネットワークを用いて行うマ
ルチキャストは非常に重要である。
【００１０】図７は従来の一つのプロセッサから複数の
プロセッサに対して同じデータを転送する、上記のマル
チキャスト機能をプロセッサ間ネットワークが備えてい
るプロセッサ間通信方法の一例を示す。図７において、
並列処理プログラムで、ある一つプロセッサ７０の配列
７１をあるプロセッサ集合に属するプロセッサ７２1、
プロセッサ７２2、．．．、プロセッサ７２mの配列７３
1、７３2、．．．、７３mに書き込む場合について説明
する。図７では、すべての宛先プロセッサ７２1〜７２m
で、配列７３1〜７３mが同じメモリアドレスＤに割り付
けられているものとする。
プロセッサに対して同じデータを転送する、上記のマル
チキャスト機能をプロセッサ間ネットワークが備えてい
るプロセッサ間通信方法の一例を示す。図７において、
並列処理プログラムで、ある一つプロセッサ７０の配列
７１をあるプロセッサ集合に属するプロセッサ７２1、
プロセッサ７２2、．．．、プロセッサ７２mの配列７３
1、７３2、．．．、７３mに書き込む場合について説明
する。図７では、すべての宛先プロセッサ７２1〜７２m
で、配列７３1〜７３mが同じメモリアドレスＤに割り付
けられているものとする。
【００１１】この場合は、プロセッサ７０が、パケット
タイプを表すマルチキャスト７５、宛先プロセッサ集合
７６、パケット長７７、デスティネーションアドレス７
８、及びデータ７９からなるパケットを送信すると、こ
のうちデスティネーションアドレス７８でアドレスＤを
指定したマルチキャストパケットが、プロセッサ間ネッ
トワーク２内でコピーされ、複数のマルチキャストパケ
ット８０1、８０2、．．．、８０mとなり、宛先プロセ
ッサ７２1、７２2、．．．、７２mに到着し、デスティ
ネーションアドレスＤにパケットのデータ７９を書き込
むことにより、配列７１の内容を複数の宛先プロセッサ
７２1〜７２mの配列７３1〜７３mに転送することが可能
である。
タイプを表すマルチキャスト７５、宛先プロセッサ集合
７６、パケット長７７、デスティネーションアドレス７
８、及びデータ７９からなるパケットを送信すると、こ
のうちデスティネーションアドレス７８でアドレスＤを
指定したマルチキャストパケットが、プロセッサ間ネッ
トワーク２内でコピーされ、複数のマルチキャストパケ
ット８０1、８０2、．．．、８０mとなり、宛先プロセ
ッサ７２1、７２2、．．．、７２mに到着し、デスティ
ネーションアドレスＤにパケットのデータ７９を書き込
むことにより、配列７１の内容を複数の宛先プロセッサ
７２1〜７２mの配列７３1〜７３mに転送することが可能
である。
【００１２】プロセッサ間通信には、上記のように転送
データのデスティネーションアドレスをパケット内に指
定する方法の他に、ある特定のメモリ領域に割り当てら
れたメッセージバッファに送られてきたデータを書き込
む方法がある。図８はこの場合の従来のプロセッサ間通
信方法の他の例を示す。
データのデスティネーションアドレスをパケット内に指
定する方法の他に、ある特定のメモリ領域に割り当てら
れたメッセージバッファに送られてきたデータを書き込
む方法がある。図８はこの場合の従来のプロセッサ間通
信方法の他の例を示す。
【００１３】図８において、プロセッサ７０から送信さ
れたマルチキャストパケットは、メッセージバッファへ
のマルチキャスト８３、宛先プロセッサ集合８４、パケ
ット長８５及びデータ８６からなり、メッセージバッフ
ァに書き込むことが指示され、デスティネーションアド
レスは付加されていない。このマルチキャストパケット
は、プロセッサ間ネットワーク２でコピーされ、マルチ
キャストパケット８７1、８７2、．．．、８７mとして
各宛先プロセッサ７２1、７２2、．．．、７２mに到着
する。
れたマルチキャストパケットは、メッセージバッファへ
のマルチキャスト８３、宛先プロセッサ集合８４、パケ
ット長８５及びデータ８６からなり、メッセージバッフ
ァに書き込むことが指示され、デスティネーションアド
レスは付加されていない。このマルチキャストパケット
は、プロセッサ間ネットワーク２でコピーされ、マルチ
キャストパケット８７1、８７2、．．．、８７mとして
各宛先プロセッサ７２1、７２2、．．．、７２mに到着
する。
【００１４】各宛先プロセッサ７２1、７２2、．．．、
７２mでは、それぞれ自己が受信した上記のマルチキャ
ストパケット８７1、８７2、．．．、８７mを一旦メッ
セージバッファ８８1、８８2、．．．、８８mに書き込
む。その後、それぞれの宛先プロセッサ７２1、７
２2、．．．、７２mのＣＰＵが配列９０1、９
０2、．．．、９０mに受信データ８９1、８
９2、．．．、８９mをそれぞれコピーする。この場合、
複数の宛先プロセッサで配列９０1、９０2、．．．、９
０mのアドレスが、Ｉ、Ｊ、．．．、Ｍ、とそれぞれ異
なっていても、デスティネーションアドレスがマルチキ
ャストパケットには指定されていないので、プロセッサ
間ネットワーク２によるマルチキャスト機能を用いるこ
とができる。
７２mでは、それぞれ自己が受信した上記のマルチキャ
ストパケット８７1、８７2、．．．、８７mを一旦メッ
セージバッファ８８1、８８2、．．．、８８mに書き込
む。その後、それぞれの宛先プロセッサ７２1、７
２2、．．．、７２mのＣＰＵが配列９０1、９
０2、．．．、９０mに受信データ８９1、８
９2、．．．、８９mをそれぞれコピーする。この場合、
複数の宛先プロセッサで配列９０1、９０2、．．．、９
０mのアドレスが、Ｉ、Ｊ、．．．、Ｍ、とそれぞれ異
なっていても、デスティネーションアドレスがマルチキ
ャストパケットには指定されていないので、プロセッサ
間ネットワーク２によるマルチキャスト機能を用いるこ
とができる。
【００１５】
【発明が解決しようとする課題】ここで、図７において
各宛先プロセッサ７２1〜７２mはこれまでにそれぞれの
処理を行ってきており、配列が全く同じアドレスＤに割
り付けられていない場合（複数の宛先プロセッサ７２1
〜７２mでの配列７３1〜７３mのアドレスが異なる可能
性がある場合）がある。例えば配列７３1〜７３mが動的
に取られた配列であった場合には、メモリのどのアドレ
スに配列が取られるかは、それ以前のそのプロセッサで
の処理に依存するので、実行中でないとわからない。
各宛先プロセッサ７２1〜７２mはこれまでにそれぞれの
処理を行ってきており、配列が全く同じアドレスＤに割
り付けられていない場合（複数の宛先プロセッサ７２1
〜７２mでの配列７３1〜７３mのアドレスが異なる可能
性がある場合）がある。例えば配列７３1〜７３mが動的
に取られた配列であった場合には、メモリのどのアドレ
スに配列が取られるかは、それ以前のそのプロセッサで
の処理に依存するので、実行中でないとわからない。
【００１６】しかしながら、図７に示した転送データの
デスティネーションアドレスをパケット内に指定する従
来のプロセッサ間通信方法においては、プログラム上で
のデータの書き込み先の配列が宛先のプロセッサ集合の
すべてのプロセッサ７２1〜７２mで、全く同じメモリア
ドレスＤに取られていなければならないので、複数の宛
先プロセッサ７２1〜７２mでの配列７３1〜７３mのアド
レスが異なる可能性がある場合には、プロセッサ間ネッ
トワークを使ったマルチキャスト機能は使用できないと
いう問題がある。
デスティネーションアドレスをパケット内に指定する従
来のプロセッサ間通信方法においては、プログラム上で
のデータの書き込み先の配列が宛先のプロセッサ集合の
すべてのプロセッサ７２1〜７２mで、全く同じメモリア
ドレスＤに取られていなければならないので、複数の宛
先プロセッサ７２1〜７２mでの配列７３1〜７３mのアド
レスが異なる可能性がある場合には、プロセッサ間ネッ
トワークを使ったマルチキャスト機能は使用できないと
いう問題がある。
【００１７】一方、図８に示したような、宛先プロセッ
サ７２1〜７２mにおいて、ある特定のメモリ領域に割り
当てられたメッセージバッファに送られてきたデータを
書き込むようにした従来のプロセッサ間通信方法では、
プログラム上でのデータの書き込み先の配列が宛先のプ
ロセッサ集合の全てのプロセッサ７２1〜７２mで、全く
同じメモリアドレスに取られていない場合でもプロセッ
サ間ネットワークを用いたマルチキャスト機能を使用で
きる。
サ７２1〜７２mにおいて、ある特定のメモリ領域に割り
当てられたメッセージバッファに送られてきたデータを
書き込むようにした従来のプロセッサ間通信方法では、
プログラム上でのデータの書き込み先の配列が宛先のプ
ロセッサ集合の全てのプロセッサ７２1〜７２mで、全く
同じメモリアドレスに取られていない場合でもプロセッ
サ間ネットワークを用いたマルチキャスト機能を使用で
きる。
【００１８】しかし、その反面、図８に示した従来のプ
ロセッサ間通信方法では、メッセージバッファ８８1〜
８８mから書き込みたい配列９０1〜９０mへのＣＰＵに
よるメモリコピーが必要となり、図７の通信方法では受
信装置のみで行えた配列への書き込みが、ＣＰＵの処理
を必要とするため、受信処理のためのオーバヘッドが大
きくなり、通信時間が長くなる（受信処理が高速に行え
ない）という問題がある。
ロセッサ間通信方法では、メッセージバッファ８８1〜
８８mから書き込みたい配列９０1〜９０mへのＣＰＵに
よるメモリコピーが必要となり、図７の通信方法では受
信装置のみで行えた配列への書き込みが、ＣＰＵの処理
を必要とするため、受信処理のためのオーバヘッドが大
きくなり、通信時間が長くなる（受信処理が高速に行え
ない）という問題がある。
【００１９】本発明は以上の点に鑑みなされたもので、
プロセッサ間ネットワークによるマルチキャスト機能を
使用する機会を増やし、かつ、高速に処理し得るプロセ
ッサ間通信方法及びそれに用いるプロセッサを提供する
ことを目的とする。
プロセッサ間ネットワークによるマルチキャスト機能を
使用する機会を増やし、かつ、高速に処理し得るプロセ
ッサ間通信方法及びそれに用いるプロセッサを提供する
ことを目的とする。
【００２０】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、それぞれ中央処理ユニットとメモリと送
信装置と受信装置とを有し、かつ、受信装置内には少な
くとも複数のアドレスレジスタを有する複数のプロセッ
サが、プロセッサ間ネットワークを介して接続され、複
数のプロセッサのうち任意の一のプロセッサから送信さ
れたマルチキャストパケットをプロセッサ間ネットワー
クがコピーして他の複数のプロセッサにそれぞれ送信す
るプロセッサ間通信方法において、任意の一のプロセッ
サは、他の複数のプロセッサに同じ情報を送信するため
のマルチキャストパケットに、任意の複数の宛先プロセ
ッサ内の受信装置にあるアドレスレジスタを指定する書
き込みアドレスを配してプロセッサ間ネットワークを介
して任意の複数の宛先プロセッサへ送信し、任意の複数
の宛先プロセッサは、受信したマルチキャストパケット
の書込みアドレスで指定されたアドレスレジスタに設定
されたメモリのアドレスに、受信したマルチキャストパ
ケットのデータを格納するようにしたものである。
達成するため、それぞれ中央処理ユニットとメモリと送
信装置と受信装置とを有し、かつ、受信装置内には少な
くとも複数のアドレスレジスタを有する複数のプロセッ
サが、プロセッサ間ネットワークを介して接続され、複
数のプロセッサのうち任意の一のプロセッサから送信さ
れたマルチキャストパケットをプロセッサ間ネットワー
クがコピーして他の複数のプロセッサにそれぞれ送信す
るプロセッサ間通信方法において、任意の一のプロセッ
サは、他の複数のプロセッサに同じ情報を送信するため
のマルチキャストパケットに、任意の複数の宛先プロセ
ッサ内の受信装置にあるアドレスレジスタを指定する書
き込みアドレスを配してプロセッサ間ネットワークを介
して任意の複数の宛先プロセッサへ送信し、任意の複数
の宛先プロセッサは、受信したマルチキャストパケット
の書込みアドレスで指定されたアドレスレジスタに設定
されたメモリのアドレスに、受信したマルチキャストパ
ケットのデータを格納するようにしたものである。
【００２１】すなわち、この発明では、プロセッサ間ネ
ットワークがもつマルチキャスト機能を使って、１つの
プロセッサから複数の宛先プロセッサに同じデータを送
る場合に、そのマルチキャストパケットに、宛先プロセ
ッサの受信装置内のアドレスレジスタを指示する書き込
みアドレスを配して宛先プロセッサに受信させ、宛先プ
ロセッサがその受信したマルチキャストパケットの書き
込みアドレスに従って一のアドレスレジスタを選択し
て、その選択アドレスレジスタから予め設定されている
メモリのアドレスに受信パケットのデータを格納するよ
うにしたため、複数の宛先プロセッサでの書き込みアド
レスが互いに異なる場合でも、各宛先プロセッサのアド
レスレジスタのメモリアドレスにデータを互いに独立し
て格納できると共に、中央処理ユニットを使用すること
なく、アドレスレジスタが示す書き込みをしようとする
メモリアドレスに直ちに受信したパケットのデータを格
納することができる。
ットワークがもつマルチキャスト機能を使って、１つの
プロセッサから複数の宛先プロセッサに同じデータを送
る場合に、そのマルチキャストパケットに、宛先プロセ
ッサの受信装置内のアドレスレジスタを指示する書き込
みアドレスを配して宛先プロセッサに受信させ、宛先プ
ロセッサがその受信したマルチキャストパケットの書き
込みアドレスに従って一のアドレスレジスタを選択し
て、その選択アドレスレジスタから予め設定されている
メモリのアドレスに受信パケットのデータを格納するよ
うにしたため、複数の宛先プロセッサでの書き込みアド
レスが互いに異なる場合でも、各宛先プロセッサのアド
レスレジスタのメモリアドレスにデータを互いに独立し
て格納できると共に、中央処理ユニットを使用すること
なく、アドレスレジスタが示す書き込みをしようとする
メモリアドレスに直ちに受信したパケットのデータを格
納することができる。
【００２２】また、本発明のプロセッサは、プロセッサ
間ネットワークを介してそれぞれ接続された複数のプロ
セッサのうち任意の一のプロセッサから送信されたマル
チキャストパケットをプロセッサ間ネットワークがコピ
ーして他の複数のプロセッサにそれぞれ送信するプロセ
ッサ間通信方法に用いられるプロセッサにおいて、互い
にバスにより接続された中央処理ユニットとメモリと送
信装置と受信装置とを有し、受信装置は、プロセッサ間
ネットワークから受信したパケットを格納する記憶部
と、中央処理ユニットにより実行されるプログラムによ
って書き込みアドレスが設定された複数のアドレスレジ
スタと、記憶部から読み出した受信パケットの書き込み
アドレスに基づいて複数のアドレスレジスタのうちの一
のアドレスレジスタの出力アドレスを選択する選択手段
と、記憶部から受信パケットのデータを読み出してメモ
リの選択手段により選択された出力アドレスに書き込む
制御手段とを少なくとも有し、送信装置は、ヘッダ部に
パケット長及び宛先プロセッサ情報と共に宛先プロセッ
サ内の受信装置のアドレスレジスタを指定する書き込み
アドレスを配したパケットを送信する構成としたもので
ある。
間ネットワークを介してそれぞれ接続された複数のプロ
セッサのうち任意の一のプロセッサから送信されたマル
チキャストパケットをプロセッサ間ネットワークがコピ
ーして他の複数のプロセッサにそれぞれ送信するプロセ
ッサ間通信方法に用いられるプロセッサにおいて、互い
にバスにより接続された中央処理ユニットとメモリと送
信装置と受信装置とを有し、受信装置は、プロセッサ間
ネットワークから受信したパケットを格納する記憶部
と、中央処理ユニットにより実行されるプログラムによ
って書き込みアドレスが設定された複数のアドレスレジ
スタと、記憶部から読み出した受信パケットの書き込み
アドレスに基づいて複数のアドレスレジスタのうちの一
のアドレスレジスタの出力アドレスを選択する選択手段
と、記憶部から受信パケットのデータを読み出してメモ
リの選択手段により選択された出力アドレスに書き込む
制御手段とを少なくとも有し、送信装置は、ヘッダ部に
パケット長及び宛先プロセッサ情報と共に宛先プロセッ
サ内の受信装置のアドレスレジスタを指定する書き込み
アドレスを配したパケットを送信する構成としたもので
ある。
【００２３】これにより、ある任意の一のプロセッサか
ら送信されてプロセッサ間ネットワーク内でコピーされ
たマルチキャストパケットを受信した場合、マルチキャ
ストパケットで選択されたアドレスレジスタに格納され
ているメモリアドレスに送られたデータを中央処理ユニ
ットを介在させることなく直接書き込むことができる。
ら送信されてプロセッサ間ネットワーク内でコピーされ
たマルチキャストパケットを受信した場合、マルチキャ
ストパケットで選択されたアドレスレジスタに格納され
ているメモリアドレスに送られたデータを中央処理ユニ
ットを介在させることなく直接書き込むことができる。
【００２４】また、本発明のプロセッサの受信装置は、
複数のアドレスレジスタに同時に実行される複数のユー
ザタスクに対応するタスクＩＤを付随させると共に、付
随されたタスクＩＤと受信したパケットの宛先タスクＩ
Ｄとを比較し、その比較結果に応じて複数のアドレスレ
ジスタの値又はメモリから読み出したアドレスレジスタ
の値を出力する読み出し手段を有し、メモリは複数のア
ドレスレジスタの種類とタスクＩＤとによってインデッ
クスされたアドレスレジスタテーブルを有するようにし
たため、複数のユーザタスクが同時に実行されているマ
ルチタスク環境でも、プロセッサ間ネットワークを使っ
たマルチキャストが行える。
複数のアドレスレジスタに同時に実行される複数のユー
ザタスクに対応するタスクＩＤを付随させると共に、付
随されたタスクＩＤと受信したパケットの宛先タスクＩ
Ｄとを比較し、その比較結果に応じて複数のアドレスレ
ジスタの値又はメモリから読み出したアドレスレジスタ
の値を出力する読み出し手段を有し、メモリは複数のア
ドレスレジスタの種類とタスクＩＤとによってインデッ
クスされたアドレスレジスタテーブルを有するようにし
たため、複数のユーザタスクが同時に実行されているマ
ルチタスク環境でも、プロセッサ間ネットワークを使っ
たマルチキャストが行える。
【００２５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２６】図１は本発明になるプロセッサ間通信方法
及びそれに用いるプロセッサの第１の実施の形態のブロ
ック図を示す。同図において、プロセッサ１と複数のプ
ロセッサ１ａは、マルチキャス卜機能を備えたプロセッ
サ間ネットワーク２を介して互いに接続されている。こ
れらのプロセッサ１、１ａは同一構成で、プロセッサ１
は、ＣＰＵ１１と、メモリ１２と、送信装置１３及び受
信装置１４からなるプロセッサ間の通信装置とを有し、
これらは互いにバス１０を介して接続されている。
及びそれに用いるプロセッサの第１の実施の形態のブロ
ック図を示す。同図において、プロセッサ１と複数のプ
ロセッサ１ａは、マルチキャス卜機能を備えたプロセッ
サ間ネットワーク２を介して互いに接続されている。こ
れらのプロセッサ１、１ａは同一構成で、プロセッサ１
は、ＣＰＵ１１と、メモリ１２と、送信装置１３及び受
信装置１４からなるプロセッサ間の通信装置とを有し、
これらは互いにバス１０を介して接続されている。
【００２７】受信装置１４は、プロセッサ間ネットワー
ク２からのパケットを受けとり、一時的に格納しておく
ためのＦＩＦＯメモリ２０と、パケットのヘッダの部分
の情報を格納するためのパケットタイプレジスタ２１
と、パケット長レジスタ２３と、デスティネーションレ
ジスタ２５と、書込みワード数レジスタ２７、メッセー
ジバッファアドレスレジスタ３３、アドレスレジスタ３
４〜３７などのレジスタ群と、シーケンサ２８と、書込
みワード数決定回路２６と、演算論理装置（ＡＬＵ）３
０と、トランスレーションルックアサイドバッファ（Ｔ
ＬＢ）３９と、シーケンサ２８により切換制御されるマ
ルチプレクサ（ＭＵＸ）２２、２４、２９、３１、３
２、３８、４０とから構成されている。
ク２からのパケットを受けとり、一時的に格納しておく
ためのＦＩＦＯメモリ２０と、パケットのヘッダの部分
の情報を格納するためのパケットタイプレジスタ２１
と、パケット長レジスタ２３と、デスティネーションレ
ジスタ２５と、書込みワード数レジスタ２７、メッセー
ジバッファアドレスレジスタ３３、アドレスレジスタ３
４〜３７などのレジスタ群と、シーケンサ２８と、書込
みワード数決定回路２６と、演算論理装置（ＡＬＵ）３
０と、トランスレーションルックアサイドバッファ（Ｔ
ＬＢ）３９と、シーケンサ２８により切換制御されるマ
ルチプレクサ（ＭＵＸ）２２、２４、２９、３１、３
２、３８、４０とから構成されている。
【００２８】デスティネーションアドレスレジスタ２５
は、パケットにデスティネーションアドレスが付加され
ている場合に、そのデスティネーションアドレスを格納
する。メッセージバッファアドレスレジスタ３３は、そ
のパケットがメモリ１２上にあらかじめ用意されている
メッセージバッファ１５に書かれる場合に用いられるメ
モリアドレスを保持する。また、４つのアドレスレジス
タ３４〜３７は、受信側のプログラムによって設定され
た、受信したパケットの本体をメモリに書き込む時に用
いるアドレスを保持する。
は、パケットにデスティネーションアドレスが付加され
ている場合に、そのデスティネーションアドレスを格納
する。メッセージバッファアドレスレジスタ３３は、そ
のパケットがメモリ１２上にあらかじめ用意されている
メッセージバッファ１５に書かれる場合に用いられるメ
モリアドレスを保持する。また、４つのアドレスレジス
タ３４〜３７は、受信側のプログラムによって設定され
た、受信したパケットの本体をメモリに書き込む時に用
いるアドレスを保持する。
【００２９】メモリにパケット本体を書き込むときに用
いるアドレスは、パケットタイプで指定されており、そ
の書き込みアドレス選択信号ａによって、デスティネー
ションアドレスレジスタ２５の値、メッセージバッファ
アドレス３３の値、４個のアドレスレジスタ３４〜３７
の値のうちからＭＵＸ３８により選択される。
いるアドレスは、パケットタイプで指定されており、そ
の書き込みアドレス選択信号ａによって、デスティネー
ションアドレスレジスタ２５の値、メッセージバッファ
アドレス３３の値、４個のアドレスレジスタ３４〜３７
の値のうちからＭＵＸ３８により選択される。
【００３０】メモリに書き込まれるワード数は、その書
き込みアドレスパケット長などから、書き込みワード数
決定回路２６によって決定され、書き込みワード数レジ
スタ２７に格納される。次回の書き込みアドレスや、残
りのパケット長などを計算するためにＡＬＵ３０があ
る。
き込みアドレスパケット長などから、書き込みワード数
決定回路２６によって決定され、書き込みワード数レジ
スタ２７に格納される。次回の書き込みアドレスや、残
りのパケット長などを計算するためにＡＬＵ３０があ
る。
【００３１】シーケンサ２８はパケットタイプや書き込
みワード数決定回路２６などの情報をもとに、到着した
パケットをＦＩＦＯメモリ２０から読み出し、メモリ１
２に書き込む動作を制御する。書き込みアドレスは論理
アドレスなので、ＴＬＢ３９を用いて物理アドレスｂに
変換されて、メモリアドレスとしてバス１０に出力され
る。
みワード数決定回路２６などの情報をもとに、到着した
パケットをＦＩＦＯメモリ２０から読み出し、メモリ１
２に書き込む動作を制御する。書き込みアドレスは論理
アドレスなので、ＴＬＢ３９を用いて物理アドレスｂに
変換されて、メモリアドレスとしてバス１０に出力され
る。
【００３２】図３は本発明の第１の実施の形態のパケッ
トの形式を示す。パケットタイプ４５の部分は、１つの
宛先プロセッサへのパケット（シングルキャストパケッ
ト）か、複数の宛先プロセッサへのパケット（マルチキ
ャストパケット）を示す１ビットと、宛先プロセッサ
で、受信したデータを書き込むアドレスレジスタを選択
する３ビットと、その他の情報の４ビットから構成され
る。
トの形式を示す。パケットタイプ４５の部分は、１つの
宛先プロセッサへのパケット（シングルキャストパケッ
ト）か、複数の宛先プロセッサへのパケット（マルチキ
ャストパケット）を示す１ビットと、宛先プロセッサ
で、受信したデータを書き込むアドレスレジスタを選択
する３ビットと、その他の情報の４ビットから構成され
る。
【００３３】パケットヘッダのその他の部分は、パケッ
トで転送するデータ部の長さを示すパケット長８ビット
４６と、シングルキャストの場合には宛先のプロセッサ
を、また、マルチキャストの場合には上限のプロセッサ
を示す８ビット４７と、マルチキャストの場合の下限の
プロセッサを示す８ビット４８とから構成される。書き
込みアドレスの選択のビットでデスティネーションアド
レスを選択した場合には、パケットヘッダに続いてデス
ティネーションアドレス４９が格納される。その後、パ
ケット長で示されたワード数分のデータ５０が続く。
トで転送するデータ部の長さを示すパケット長８ビット
４６と、シングルキャストの場合には宛先のプロセッサ
を、また、マルチキャストの場合には上限のプロセッサ
を示す８ビット４７と、マルチキャストの場合の下限の
プロセッサを示す８ビット４８とから構成される。書き
込みアドレスの選択のビットでデスティネーションアド
レスを選択した場合には、パケットヘッダに続いてデス
ティネーションアドレス４９が格納される。その後、パ
ケット長で示されたワード数分のデータ５０が続く。
【００３４】次に、本発明の第１の実施の形態のパケッ
ト受信時の動作について図１を参照して詳細に説明す
る。他のプロセッサ１ａからプロセッサ間ネットワーク
２を介してプロセッサ１に到着したパケットは、受信装
置１４内のＦＩＦＯメモリ２０に格納される。
ト受信時の動作について図１を参照して詳細に説明す
る。他のプロセッサ１ａからプロセッサ間ネットワーク
２を介してプロセッサ１に到着したパケットは、受信装
置１４内のＦＩＦＯメモリ２０に格納される。
【００３５】パケットの到着がＦＩＦＯメモリ２０から
の読み出し可能ワード数信号ｃによってシーケンサ２８
に届くと、シーケンサ２８は、ＦＩＦＯメモリ２０に対
し読み出し信号ｄを供給し、パケットヘッダにあたる１
ワードを読み出す。読み出されたパケットヘッダにある
パケットタイプに当たる部分（図３の４５）は、パケッ
トタイプレジスタ２１に格納される。また、パケットの
長さを示すパケット長の部分（図３の４６）は、ＭＵＸ
２２を介してパケット長レジスタ２３に格納される。
の読み出し可能ワード数信号ｃによってシーケンサ２８
に届くと、シーケンサ２８は、ＦＩＦＯメモリ２０に対
し読み出し信号ｄを供給し、パケットヘッダにあたる１
ワードを読み出す。読み出されたパケットヘッダにある
パケットタイプに当たる部分（図３の４５）は、パケッ
トタイプレジスタ２１に格納される。また、パケットの
長さを示すパケット長の部分（図３の４６）は、ＭＵＸ
２２を介してパケット長レジスタ２３に格納される。
【００３６】パケットタイプレジスタ２１は格納したパ
ケットタイプに基づき書き込みアドレス選択信号ａを発
生してＭＵＸ３８に供給し、ＭＵＸ３８によりデスティ
ネーションアドレスレジスタ２５、メッセージバッファ
アドレスレジスタ３３、アドレスレジスタ３４、３５、
３６及び３７の各出力の中から、書き込みアドレスを選
択させる。
ケットタイプに基づき書き込みアドレス選択信号ａを発
生してＭＵＸ３８に供給し、ＭＵＸ３８によりデスティ
ネーションアドレスレジスタ２５、メッセージバッファ
アドレスレジスタ３３、アドレスレジスタ３４、３５、
３６及び３７の各出力の中から、書き込みアドレスを選
択させる。
【００３７】パケットタイプレジスタ２１に格納された
書き込みアドレスの選択に用いる部分が、デスティネー
ションアドレスレジスタ２５を選択することを示してい
る場合には、図３に４９で示したように、デスティネー
ションアドレスがパケットの次のワードに格納されてい
るので、シーケンサ２８は、ＦＩＦＯメモリ２０からデ
スティネーションアドレスを読み出し、これをＭＵＸ２
４を介してデスティネーションアドレスレジスタ２５に
格納する。
書き込みアドレスの選択に用いる部分が、デスティネー
ションアドレスレジスタ２５を選択することを示してい
る場合には、図３に４９で示したように、デスティネー
ションアドレスがパケットの次のワードに格納されてい
るので、シーケンサ２８は、ＦＩＦＯメモリ２０からデ
スティネーションアドレスを読み出し、これをＭＵＸ２
４を介してデスティネーションアドレスレジスタ２５に
格納する。
【００３８】ＭＵＸ３８で選択された書き込みアドレス
の下位ビットは、書き込みワード数決定回路２６に入力
される。書き込みワード数決定回路２６は、この入力書
き込みアドレスの下位ビットと、パケット長レジスタ２
３から入力されるパケット長とから、メモリ１２に書き
込まれるワード数を決定し、決定したワード数を書き込
みワード数レジスタ２７に格納する。
の下位ビットは、書き込みワード数決定回路２６に入力
される。書き込みワード数決定回路２６は、この入力書
き込みアドレスの下位ビットと、パケット長レジスタ２
３から入力されるパケット長とから、メモリ１２に書き
込まれるワード数を決定し、決定したワード数を書き込
みワード数レジスタ２７に格納する。
【００３９】通常、メモリ１２へのアクセスはその先頭
アドレスが何ワード境界にあるかで、一度に書けるワー
ド数の上限が制限される。また、パケットの残りワード
数がその上限以下の場合には、残りパケットワード数し
か書き込めない。さらに、１回の書き込みにはバスの調
停等のオーバヘッドがあるため、書き込み回数をできる
だけ少なくするように書き込みワード数を決定する必要
がある。このような条件を加味して書き込みワード数決
定回路２６は書き込みワード数を決定する。
アドレスが何ワード境界にあるかで、一度に書けるワー
ド数の上限が制限される。また、パケットの残りワード
数がその上限以下の場合には、残りパケットワード数し
か書き込めない。さらに、１回の書き込みにはバスの調
停等のオーバヘッドがあるため、書き込み回数をできる
だけ少なくするように書き込みワード数を決定する必要
がある。このような条件を加味して書き込みワード数決
定回路２６は書き込みワード数を決定する。
【００４０】書き込みワード数の決定と同時に、シーケ
ンサ２８は、ＴＬＢ３９を用いてＭＵＸ３８の出力書き
込みアドレスを、書き込み物理アドレスｂに変換する。
もし、ＴＬＢ３９内に書込みアドレスを変換するのに必
要な情報がない場合には、シーケンサ２８はメモリ１２
上のぺ−ジテーブルをアクセスし、変換に必要な情報を
読み出し、これをバス１０を介してＴＬＢ３９に供給
し、ここで書き込み物理アドレスｂに変換させる。
ンサ２８は、ＴＬＢ３９を用いてＭＵＸ３８の出力書き
込みアドレスを、書き込み物理アドレスｂに変換する。
もし、ＴＬＢ３９内に書込みアドレスを変換するのに必
要な情報がない場合には、シーケンサ２８はメモリ１２
上のぺ−ジテーブルをアクセスし、変換に必要な情報を
読み出し、これをバス１０を介してＴＬＢ３９に供給
し、ここで書き込み物理アドレスｂに変換させる。
【００４１】以上述べた方法により、書き込みワード数
と、書き込み物理アドレスｂが得られると、シーケンサ
２８は、ＦＩＦＯメモリ２０からの読み出し可能ワード
数ｃが、書き込みワード数以上になるのを待ち、書き込
み物理アドレスｂと書き込みワード数を伴ったメモリ書
き込み要求を、バス１０に対して発行する。バス１０に
書き込み要求が受け付けられると、シーケンサ２８は、
ＦＩＦＯメモリ２０に対して読み出し信号ｄを発して、
書き込みワード数分だけのデータをＦＩＦＯメモリ２０
から読み出し、これをＭＵＸ４０及びバス１０をそれぞ
れ介してメモリ１２に書き込む。
と、書き込み物理アドレスｂが得られると、シーケンサ
２８は、ＦＩＦＯメモリ２０からの読み出し可能ワード
数ｃが、書き込みワード数以上になるのを待ち、書き込
み物理アドレスｂと書き込みワード数を伴ったメモリ書
き込み要求を、バス１０に対して発行する。バス１０に
書き込み要求が受け付けられると、シーケンサ２８は、
ＦＩＦＯメモリ２０に対して読み出し信号ｄを発して、
書き込みワード数分だけのデータをＦＩＦＯメモリ２０
から読み出し、これをＭＵＸ４０及びバス１０をそれぞ
れ介してメモリ１２に書き込む。
【００４２】また、シーケンサ２８は、ＦＩＦＯメモリ
２０からメモリ１２へのデータの書き込みを上記のよう
に行うと同時に、以下のように、次回のメモリ１２への
データの書き込みのための準備を行う。すなわち、パケ
ット長レジスタ２３の値から、書き込みワード数レジス
タ２７内の今回書き込んだワード数をＡＬＵ３０を用い
て引き算することにより残りのパケットワード教を計算
し、この計算値にパケット長レジスタ２３の値を更新す
る。
２０からメモリ１２へのデータの書き込みを上記のよう
に行うと同時に、以下のように、次回のメモリ１２への
データの書き込みのための準備を行う。すなわち、パケ
ット長レジスタ２３の値から、書き込みワード数レジス
タ２７内の今回書き込んだワード数をＡＬＵ３０を用い
て引き算することにより残りのパケットワード教を計算
し、この計算値にパケット長レジスタ２３の値を更新す
る。
【００４３】また、選択されているアドレスレジスタの
値に、書き込みワード数レジスタ２７内の今回書き込ん
だワード数をＡＬＵ３０を用いて足し算し、次の書き込
みアドレスを計算し、選択されているアドレスレジスタ
の値を更新する。その後、更新された書き込みアドレス
と残りのパケットワード数から、前回と同じように書き
込みワード数を決定し、前回と同じようにデータをメモ
リ１２に書き込む。シーケンサ２８は、パケット長レジ
スタ２３内の残りパケットワード数がゼロになるまでこ
の処理を繰り返す。
値に、書き込みワード数レジスタ２７内の今回書き込ん
だワード数をＡＬＵ３０を用いて足し算し、次の書き込
みアドレスを計算し、選択されているアドレスレジスタ
の値を更新する。その後、更新された書き込みアドレス
と残りのパケットワード数から、前回と同じように書き
込みワード数を決定し、前回と同じようにデータをメモ
リ１２に書き込む。シーケンサ２８は、パケット長レジ
スタ２３内の残りパケットワード数がゼロになるまでこ
の処理を繰り返す。
【００４４】次に、本発明の第１の実施の形態のプログ
ラムによるパケットを受信する前の処理について図１を
参照して詳細に説明する。システムが初期化された時
に、ＯＳ（オペレーティングシステム）が、メモリ１２
上のある領域にメッセージバッファ１５を割り付け、そ
の先頭アドレスをメッセージバッファアドレスレジスタ
３３に書き込む。メッセージバッファアドレスレジスタ
３３は下位ビットの部分だけが、メッセージバッファ１
５へのデータ書き込み後のアドレスの更新時に変更され
るため、メッセージバッファ１５の最後までくると自動
的に先頭アドレスに戻る。メッセージバッファ１５の大
きさは、変更される下位ビットのビット数で決まる。
ラムによるパケットを受信する前の処理について図１を
参照して詳細に説明する。システムが初期化された時
に、ＯＳ（オペレーティングシステム）が、メモリ１２
上のある領域にメッセージバッファ１５を割り付け、そ
の先頭アドレスをメッセージバッファアドレスレジスタ
３３に書き込む。メッセージバッファアドレスレジスタ
３３は下位ビットの部分だけが、メッセージバッファ１
５へのデータ書き込み後のアドレスの更新時に変更され
るため、メッセージバッファ１５の最後までくると自動
的に先頭アドレスに戻る。メッセージバッファ１５の大
きさは、変更される下位ビットのビット数で決まる。
【００４５】一方、アドレスレジスタ３４、アドレスレ
ジスタ３５、アドレスレジスタ３６、アドレスレジスタ
３７は、実行中のユーザプログラムから設定される。プ
ログラマは、プログラムの流れを把握しているので、あ
るプロセッサからマルチキャストパケットによって複数
の宛先プロセッサに同じデータが送られる場合には、そ
の前に、到着したデータを受けとるアドレスを、書き込
みアドレスとして選択されるアドレスレジスタに、設定
しておくようにプログラムを記述する。
ジスタ３５、アドレスレジスタ３６、アドレスレジスタ
３７は、実行中のユーザプログラムから設定される。プ
ログラマは、プログラムの流れを把握しているので、あ
るプロセッサからマルチキャストパケットによって複数
の宛先プロセッサに同じデータが送られる場合には、そ
の前に、到着したデータを受けとるアドレスを、書き込
みアドレスとして選択されるアドレスレジスタに、設定
しておくようにプログラムを記述する。
【００４６】次に、本発明の第１の実施の形態の効果に
ついて、図２と共に説明する。同図中、図７及び図８と
共に説明したと同じように、あるプロセッサ１の配列５
１をあるプロセッサ集合に属するプロセッサ１1、
１2、．．．、１mのメモリ１２1、１２2、．．．、１２
m内の配列５２1、５２2、．．．、５２mに書き込む場合
について説明する。図２は、それぞれの宛先プロセッサ
１1、１2、．．．、１mで、異なるアドレスＩ、
Ｊ、．．．、Ｍに配列５２1、５２2、．．．、５２mが
取られている場合を示している。
ついて、図２と共に説明する。同図中、図７及び図８と
共に説明したと同じように、あるプロセッサ１の配列５
１をあるプロセッサ集合に属するプロセッサ１1、
１2、．．．、１mのメモリ１２1、１２2、．．．、１２
m内の配列５２1、５２2、．．．、５２mに書き込む場合
について説明する。図２は、それぞれの宛先プロセッサ
１1、１2、．．．、１mで、異なるアドレスＩ、
Ｊ、．．．、Ｍに配列５２1、５２2、．．．、５２mが
取られている場合を示している。
【００４７】プロセッサ１からは、複数の宛先プロセッ
サへのマルチキャストパケット６０がプロセッサ間ネッ
トワーク２を介して送信される。このマルチキャストパ
ケット６０は、従来例との対応のため便宜上図３とは異
なる構造として示しているが、実質的には図３と同じも
ので、書き込みアドレス６１として４つのアドレスレジ
スタ３４〜３７のうち任意の一のアドレスレジスタが指
定されており、また、宛先プロセッサ集合６２に宛先プ
ロセッサの番号が指定され、またパケット長６３及びデ
ータ６４が含まれている。ここで、書込みアドレス６１
が図３のパケットタイプ４５に相当し、宛先プロセッサ
集合６２が図３の宛先プロセッサ４７及び４８に相当
し、パケット長６３及びデータ６４がそれぞれ図３のパ
ケット長４６及びデータ５０に相当する。なお、マルチ
キャストパケット６０には図３のデスティネーションア
ドレス４９は存在しない。
サへのマルチキャストパケット６０がプロセッサ間ネッ
トワーク２を介して送信される。このマルチキャストパ
ケット６０は、従来例との対応のため便宜上図３とは異
なる構造として示しているが、実質的には図３と同じも
ので、書き込みアドレス６１として４つのアドレスレジ
スタ３４〜３７のうち任意の一のアドレスレジスタが指
定されており、また、宛先プロセッサ集合６２に宛先プ
ロセッサの番号が指定され、またパケット長６３及びデ
ータ６４が含まれている。ここで、書込みアドレス６１
が図３のパケットタイプ４５に相当し、宛先プロセッサ
集合６２が図３の宛先プロセッサ４７及び４８に相当
し、パケット長６３及びデータ６４がそれぞれ図３のパ
ケット長４６及びデータ５０に相当する。なお、マルチ
キャストパケット６０には図３のデスティネーションア
ドレス４９は存在しない。
【００４８】このマルチキャストパケット６０は、プロ
セッサ間ネットワーク２によってコピーされ、複数の宛
先プロセッサ１1、１2、．．．、１mに、マルチキャス
トパケット６５1、６５2、．．．、６５mとして到着す
る。各宛先プロセッサ１1、１2、．．．、１mのアドレ
スレジスタには、それぞれマルチキャストパケットが到
着する前に、プログラムによって予めアドレスＩ、
Ｊ、．．．、Ｍが設定されている。
セッサ間ネットワーク２によってコピーされ、複数の宛
先プロセッサ１1、１2、．．．、１mに、マルチキャス
トパケット６５1、６５2、．．．、６５mとして到着す
る。各宛先プロセッサ１1、１2、．．．、１mのアドレ
スレジスタには、それぞれマルチキャストパケットが到
着する前に、プログラムによって予めアドレスＩ、
Ｊ、．．．、Ｍが設定されている。
【００４９】到着したマルチキャストパケットは、それ
ぞれの受信装置によって、そのパケットタイプの部分で
指定してある通り、アドレスレジスタ５４1、５
４2、．．．、５４m内のアドレスを書き込みアドレスと
して選択して、それらで指定されている、アドレスＩ、
Ｊ、．．．、Ｍに、そのデータが書き込まれる。
ぞれの受信装置によって、そのパケットタイプの部分で
指定してある通り、アドレスレジスタ５４1、５
４2、．．．、５４m内のアドレスを書き込みアドレスと
して選択して、それらで指定されている、アドレスＩ、
Ｊ、．．．、Ｍに、そのデータが書き込まれる。
【００５０】このように、この第１の実施の形態のプロ
セッサ間通信方法と装置を用いることで、複数の宛先プ
ロセッサ１1、１2、．．．、１mの異なるアドレスＩ、
Ｊ、．．．、Ｍに取られた配列５２1、５２2、．．．、
５２mに対して、マルチキャストパケット６０を使っ
て、ＣＰＵによるコピーなしに、配列５１を転送するこ
とができる。
セッサ間通信方法と装置を用いることで、複数の宛先プ
ロセッサ１1、１2、．．．、１mの異なるアドレスＩ、
Ｊ、．．．、Ｍに取られた配列５２1、５２2、．．．、
５２mに対して、マルチキャストパケット６０を使っ
て、ＣＰＵによるコピーなしに、配列５１を転送するこ
とができる。
【００５１】次に、本発明の第２の実施の形態について
説明する。図４は本発明になるプロセッサ間通信方法及
びそれに用いるプロセッサの第２の実施の形態のブロッ
ク図を示す。同図中、図１と同一構成部分には同一符号
を付し、その説明を省略する。図４の実施の形態が第１
の実施の形態と異なるのは、１つのプロセッサ１で同時
に実行されるユーザタスクが複数あり、受信装置１７内
にあるメッセージバッファアドレスレジスタ３３、４つ
のアドレスレジスタ３４〜３７が、タスクごとにそれぞ
れ、メモリ１２上に実現されている点である。
説明する。図４は本発明になるプロセッサ間通信方法及
びそれに用いるプロセッサの第２の実施の形態のブロッ
ク図を示す。同図中、図１と同一構成部分には同一符号
を付し、その説明を省略する。図４の実施の形態が第１
の実施の形態と異なるのは、１つのプロセッサ１で同時
に実行されるユーザタスクが複数あり、受信装置１７内
にあるメッセージバッファアドレスレジスタ３３、４つ
のアドレスレジスタ３４〜３７が、タスクごとにそれぞ
れ、メモリ１２上に実現されている点である。
【００５２】メモリ１２には、アドレスレジスタテーブ
ル１９があり、後述するように、それぞれのタスクのメ
ッセージバッファアドレスレジスタ、４つのアドレスレ
ジスタが格納されている。受信装置１７内のメッセージ
バッファアドレスレジスタ３３、アドレスレジスタ３４
〜３７は、それぞれのレジスタがキャッシュの役割を持
っており、各レジスタに付随するタスクＩＤ（ｔｉｄ）
９１、９２、９３、９４、９５と、タスクＩＤレジスタ
９６に格納された、パケットヘッダに記述された宛先タ
スクＩＤとをｔｉｄ比較器９８で比較して、同じなら
ば、そのままレジスタ内の値を使う。
ル１９があり、後述するように、それぞれのタスクのメ
ッセージバッファアドレスレジスタ、４つのアドレスレ
ジスタが格納されている。受信装置１７内のメッセージ
バッファアドレスレジスタ３３、アドレスレジスタ３４
〜３７は、それぞれのレジスタがキャッシュの役割を持
っており、各レジスタに付随するタスクＩＤ（ｔｉｄ）
９１、９２、９３、９４、９５と、タスクＩＤレジスタ
９６に格納された、パケットヘッダに記述された宛先タ
スクＩＤとをｔｉｄ比較器９８で比較して、同じなら
ば、そのままレジスタ内の値を使う。
【００５３】異なれば、アドレステーブルベースレジス
タ９７の値と、タスクＩＤとアドレスレジスタの種類を
使って、必要なアドレスレジスタのメモリアドレスを計
算し、メモリ１２上のアドレステーブルレジスタ１９を
アクセスし、必要なアドレスレジスタの値を受信装置１
７内のアドレスレジスタ３３、３４、３５、３６、３７
に読み出す。それとともに、受信装置１７内のそのアド
レスレジスタに付随するタスクＩＤ（ｔｉｄ）９１、９
２、９３、９４、９５の値をタスクＩＤレジスタ９６の
値にする。
タ９７の値と、タスクＩＤとアドレスレジスタの種類を
使って、必要なアドレスレジスタのメモリアドレスを計
算し、メモリ１２上のアドレステーブルレジスタ１９を
アクセスし、必要なアドレスレジスタの値を受信装置１
７内のアドレスレジスタ３３、３４、３５、３６、３７
に読み出す。それとともに、受信装置１７内のそのアド
レスレジスタに付随するタスクＩＤ（ｔｉｄ）９１、９
２、９３、９４、９５の値をタスクＩＤレジスタ９６の
値にする。
【００５４】各タスクのアドレスレジスタはあくまでも
メモリ１２上の後述するアドレスレジスタテーブル１９
に存在しているので、１つのパケットの処理が終了する
と、選択されていた受信装置１７内のアドレスレジスタ
３３〜３７の内容をメモリ１２上のアドレスレジスタに
書き戻す必要がある。図４のような構成をとることによ
り、複数のユーザタスクが同時に実行されているマルチ
タスク環境でも、プロセッサ間ネットワークを用いたマ
ルチキャストを効率良く用いることが可能である。
メモリ１２上の後述するアドレスレジスタテーブル１９
に存在しているので、１つのパケットの処理が終了する
と、選択されていた受信装置１７内のアドレスレジスタ
３３〜３７の内容をメモリ１２上のアドレスレジスタに
書き戻す必要がある。図４のような構成をとることによ
り、複数のユーザタスクが同時に実行されているマルチ
タスク環境でも、プロセッサ間ネットワークを用いたマ
ルチキャストを効率良く用いることが可能である。
【００５５】図５は、図４に示した本発明の第２の実施
の形態におけるアドレスレジスタテーブル１９の構成を
示す。図５において、アドレスレジスタテーブル１９
は、タスクＩＤとアドレスレジスタの種類によって、イ
ンデックスされており、アクセスしたいアドレスレジス
タのアドレスの計算はそれぞれのビットをつなぎ合わす
だけで行える。
の形態におけるアドレスレジスタテーブル１９の構成を
示す。図５において、アドレスレジスタテーブル１９
は、タスクＩＤとアドレスレジスタの種類によって、イ
ンデックスされており、アクセスしたいアドレスレジス
タのアドレスの計算はそれぞれのビットをつなぎ合わす
だけで行える。
【００５６】各アドレスレジスタのエントリーには、バ
リッドビット（Ｖａｌｉｄ ｂｉｔ）１９１がついてお
り、そのアドレスレジスタが使われているかどうかを示
している。もし、パケットによって指定されたアドレス
レジスタが使われていない場合には、エラーとして処理
する。
リッドビット（Ｖａｌｉｄ ｂｉｔ）１９１がついてお
り、そのアドレスレジスタが使われているかどうかを示
している。もし、パケットによって指定されたアドレス
レジスタが使われていない場合には、エラーとして処理
する。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
複数の宛先プロセッサでの書き込みアドレスが互いに異
なる場合でも、プロセッサ間ネットワークを使ったマル
チキャストが行えるため、プロセッサ間ネットワークを
用いたマルチキャスト機能を使用する機会が増え、プロ
セッサ間ネットワークが持つ機能を十分に活用できる。
複数の宛先プロセッサでの書き込みアドレスが互いに異
なる場合でも、プロセッサ間ネットワークを使ったマル
チキャストが行えるため、プロセッサ間ネットワークを
用いたマルチキャスト機能を使用する機会が増え、プロ
セッサ間ネットワークが持つ機能を十分に活用できる。
【００５８】また、本発明によれば、従来のようにメッ
セージバッファに受信データを受け、ＣＰＵによって書
き込みたいアドレスにコピーする必要がなく、受信した
データは、受信マルチキャストパケットの書き込みアド
レスで選択されたアドレスレジスタが示す書き込みたい
メモリアドレスに直接書かれるため、複数の宛先プロセ
ッサでの書き込みアドレスが互いに異なるマルチキャス
トの場合でも、受信処理の時間が短く、通信を高速に行
える。
セージバッファに受信データを受け、ＣＰＵによって書
き込みたいアドレスにコピーする必要がなく、受信した
データは、受信マルチキャストパケットの書き込みアド
レスで選択されたアドレスレジスタが示す書き込みたい
メモリアドレスに直接書かれるため、複数の宛先プロセ
ッサでの書き込みアドレスが互いに異なるマルチキャス
トの場合でも、受信処理の時間が短く、通信を高速に行
える。
【００５９】更に、本発明によれば、複数のユーザタス
クが同時に実行されているマルチタスク環境でも、プロ
セッサ間ネットワークを使ったマルチキャストが効率良
く行える。
クが同時に実行されているマルチタスク環境でも、プロ
セッサ間ネットワークを使ったマルチキャストが効率良
く行える。
【図１】本発明の第１の実施の形態のブロック図であ
る。
る。
【図２】図１の実施の形態の効果説明図である。
【図３】本発明の第１の実施の形態におけるパケットの
構成図である。
構成図である。
【図４】本発明の第２の実施の形態のブロック図であ
る。
る。
【図５】図４中のアドレスレジスタテーブルの構成図で
ある。
ある。
【図６】従来の宛先プロセッサの指定方法の各例の説明
図である。
図である。
【図７】従来方法の一例の説明図である。
【図８】従来方法の他の例の説明図である。
１、１ａ、１1〜１m プロセッサ ２ プロセッサ間ネットワーク １０ バス １１ ＣＰＵ（中央処理ユニット） １２ メモリ １３ 送信装置 １４、１７ 受信装置 １５ メッセージバッファ １９ アドレスレジスタテーブル ２０ ＦＩＦＯメモリ ２１ パケットタイプレジスタ ２２、２４、２９、３１、３２、３８、４０、９９ マ
ルチプレクサ（ＭＵＸ） ２３ パケット長レジスタ ２５ デスティネーションアドレスレジスタ ２６ 書き込みワード数決定回路 ２７ 書き込みワード数レジスタ ２８ シーケンサ ３０ 演算論理装置（ＡＬＵ） ３３ メッセージバッファアドレスレジスタ ３４〜３７ アドレスレジスタ ３９ トランスレーションルックアサイドバッファ（Ｔ
ＬＢ） ４５ パケットタイプ ４６、６３ パケット長 ４７ 宛先プロセッサ（上限） ４８ 宛先プロセッサ（下限） ４９ デスティネーションアドレス ５０、６４ データ ５１ 配列 ５２1〜５２m 宛先プロセッサでの配列 ５４1〜５４m 宛先プロセッサでのアドレスレジスタ ６０ マルチキャストパケット ６５1〜６５m コピーされたマルチキャストパケット ９１〜９５ アドレスレジスタに付随するタスクＩＤ
（ｔｉｄ） ９６ タスクｉｄレジスタ ９７ アドレスレジスタテーブルレジスタ ９８ ｔｉｄ比較器 ａ 書き込みアドレス選択信号 ｂ 書き込み物理アドレス ｃ 読み出し可能ワード数信号 ｄ 読み出し信号
ルチプレクサ（ＭＵＸ） ２３ パケット長レジスタ ２５ デスティネーションアドレスレジスタ ２６ 書き込みワード数決定回路 ２７ 書き込みワード数レジスタ ２８ シーケンサ ３０ 演算論理装置（ＡＬＵ） ３３ メッセージバッファアドレスレジスタ ３４〜３７ アドレスレジスタ ３９ トランスレーションルックアサイドバッファ（Ｔ
ＬＢ） ４５ パケットタイプ ４６、６３ パケット長 ４７ 宛先プロセッサ（上限） ４８ 宛先プロセッサ（下限） ４９ デスティネーションアドレス ５０、６４ データ ５１ 配列 ５２1〜５２m 宛先プロセッサでの配列 ５４1〜５４m 宛先プロセッサでのアドレスレジスタ ６０ マルチキャストパケット ６５1〜６５m コピーされたマルチキャストパケット ９１〜９５ アドレスレジスタに付随するタスクＩＤ
（ｔｉｄ） ９６ タスクｉｄレジスタ ９７ アドレスレジスタテーブルレジスタ ９８ ｔｉｄ比較器 ａ 書き込みアドレス選択信号 ｂ 書き込み物理アドレス ｃ 読み出し可能ワード数信号 ｄ 読み出し信号
Claims (5)
- 【請求項１】 それぞれ中央処理ユニットとメモリと送
信装置と受信装置とを有し、かつ、該受信装置内には少
なくとも複数のアドレスレジスタを有する複数のプロセ
ッサが、プロセッサ間ネットワークを介して接続され、
前記複数のプロセッサのうち任意の一のプロセッサから
送信されたマルチキャストパケットを前記プロセッサ間
ネットワークがコピーして他の複数のプロセッサにそれ
ぞれ送信するプロセッサ間通信方法において、 前記任意の一のプロセッサは、前記他の複数のプロセッ
サに同じ情報を送信するためのマルチキャストパケット
に、任意の複数の宛先プロセッサ内の受信装置にある前
記アドレスレジスタを指定する書き込みアドレスを配し
て前記プロセッサ間ネットワークを介して前記任意の複
数の宛先プロセッサへ送信し、前記任意の複数の宛先プ
ロセッサは、受信した前記マルチキャストパケットの書
込みアドレスで指定されたアドレスレジスタに設定され
た前記メモリのアドレスに、受信したマルチキャストパ
ケットのデータを格納することを特徴とするプロセッサ
間通信方法。 - 【請求項２】 前記マルチキャストパケットの書き込み
アドレスにより指定される前記宛先プロセッサの受信装
置内のアドレスレジスタに、前記マルチキャストパケッ
トのデータを格納するメモリのアドレスを、ユーザプロ
グラムによって予め設定しておくことを特徴とする請求
項１記載のプロセッサ間通信方法。 - 【請求項３】プロセッサ間ネットワークを介してそれぞ
れ接続された複数のプロセッサのうち任意の一のプロセ
ッサから送信されたマルチキャストパケットを前記プロ
セッサ間ネットワークがコピーして他の複数のプロセッ
サにそれぞれ送信するプロセッサ間通信方法に用いられ
るプロセッサにおいて、 互いにバスにより接続された中央処理ユニットとメモリ
と送信装置と受信装置とを有し、 該受信装置は、前記プロセッサ間ネットワークから受信
したパケットを格納する記憶部と、前記中央処理ユニッ
トにより実行されるプログラムによって書き込みアドレ
スが設定された複数のアドレスレジスタと、前記記憶部
から読み出した受信パケットの書き込みアドレスに基づ
いて前記複数のアドレスレジスタのうちの一のアドレス
レジスタの出力アドレスを選択する選択手段と、前記記
憶部から前記受信パケットのデータを読み出して前記メ
モリの前記選択手段により選択された出力アドレスに書
き込む制御手段とを少なくとも有し、 前記送信装置は、ヘッダ部にパケット長及び宛先プロセ
ッサ情報と共に該宛先プロセッサ内の受信装置のアドレ
スレジスタを指定する書き込みアドレスを配したパケッ
トを送信することを特徴とするプロセッサ。 - 【請求項４】 前記受信装置は、前記プロセッサ間ネッ
トワークを通して受信したパケットに付加されたデステ
ィネーションアドレスを格納するデスティネーションア
ドレスレジスタと、前記メモリ上に予め用意されている
メッセージバッファに書かれる場合に用いられるメモリ
アドレスを保持するメッセージバッファアドレスレジス
タとを更に有し、前記選択手段は前記受信パケットの書
き込みアドレスに基づいて、前記複数のアドレスレジス
タ、デスティネーションアドレスレジスタ及びメッセー
ジバッファアドレスレジスタのうち一のアドレスレジス
タの出力アドレスを選択することを特徴とする請求項３
記載のプロセッサ。 - 【請求項５】 前記受信装置は、複数のアドレスレジス
タに同時に実行される複数のユーザタスクに対応するタ
スクＩＤを付随させると共に、付随された該タスクＩＤ
と受信したパケットの宛先タスクＩＤとを比較し、その
比較結果に応じて前記複数のアドレスレジスタの値又は
前記メモリから読み出したアドレスレジスタの値を出力
する読み出し手段を有し、前記メモリは前記複数のアド
レスレジスタの種類と前記タスクＩＤとによってインデ
ックスされたアドレスレジスタテーブルを有することを
特徴とする請求項３記載のプロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8109059A JP2830833B2 (ja) | 1996-04-30 | 1996-04-30 | プロセッサ間通信方法及びそれに用いるプロセッサ |
| US08/845,766 US6101551A (en) | 1996-04-30 | 1997-04-28 | Multi-processor system for supporting multicasting communication and inter-multiprocessor communication method therefor |
| DE19718105A DE19718105A1 (de) | 1996-04-30 | 1997-04-29 | Multiprozessorsystem zur Unterstützung einer Rundsendekommunikation und Intermultiprozessor-Kommunikationsverfahren dafür |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8109059A JP2830833B2 (ja) | 1996-04-30 | 1996-04-30 | プロセッサ間通信方法及びそれに用いるプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09297746A JPH09297746A (ja) | 1997-11-18 |
| JP2830833B2 true JP2830833B2 (ja) | 1998-12-02 |
Family
ID=14500566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8109059A Expired - Fee Related JP2830833B2 (ja) | 1996-04-30 | 1996-04-30 | プロセッサ間通信方法及びそれに用いるプロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6101551A (ja) |
| JP (1) | JP2830833B2 (ja) |
| DE (1) | DE19718105A1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3456398B2 (ja) * | 1998-02-02 | 2003-10-14 | 日本電気株式会社 | プロセッサ間ネットワークのフロー制御方法および装置 |
| EP1116127B1 (de) * | 1998-09-23 | 2003-10-15 | Infineon Technologies AG | Programmgesteuerte einheit |
| JP3376956B2 (ja) * | 1999-05-14 | 2003-02-17 | 日本電気株式会社 | プロセッサ間通信装置 |
| US6985964B1 (en) * | 1999-12-22 | 2006-01-10 | Cisco Technology, Inc. | Network processor system including a central processor and at least one peripheral processor |
| US7284050B1 (en) | 2001-03-26 | 2007-10-16 | Cisco Technology, Inc. | Method and system for a voice multicast hardware accelerator |
| JP3800037B2 (ja) * | 2001-06-06 | 2006-07-19 | 日本電気株式会社 | プロセッサ間通信システム及びそれに用いるプロセッサ間通信方法 |
| US7302691B2 (en) * | 2002-05-10 | 2007-11-27 | Sonics, Incorporated | Scalable low bandwidth multicast handling in mixed core systems |
| DE10324014A1 (de) * | 2003-05-27 | 2005-01-13 | Micronas Gmbh | Adressgenerator, Betriebsverfahren dafür und diesen verwendendes Daten verarbeitendes System |
| US7493468B2 (en) * | 2006-06-01 | 2009-02-17 | International Business Machines Corporation | Method for broadcasting instructions/data to a plurality of processors in a multiprocessor device via aliasing |
| US7822145B1 (en) * | 2007-08-21 | 2010-10-26 | Itt Manufacturing Enterprises, Inc. | Method and system for generating synthetic wavefront phase/time delta of arrival |
| WO2009098820A1 (ja) | 2008-02-08 | 2009-08-13 | Nec Corporation | ネットワークスイッチ、経路設定方法およびプログラム |
| JP2009301101A (ja) | 2008-06-10 | 2009-12-24 | Nec Corp | プロセッサ間通信システム、プロセッサ、プロセッサ間通信方法、および、通信方法 |
| JP4771438B2 (ja) | 2009-03-27 | 2011-09-14 | エヌイーシーコンピュータテクノ株式会社 | メモリアクセス制御装置、メモリアクセス制御方法、及びメモリアクセス制御用プログラム |
| WO2010125859A1 (ja) | 2009-04-28 | 2010-11-04 | 日本電気株式会社 | ネットワークスイッチ、経路設定方法、プログラムおよび並列計算機システム |
| CN108092942B (zh) * | 2016-11-21 | 2020-04-10 | 深圳市中兴微电子技术有限公司 | 一种报文处理方法和装置 |
| US10613977B1 (en) | 2018-09-27 | 2020-04-07 | Amazon Technologies, Inc. | Target port with distributed transactions |
| US10831693B1 (en) * | 2018-09-27 | 2020-11-10 | Amazon Technologies, Inc. | Multicast master |
| US11741350B2 (en) | 2019-11-27 | 2023-08-29 | Amazon Technologies, Inc. | Efficient utilization of processing element array |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5230079A (en) * | 1986-09-18 | 1993-07-20 | Digital Equipment Corporation | Massively parallel array processing system with processors selectively accessing memory module locations using address in microword or in address register |
| US5418970A (en) * | 1986-12-17 | 1995-05-23 | Massachusetts Institute Of Technology | Parallel processing system with processor array with processing elements addressing associated memories using host supplied address value and base register content |
| JP2778291B2 (ja) * | 1991-05-31 | 1998-07-23 | 日本電気株式会社 | アドレス変換レジスタ制御方式 |
| US5437017A (en) * | 1992-10-09 | 1995-07-25 | International Business Machines Corporation | Method and system for maintaining translation lookaside buffer coherency in a multiprocessor data processing system |
| JPH08180001A (ja) * | 1994-04-12 | 1996-07-12 | Mitsubishi Electric Corp | 通信方式及び通信方法及びネットワークインタフェース |
-
1996
- 1996-04-30 JP JP8109059A patent/JP2830833B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-28 US US08/845,766 patent/US6101551A/en not_active Expired - Lifetime
- 1997-04-29 DE DE19718105A patent/DE19718105A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| DE19718105A1 (de) | 1997-11-13 |
| JPH09297746A (ja) | 1997-11-18 |
| US6101551A (en) | 2000-08-08 |
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