JP2778291B2 - アドレス変換レジスタ制御方式 - Google Patents
アドレス変換レジスタ制御方式Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
Description
【０００１】
【産業上の利用分野】本発明はマルチプロセッサ計算機
システムにおけるアドレス変換レジスタ制御方式に関す
る。
システムにおけるアドレス変換レジスタ制御方式に関す
る。
【０００２】
【従来の技術】アドレス変換レジスタは仮想アドレスを
物理アドレスに変換するのに必要な仮想空間と物理空間
とのマッピング情報をメモリのページテーブル等からロ
ードして保持するレジスタであり、アドレス変換の高速
化のため等に使用されている。そして、従来のこの種の
アドレス変換レジスタの制御方式は、複数のプロセッサ
をマスタのプロセッサとスレーブのプロセッサとに論理
的に分け、マスタとなったプロセッサが使用しているア
ドレス変換レジスタをスレーブプロセッサに共有させ
る，或いはその共有を取り止めるというマスタ／スレー
ブ方式であった。
物理アドレスに変換するのに必要な仮想空間と物理空間
とのマッピング情報をメモリのページテーブル等からロ
ードして保持するレジスタであり、アドレス変換の高速
化のため等に使用されている。そして、従来のこの種の
アドレス変換レジスタの制御方式は、複数のプロセッサ
をマスタのプロセッサとスレーブのプロセッサとに論理
的に分け、マスタとなったプロセッサが使用しているア
ドレス変換レジスタをスレーブプロセッサに共有させ
る，或いはその共有を取り止めるというマスタ／スレー
ブ方式であった。
【０００３】
【発明が解決しようとする課題】上述した従来のアドレ
ス変換レジスタ制御方式によれば、マスタとなったプロ
セッサ上で動作するタスクで使用していたアドレス変換
レジスタを、スレーブプロセッサ上で動作する他のタス
クで使用することができる。
ス変換レジスタ制御方式によれば、マスタとなったプロ
セッサ上で動作するタスクで使用していたアドレス変換
レジスタを、スレーブプロセッサ上で動作する他のタス
クで使用することができる。
【０００４】しかしながら、マスタプロセッサが単独で
他のアドレス変換レジスタを共有することはできないの
で、例えば、上記スレーブプロセッサが上記のアドレス
変換レジスタの使用を続ける限り、マスタプロセッサ上
で実行されているタスクを他のタスクに切り替え、その
タスクで別のアドレス変換レジスタを使用するといった
ことはできなかった。
他のアドレス変換レジスタを共有することはできないの
で、例えば、上記スレーブプロセッサが上記のアドレス
変換レジスタの使用を続ける限り、マスタプロセッサ上
で実行されているタスクを他のタスクに切り替え、その
タスクで別のアドレス変換レジスタを使用するといった
ことはできなかった。
【０００５】本発明はこのような事情に鑑みて為された
ものであり、その目的は、アドレス変換レジスタについ
てより柔軟な共有制御が行えるアドレス変換レジスタ制
御方式を提供することにある。
ものであり、その目的は、アドレス変換レジスタについ
てより柔軟な共有制御が行えるアドレス変換レジスタ制
御方式を提供することにある。
【０００６】
【課題を解決するための手段】本発明のアドレス変換レ
ジスタ制御方式は上記の目的を達成するために、複数の
プロセッサから構成されるマルチプロセッサ計算機シス
テムにおけるアドレス変換レジスタ制御方式において、
仮想空間を部分空間に分割した際の各部分空間のアドレ
ス変換用に使用する、複数のプロセッサで共用可能な複
数のアドレス変換レジスタと、プロセッサと１対１に対
応するビット列を含むディレクトリおよび部分空間番号
レジスタを各アドレス変換レジスタ毎に備え、前記ディ
レクトリの各ビットのセット，リセットおよび前記部分
空間番号レジスタへの変換対象部分空間の番号のセット
により、前記アドレス変換レジスタの前記プロセッサへ
の割り当て状態および使用中変換対象部分空間を管理
し、各プロセッサからの要求に応じて任意のアドレス変
換レジスタの割り当てを行うアドレス変換レジスタ管理
部とを有している。
ジスタ制御方式は上記の目的を達成するために、複数の
プロセッサから構成されるマルチプロセッサ計算機シス
テムにおけるアドレス変換レジスタ制御方式において、
仮想空間を部分空間に分割した際の各部分空間のアドレ
ス変換用に使用する、複数のプロセッサで共用可能な複
数のアドレス変換レジスタと、プロセッサと１対１に対
応するビット列を含むディレクトリおよび部分空間番号
レジスタを各アドレス変換レジスタ毎に備え、前記ディ
レクトリの各ビットのセット，リセットおよび前記部分
空間番号レジスタへの変換対象部分空間の番号のセット
により、前記アドレス変換レジスタの前記プロセッサへ
の割り当て状態および使用中変換対象部分空間を管理
し、各プロセッサからの要求に応じて任意のアドレス変
換レジスタの割り当てを行うアドレス変換レジスタ管理
部とを有している。
【０００７】また、前記アドレス変換レジスタ管理部
は、プロセッサが使用を終えたアドレス変換レジスタに
対応するディレクトリ中のそのプロセッサに対応するビ
ットをリセットする共有ビットリセット手段と、プロセ
ッサが共用を要求した他のプロセッサで使用中のアドレ
ス変換レジスタに対応するディレクトリ中のその要求元
プロセッサに対応するビットをセットする共有ビットセ
ット手段と、プロセッサが新規割り当てを要求した未使
用のアドレス変換レジスタにアドレス変換情報をロード
し、そのアドレス変換レジスタに対応するディレクトリ
および部分空間番号レジスタのセットを行うアドレス変
換レジスタロード手段と、ディレクトリのビットのうち
セットされているビットに対応するプロセッサから、そ
のセットされているビットを含むディレクトリに対応す
るアドレス変換レジスタへのアクセスを可能にするアク
セス制御手段とを含んでいる。
は、プロセッサが使用を終えたアドレス変換レジスタに
対応するディレクトリ中のそのプロセッサに対応するビ
ットをリセットする共有ビットリセット手段と、プロセ
ッサが共用を要求した他のプロセッサで使用中のアドレ
ス変換レジスタに対応するディレクトリ中のその要求元
プロセッサに対応するビットをセットする共有ビットセ
ット手段と、プロセッサが新規割り当てを要求した未使
用のアドレス変換レジスタにアドレス変換情報をロード
し、そのアドレス変換レジスタに対応するディレクトリ
および部分空間番号レジスタのセットを行うアドレス変
換レジスタロード手段と、ディレクトリのビットのうち
セットされているビットに対応するプロセッサから、そ
のセットされているビットを含むディレクトリに対応す
るアドレス変換レジスタへのアクセスを可能にするアク
セス制御手段とを含んでいる。
【０００８】
【作用】本発明のアドレス変換レジスタ制御方式におい
ては、各プロセッサと独立なアドレス変換レジスタ管理
部が、複数のプロセッサで共用可能な複数のアドレス変
換レジスタが現在どのプロセッサに割り当てられている
か或いは何れのプロセッサにも割り当てられていない空
き状態か、及び仮想空間を分割する何れの部分空間のア
ドレス変換用に使用されているかを、プロセッサと１対
１に対応するビット列を含みアドレス変換レジスタ毎に
設けられたディレクトリと同じくアドレス変換レジスタ
毎に設けられた部分空間番号レジスタとを用いて管理し
つつ、各プロセッサからの要求に応じて任意のアドレス
変換レジスタの割り当てを行う。
ては、各プロセッサと独立なアドレス変換レジスタ管理
部が、複数のプロセッサで共用可能な複数のアドレス変
換レジスタが現在どのプロセッサに割り当てられている
か或いは何れのプロセッサにも割り当てられていない空
き状態か、及び仮想空間を分割する何れの部分空間のア
ドレス変換用に使用されているかを、プロセッサと１対
１に対応するビット列を含みアドレス変換レジスタ毎に
設けられたディレクトリと同じくアドレス変換レジスタ
毎に設けられた部分空間番号レジスタとを用いて管理し
つつ、各プロセッサからの要求に応じて任意のアドレス
変換レジスタの割り当てを行う。
【０００９】例えば、或るプロセッサＡがアドレス変換
レジスタの新規割り当てを要求すると、アドレス変換レ
ジスタロード手段が、複数のアドレス変換レジスタの中
からそれに対応するディレクトリの全ビットがリセット
されている未使用の１つのアドレス変換レジスタを見つ
け、それにアドレス変換情報をロードし、対応するディ
レクトリのプロセッサＡに対応するビットをセットし、
また対応する部分空間番号レジスタにプロセッサＡが使
用する部分空間の番号をセットし、アクセス制御手段を
通じてのプロセッサＡからの上記アドレス変換レジスタ
へのアクセスを可能にする。
レジスタの新規割り当てを要求すると、アドレス変換レ
ジスタロード手段が、複数のアドレス変換レジスタの中
からそれに対応するディレクトリの全ビットがリセット
されている未使用の１つのアドレス変換レジスタを見つ
け、それにアドレス変換情報をロードし、対応するディ
レクトリのプロセッサＡに対応するビットをセットし、
また対応する部分空間番号レジスタにプロセッサＡが使
用する部分空間の番号をセットし、アクセス制御手段を
通じてのプロセッサＡからの上記アドレス変換レジスタ
へのアクセスを可能にする。
【００１０】別のプロセッサＢがプロセッサＡが使用し
ているアドレス変換レジスタの共用を要求すると、共有
ビットセット手段が、そのアドレス変換レジスタに対応
するディレクトリ中のプロセッサＢに対応するビットを
セットし、アクセス制御手段を通じてのプロセッサＢか
らの上記アクセス変換レジスタへのアクセスを可能にす
る。
ているアドレス変換レジスタの共用を要求すると、共有
ビットセット手段が、そのアドレス変換レジスタに対応
するディレクトリ中のプロセッサＢに対応するビットを
セットし、アクセス制御手段を通じてのプロセッサＢか
らの上記アクセス変換レジスタへのアクセスを可能にす
る。
【００１１】上記プロセッサＢが上記アドレス変換レジ
スタの使用を終えると、共有ビットリセット手段が、そ
のアドレス変換レジスタに対応するディレクトリ中のプ
ロセッサＢに対応するビットをリセットする。
スタの使用を終えると、共有ビットリセット手段が、そ
のアドレス変換レジスタに対応するディレクトリ中のプ
ロセッサＢに対応するビットをリセットする。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１３】図１は本発明の一実施例のアドレス変換レ
ジスタ制御方式を適用したマルチプロセッサ計算機シス
テムの要部構成図である。
ジスタ制御方式を適用したマルチプロセッサ計算機シス
テムの要部構成図である。
【００１４】このマルチプロセッサ計算機システムは、
４つのプロセッサ１−１〜１−４と、６つのアドレス変
換レジスタ（以下、ＡＴＲと称す）２−１〜２−６と、
アドレス変換レジスタ管理部３とを含んでいる。
４つのプロセッサ１−１〜１−４と、６つのアドレス変
換レジスタ（以下、ＡＴＲと称す）２−１〜２−６と、
アドレス変換レジスタ管理部３とを含んでいる。
【００１５】ＡＴＲ２−１〜２−６は、仮想空間を幾つ
かの同一長の空間である部分空間に分割した際の各部分
空間のアドレス変換，すなわち仮想アドレスの物理アド
レスへの変換に使用する情報（アドレス変換情報）を保
持するレジスタであり、プロセッサ１−１〜１−４で共
用可能になっている。
かの同一長の空間である部分空間に分割した際の各部分
空間のアドレス変換，すなわち仮想アドレスの物理アド
レスへの変換に使用する情報（アドレス変換情報）を保
持するレジスタであり、プロセッサ１−１〜１−４で共
用可能になっている。
【００１６】アドレス変換レジスタ管理部３は、ＡＴＲ
２−１〜２−６の管理を行う部分であり、制御手段３
１，管理情報部３２，マスタ番号割り当て手段３３，マ
スタ番号検索手段３４，アドレス変換レジスタロード手
段３５，共有ビットセット手段３６，共有ビットリセッ
ト手段３７およびアクセス制御手段３８を含んでいる。
２−１〜２−６の管理を行う部分であり、制御手段３
１，管理情報部３２，マスタ番号割り当て手段３３，マ
スタ番号検索手段３４，アドレス変換レジスタロード手
段３５，共有ビットセット手段３６，共有ビットリセッ
ト手段３７およびアクセス制御手段３８を含んでいる。
【００１７】管理情報部３２は、アドレス変換レジスタ
管理部３がＡＴＲ２−１〜２−６を管理する際に使用す
る各種の情報を保持する部分であり、それぞれＡＴＲ２
−１〜２−６に１対１に対応する、マスタ番号レジスタ
（以下、ＭＮＲと称す）４−１〜４−６と、部分空間番
号レジスタ（以下、ＰＳＲと称す）５−１〜５−６と、
共有ビットディレクトリ（以下、ＣＢＤと称す）６−１
〜６−６とを備えている。
管理部３がＡＴＲ２−１〜２−６を管理する際に使用す
る各種の情報を保持する部分であり、それぞれＡＴＲ２
−１〜２−６に１対１に対応する、マスタ番号レジスタ
（以下、ＭＮＲと称す）４−１〜４−６と、部分空間番
号レジスタ（以下、ＰＳＲと称す）５−１〜５−６と、
共有ビットディレクトリ（以下、ＣＢＤと称す）６−１
〜６−６とを備えている。
【００１８】ＣＢＤ６−ｉ（ｉ＝１〜６。以下同じ）
は、ＡＴＲ２−ｉの割り当て状態の管理用であり、プロ
セッサ１−１，１−２，１−３，１−４と１対１に対応
する４つのビットｂ１，ｂ２，ｂ３，ｂ４を有してい
る。本実施例では、各ビットの値によって、当該ＣＢＤ
６−ｉに対応するＡＴＲ２−ｉがどのプロセッサで使用
されているかを管理する。例えば、ＡＴＲ２−１をプロ
セッサ１−２のみが使用している場合、ＣＢＤ６−１の
ビットｂ２のみが論理値“１”にされ、残りのビットｂ
１，ｂ３，ｂ４は論理値“０”にされる。またＡＴＲ２
−１をプロセッサ１−２，１−３が共用している場合、
ＣＢＤ６−１のビットｂ２，ｂ３が論理値“１”にさ
れ、残りのビットｂ１，ｂ４は論理値“０”にされる。
は、ＡＴＲ２−ｉの割り当て状態の管理用であり、プロ
セッサ１−１，１−２，１−３，１−４と１対１に対応
する４つのビットｂ１，ｂ２，ｂ３，ｂ４を有してい
る。本実施例では、各ビットの値によって、当該ＣＢＤ
６−ｉに対応するＡＴＲ２−ｉがどのプロセッサで使用
されているかを管理する。例えば、ＡＴＲ２−１をプロ
セッサ１−２のみが使用している場合、ＣＢＤ６−１の
ビットｂ２のみが論理値“１”にされ、残りのビットｂ
１，ｂ３，ｂ４は論理値“０”にされる。またＡＴＲ２
−１をプロセッサ１−２，１−３が共用している場合、
ＣＢＤ６−１のビットｂ２，ｂ３が論理値“１”にさ
れ、残りのビットｂ１，ｂ４は論理値“０”にされる。
【００１９】ＰＳＲ５−ｉは、ＡＴＲ２−ｉの使用中部
分空間の管理用であり、ＡＴＲ２−ｉが変換の対象とし
ている部分空間の番号を保持する。
分空間の管理用であり、ＡＴＲ２−ｉが変換の対象とし
ている部分空間の番号を保持する。
【００２０】ＭＮＲ４−ｉは、マスタ番号の管理用であ
り、後述するマスタ番号割り当て手段３３で割り当てら
れたマスタ番号を保持する。このマスタ番号は、ＡＴＲ
２−ｉの共有や解放時等に使用される。
り、後述するマスタ番号割り当て手段３３で割り当てら
れたマスタ番号を保持する。このマスタ番号は、ＡＴＲ
２−ｉの共有や解放時等に使用される。
【００２１】アクセス制御手段３８は、管理情報部３２
中のＣＢＤ６−ｉのビットのうち論理値“１”となって
いるビットに対応するプロセッサ１−１〜１−４から、
そのＣＢＤ６−ｉに対応するＡＴＲ２−ｉへのアクセス
を可能にする手段である。各プロセッサ１−１〜１−４
はこのアクセス制御手段３８を介してＡＴＲ２−ｉのア
クセスを行い、仮想アドレスを物理アドレスに変換す
る。即ち、プロセッサ１−１〜１−４からの図示しない
メモリに対するアクセスでは、仮想アドレスは部分空間
番号と部分空間内のオフセットとから構成されており、
仮想アドレスから物理アドレスへの変換にはＰＳＲ５−
１〜５−６中の部分空間番号が一致し且つＣＢＤ６−１
〜６−６中のそのプロセッサに対応するビットが論理値
“１”になっているＡＴＲ２−１〜２−６が使用され
る。
中のＣＢＤ６−ｉのビットのうち論理値“１”となって
いるビットに対応するプロセッサ１−１〜１−４から、
そのＣＢＤ６−ｉに対応するＡＴＲ２−ｉへのアクセス
を可能にする手段である。各プロセッサ１−１〜１−４
はこのアクセス制御手段３８を介してＡＴＲ２−ｉのア
クセスを行い、仮想アドレスを物理アドレスに変換す
る。即ち、プロセッサ１−１〜１−４からの図示しない
メモリに対するアクセスでは、仮想アドレスは部分空間
番号と部分空間内のオフセットとから構成されており、
仮想アドレスから物理アドレスへの変換にはＰＳＲ５−
１〜５−６中の部分空間番号が一致し且つＣＢＤ６−１
〜６−６中のそのプロセッサに対応するビットが論理値
“１”になっているＡＴＲ２−１〜２−６が使用され
る。
【００２２】マスタ番号割り当て手段３３は、未使用の
ＡＴＲ２−ｉをプロセッサ１−１〜１−４に使用させる
際に、ＭＮＲ４−１〜４−６で現在使われていない新た
なマスタ番号を割り当てる手段である。
ＡＴＲ２−ｉをプロセッサ１−１〜１−４に使用させる
際に、ＭＮＲ４−１〜４−６で現在使われていない新た
なマスタ番号を割り当てる手段である。
【００２３】マスタ番号検索手段３４は、他のプロセッ
サと同じＡＴＲ２−ｉを或るプロセッサに共有させる際
に、上記他のプロセッサに対応するビットが論理値
“１”になっているＣＢＤ６−ｉがあり且つ指定された
部分空間番号がセットされているＰＳＲ５−ｉがあるＡ
ＴＲ２−ｉを捜し、それに対応するＭＮＲ４−ｉ中のマ
スタ番号を返却する手段である。
サと同じＡＴＲ２−ｉを或るプロセッサに共有させる際
に、上記他のプロセッサに対応するビットが論理値
“１”になっているＣＢＤ６−ｉがあり且つ指定された
部分空間番号がセットされているＰＳＲ５−ｉがあるＡ
ＴＲ２−ｉを捜し、それに対応するＭＮＲ４−ｉ中のマ
スタ番号を返却する手段である。
【００２４】アドレス変換レジスタロード手段３５は、
未使用のＡＴＲをプロセッサ１−１〜１−４に使用させ
る際に、ＡＴＲ２−１〜２−６の中からＣＢＤ６−１〜
６−６の全ビットが論理値“０”になっている未使用の
ＡＴＲ２−ｉを捜し、このＡＴＲ２−ｉに図示しないメ
モリのページテーブル等からアドレス変換情報をロード
し、そのＡＴＲ２−ｉに対応するＣＢＤ６−ｉのそのプ
ロセッサに対応するビットを論理値“１”にし、更に対
応するＰＳＲ５−ｉおよびＭＮＲ４−ｉに必要な部分空
間番号およびマスタ番号をセットする手段である。
未使用のＡＴＲをプロセッサ１−１〜１−４に使用させ
る際に、ＡＴＲ２−１〜２−６の中からＣＢＤ６−１〜
６−６の全ビットが論理値“０”になっている未使用の
ＡＴＲ２−ｉを捜し、このＡＴＲ２−ｉに図示しないメ
モリのページテーブル等からアドレス変換情報をロード
し、そのＡＴＲ２−ｉに対応するＣＢＤ６−ｉのそのプ
ロセッサに対応するビットを論理値“１”にし、更に対
応するＰＳＲ５−ｉおよびＭＮＲ４−ｉに必要な部分空
間番号およびマスタ番号をセットする手段である。
【００２５】共有ビットセット手段３６は、他のプロセ
ッサと同じＡＴＲ２−ｉを或るプロセッサに共有させる
際に、そのＡＴＲ２−ｉに対応するＣＢＤ６−ｉ中のそ
の或るプロセッサに対応するビットを論理値“１”にす
る手段である。
ッサと同じＡＴＲ２−ｉを或るプロセッサに共有させる
際に、そのＡＴＲ２−ｉに対応するＣＢＤ６−ｉ中のそ
の或るプロセッサに対応するビットを論理値“１”にす
る手段である。
【００２６】共有ビットリセット手段３７は、或るプロ
セッサがＡＴＲ２−ｉを使用する必要がなくなった際
に、指定されたマスタ番号がＭＮＲ４−ｉにセットされ
ており且つ指定された部分空間番号がＰＳＲ５−ｉにセ
ットされているＣＢＤ６−ｉ中のその或るプロセッサに
対応するビットを論理値“０”にする手段である。
セッサがＡＴＲ２−ｉを使用する必要がなくなった際
に、指定されたマスタ番号がＭＮＲ４−ｉにセットされ
ており且つ指定された部分空間番号がＰＳＲ５−ｉにセ
ットされているＣＢＤ６−ｉ中のその或るプロセッサに
対応するビットを論理値“０”にする手段である。
【００２７】制御手段３１は、各プロセッサ１−１〜１
−４からのＡＴＲ２−１〜２−６に関する要求を受け付
け、上述の各手段３３〜３７を制御して、プロセッサ１
−１〜１−４間のＡＴＲ２−１〜２−６の共有制御を行
う手段である。
−４からのＡＴＲ２−１〜２−６に関する要求を受け付
け、上述の各手段３３〜３７を制御して、プロセッサ１
−１〜１−４間のＡＴＲ２−１〜２−６の共有制御を行
う手段である。
【００２８】次に、上述のように構成された本実施例の
動作を説明する。
動作を説明する。
【００２９】今、ＡＴＲ２−１〜２−６の使用状態が以
下のようになっている状況を想定する。
下のようになっている状況を想定する。
【００３０】ＡＴＲ２−１ プロセッサ１−１〜１−４でその部分空間番号「０」の
部分空間のアドレス変換用に共用されている。この場合
図２に示すように、ＡＴＲ２−１に対応するＣＢＤ６−
１の全ビットは論理値“１”にセットされ、ＰＳＲ５−
１には部分空間番号「０」がセットされている。なお、
ＭＮＲ４−１にはマスタ番号「１」がセットされている
とする。
部分空間のアドレス変換用に共用されている。この場合
図２に示すように、ＡＴＲ２−１に対応するＣＢＤ６−
１の全ビットは論理値“１”にセットされ、ＰＳＲ５−
１には部分空間番号「０」がセットされている。なお、
ＭＮＲ４−１にはマスタ番号「１」がセットされている
とする。
【００３１】ＡＴＲ２−２ プロセッサ１−１，１−２でその部分空間番号「１」の
部分空間のアドレス変換用に共用されている。この場合
図２に示すように、ＡＴＲ２−２に対応するＣＢＤ６−
２のビットｂ１，ｂ２のみが論理値“１”にセットさ
れ、ＰＳＲ５−２には部分空間番号「１」がセットされ
ている。なお、ＭＮＲ４−２にはマスタ番号「２」がセ
ットされているとする。
部分空間のアドレス変換用に共用されている。この場合
図２に示すように、ＡＴＲ２−２に対応するＣＢＤ６−
２のビットｂ１，ｂ２のみが論理値“１”にセットさ
れ、ＰＳＲ５−２には部分空間番号「１」がセットされ
ている。なお、ＭＮＲ４−２にはマスタ番号「２」がセ
ットされているとする。
【００３２】ＡＴＲ２−３ プロセッサ１−３でその部分空間番号「１」の部分空間
のアドレス変換用に使用されている。この場合図２に示
すように、ＡＴＲ２−３に対応するＣＢＤ６−３のビッ
トｂ３のみが論理値“１”にセットされ、ＰＳＲ５−３
には部分空間番号「１」がセットされている。なお、Ｍ
ＮＲ４−３にはマスタ番号「３」がセットされていると
する。
のアドレス変換用に使用されている。この場合図２に示
すように、ＡＴＲ２−３に対応するＣＢＤ６−３のビッ
トｂ３のみが論理値“１”にセットされ、ＰＳＲ５−３
には部分空間番号「１」がセットされている。なお、Ｍ
ＮＲ４−３にはマスタ番号「３」がセットされていると
する。
【００３３】ＡＴＲ２−４ プロセッサ１−３でその部分空間番号「２」の部分空間
のアドレス変換用に使用されている。この場合図２に示
すように、ＡＴＲ２−４に対応するＣＢＤ６−４のビッ
トｂ３のみが論理値“１”にセットされ、ＰＳＲ５−４
には部分空間番号「２」がセットされている。なお、Ｍ
ＮＲ４−４にはマスタ番号「３」がセットされていると
する。
のアドレス変換用に使用されている。この場合図２に示
すように、ＡＴＲ２−４に対応するＣＢＤ６−４のビッ
トｂ３のみが論理値“１”にセットされ、ＰＳＲ５−４
には部分空間番号「２」がセットされている。なお、Ｍ
ＮＲ４−４にはマスタ番号「３」がセットされていると
する。
【００３４】ＡＴＲ２−５，２−６ 何れのプロセッサ１−１〜１−４にも使用されていな
い。この場合図２に示すように、ＡＴＲ２−５，２−６
に対応するＣＢＤ６−５，６−６の全ビットは論理値
“０”になっている。なお、未使用のＡＴＲ２−５，２
−６に対応するＰＳＲ５−５，５−６およびＭＮＲ４−
５，４−６には、そのＡＴＲ２−５，２−６が最後に使
用されていたときの値が残るが、これらの値は参照され
ることはない。
い。この場合図２に示すように、ＡＴＲ２−５，２−６
に対応するＣＢＤ６−５，６−６の全ビットは論理値
“０”になっている。なお、未使用のＡＴＲ２−５，２
−６に対応するＰＳＲ５−５，５−６およびＭＮＲ４−
５，４−６には、そのＡＴＲ２−５，２−６が最後に使
用されていたときの値が残るが、これらの値は参照され
ることはない。
【００３５】上記のような状況の下では、アクセス制御
手段３８は、ＣＢＤ６−１〜６−６の内容に基づき、Ａ
ＴＲ２−１に対するプロセッサ１−１〜１−４からのア
クセス，ＡＴＲ２−２に対するプロセッサ１−１，１−
２からのアクセス，ＡＴＲ２−３，２−４に対するプロ
セッサ１−３からのアクセスを可能にしている。
手段３８は、ＣＢＤ６−１〜６−６の内容に基づき、Ａ
ＴＲ２−１に対するプロセッサ１−１〜１−４からのア
クセス，ＡＴＲ２−２に対するプロセッサ１−１，１−
２からのアクセス，ＡＴＲ２−３，２−４に対するプロ
セッサ１−３からのアクセスを可能にしている。
【００３６】さて、上記のような状況の下で、プロセッ
サ１−４がタスク切り換えにより他のプロセッサ１−１
〜１−３で使用していないＡＴＲをその部分空間番号
「１」のアドレス変換用に必要となった場合を想定す
る。
サ１−４がタスク切り換えにより他のプロセッサ１−１
〜１−３で使用していないＡＴＲをその部分空間番号
「１」のアドレス変換用に必要となった場合を想定す
る。
【００３７】この場合、プロセッサ１−４は、部分空間
番号「１」およびアドレス変換情報の位置情報等を含む
新規割り当て要求をアドレス変換レジスタ管理部３に送
出する。
番号「１」およびアドレス変換情報の位置情報等を含む
新規割り当て要求をアドレス変換レジスタ管理部３に送
出する。
【００３８】この要求を受けたアドレス変換レジスタ管
理部３の制御手段３１は、先ず、マスタ番号割り当て手
段３３を起動し、マスタ番号割り当て手段３３は新たな
マスタ番号として「４」を割り当て、それを制御手段３
１に返却する。
理部３の制御手段３１は、先ず、マスタ番号割り当て手
段３３を起動し、マスタ番号割り当て手段３３は新たな
マスタ番号として「４」を割り当て、それを制御手段３
１に返却する。
【００３９】次に制御手段３１は、要求元のプロセッサ
１−４の番号，マスタ番号「４」，変換対象の部分空間
番号「１」およびアドレス変換情報の位置情報等を渡し
てアドレス変換レジスタロード手段３５を起動する。
１−４の番号，マスタ番号「４」，変換対象の部分空間
番号「１」およびアドレス変換情報の位置情報等を渡し
てアドレス変換レジスタロード手段３５を起動する。
【００４０】アドレス変換レジスタロード手段３５は、
先ず、全ビットが論理値“０”になっているＣＢＤに対
応するＡＴＲとして例えばＡＴＲ２−５を見つけ、この
ＡＴＲ２−５に上記の位置情報に従ってメモリからアド
レス変換情報をロードする。次に、ＡＴＲ２−５に対応
するＣＢＤ６−５のビットｂ４を論理値“１”にセット
し、ＰＳＲ５−５に部分空間番号「１」をセットし、Ｍ
ＮＲ４−５にマスタ番号「４」をセットする。このとき
の様子を示したのが図３である。
先ず、全ビットが論理値“０”になっているＣＢＤに対
応するＡＴＲとして例えばＡＴＲ２−５を見つけ、この
ＡＴＲ２−５に上記の位置情報に従ってメモリからアド
レス変換情報をロードする。次に、ＡＴＲ２−５に対応
するＣＢＤ６−５のビットｂ４を論理値“１”にセット
し、ＰＳＲ５−５に部分空間番号「１」をセットし、Ｍ
ＮＲ４−５にマスタ番号「４」をセットする。このとき
の様子を示したのが図３である。
【００４１】制御手段３１はアドレス変換レジスタロー
ド手段３５による上述した処理が終了すると、要求元の
プロセッサ１−４に対しマスタ番号「４」を伴う処理完
了通知を出す。これにより、プロセッサ１−４はアクセ
ス制御手段３８を通じてＡＴＲ２−５のアクセスが可能
になり、それを使用して部分空間番号「１」の部分空間
のアドレス変換が行える。
ド手段３５による上述した処理が終了すると、要求元の
プロセッサ１−４に対しマスタ番号「４」を伴う処理完
了通知を出す。これにより、プロセッサ１−４はアクセ
ス制御手段３８を通じてＡＴＲ２−５のアクセスが可能
になり、それを使用して部分空間番号「１」の部分空間
のアドレス変換が行える。
【００４２】次に、図３の状況の下でプロセッサ１−２
がタスク切り換えによりＡＴＲ２−２を使用する必要が
なくなり、その代わりにプロセッサ１−４と同じ部分空
間番号「１」のＡＴＲ２−５が必要になった場合を想定
する。
がタスク切り換えによりＡＴＲ２−２を使用する必要が
なくなり、その代わりにプロセッサ１−４と同じ部分空
間番号「１」のＡＴＲ２−５が必要になった場合を想定
する。
【００４３】この場合、プロセッサ１−２は、マスタ番
号「２」および部分空間番号「１」等を含む解放要求
と、プロセッサ１−４の番号と部分空間番号「１」等を
含む共有要求とをアドレス変換レジスタ管理部３に出
す。
号「２」および部分空間番号「１」等を含む解放要求
と、プロセッサ１−４の番号と部分空間番号「１」等を
含む共有要求とをアドレス変換レジスタ管理部３に出
す。
【００４４】アドレス変換レジスタ管理部３の制御手段
３１は、先ず、解放要求を処理する。即ち、要求元のプ
ロセッサ１−２の番号とマスタ番号「２」と部分空間番
号「１」を渡して共有ビットリセット手段３７を起動す
る。
３１は、先ず、解放要求を処理する。即ち、要求元のプ
ロセッサ１−２の番号とマスタ番号「２」と部分空間番
号「１」を渡して共有ビットリセット手段３７を起動す
る。
【００４５】共有ビットリセット手段３７は、ＭＮＲ４
−２にマスタ番号「２」を保持し、ＰＳＲ５−２に部分
空間番号「１」を保持するＡＴＲ２−２を見つけ、それ
に対応するＣＢＤ６−２中のプロセッサ１−２に対応す
るビットｂ２を論理値“０”にリセットする。
−２にマスタ番号「２」を保持し、ＰＳＲ５−２に部分
空間番号「１」を保持するＡＴＲ２−２を見つけ、それ
に対応するＣＢＤ６−２中のプロセッサ１−２に対応す
るビットｂ２を論理値“０”にリセットする。
【００４６】次に制御手段３１は、共有要求を処理する
ために、先ず、部分空間番号「１」とプロセッサ１−４
の番号とを渡してマスタ番号検索手段３４を起動する。
ために、先ず、部分空間番号「１」とプロセッサ１−４
の番号とを渡してマスタ番号検索手段３４を起動する。
【００４７】マスタ番号検索手段３４は、ＰＳＲ５−５
に部分空間番号「１」を保持し、ＣＢＤ６−５のプロセ
ッサ１−４に対応するビットｂ４が論理値“１”になっ
ているＡＴＲ２−５を見つけ、それに対応するＭＮＲ４
−５にセットされたマスタ番号「４」を制御手段３１に
返却する。
に部分空間番号「１」を保持し、ＣＢＤ６−５のプロセ
ッサ１−４に対応するビットｂ４が論理値“１”になっ
ているＡＴＲ２−５を見つけ、それに対応するＭＮＲ４
−５にセットされたマスタ番号「４」を制御手段３１に
返却する。
【００４８】次に制御手段３１は、要求元のプロセッサ
１−２の番号とマスタ番号「４」と部分空間番号「１」
を共有ビットセット手段３６に渡して起動する。
１−２の番号とマスタ番号「４」と部分空間番号「１」
を共有ビットセット手段３６に渡して起動する。
【００４９】共有ビットセット手段３６は、ＭＮＲ４−
５にマスタ番号「４」を保持し、ＰＳＲ５−５に部分空
間番号「１」を保持しているＡＴＲ２−５を見つけ、そ
れに対応するＣＢＤ６−５中のプロセッサ１−２に対応
するビットｂ２を論理値“１”にセットする。
５にマスタ番号「４」を保持し、ＰＳＲ５−５に部分空
間番号「１」を保持しているＡＴＲ２−５を見つけ、そ
れに対応するＣＢＤ６−５中のプロセッサ１−２に対応
するビットｂ２を論理値“１”にセットする。
【００５０】以上のようにしてプロセッサ１−２から出
された解放要求と共有要求とが処理されると、図３の状
態は図４のようになる。
された解放要求と共有要求とが処理されると、図３の状
態は図４のようになる。
【００５１】制御手段３１は以上の処理が終了すると、
要求元のプロセッサ１−２に対しマスタ番号「４」を伴
う処理完了通知を出す。これにより、プロセッサ１−２
はアクセス制御手段３８を通じてＡＴＲ２−２に代えて
プロセッサ１−４が使用している部分空間番号「１」の
ＡＴＲ２−５の共用が可能になり、それを使用して部分
空間番号「１」の部分空間のアドレス変換が行える。
要求元のプロセッサ１−２に対しマスタ番号「４」を伴
う処理完了通知を出す。これにより、プロセッサ１−２
はアクセス制御手段３８を通じてＡＴＲ２−２に代えて
プロセッサ１−４が使用している部分空間番号「１」の
ＡＴＲ２−５の共用が可能になり、それを使用して部分
空間番号「１」の部分空間のアドレス変換が行える。
【００５２】以上のようにして、本実施例ではマルチプ
ロセッサ計算機システムにおける複数のＡＴＲのより効
率的な切り替え（割り当て）を実現している。
ロセッサ計算機システムにおける複数のＡＴＲのより効
率的な切り替え（割り当て）を実現している。
【００５３】
【発明の効果】以上説明したように本発明のアドレス変
換レジスタ制御方式は、複数のアドレス変換レジスタの
制御をプロセッサと独立に行い、各プロセッサからの要
求に応じた任意のアドレス変換レジスタの割り当てを可
能にしたので、従来のマスタ／スレーブ方式で見られる
ようなアドレス変換レジスタの割り当て形態は勿論のこ
と、それ以外の形態の割り当てが可能となる。
換レジスタ制御方式は、複数のアドレス変換レジスタの
制御をプロセッサと独立に行い、各プロセッサからの要
求に応じた任意のアドレス変換レジスタの割り当てを可
能にしたので、従来のマスタ／スレーブ方式で見られる
ようなアドレス変換レジスタの割り当て形態は勿論のこ
と、それ以外の形態の割り当てが可能となる。
【００５４】従って、最初にアドレス変換レジスタを使
用していたプロセッサ上のタスクを、他の同じアドレス
変換レジスタを使用するタスクが他のプロセッサ上で実
行されていても切り替えることができる等の効果があ
り、複数のアドレス変換レジスタを使用するマルチプロ
セッサ計算機システムの処理効率を向上させることがで
きる。
用していたプロセッサ上のタスクを、他の同じアドレス
変換レジスタを使用するタスクが他のプロセッサ上で実
行されていても切り替えることができる等の効果があ
り、複数のアドレス変換レジスタを使用するマルチプロ
セッサ計算機システムの処理効率を向上させることがで
きる。
【図１】本発明の一実施例のアドレス変換レジスタ制御
方式を適用したマルチプロセッサ計算機システムの要部
構成図である。
方式を適用したマルチプロセッサ計算機システムの要部
構成図である。
【図２】或る時点のＡＴＲ，ＣＢＤ，ＰＳＲ，ＭＮＲの
状態を示す図である。
状態を示す図である。
【図３】図２の状態においてプロセッサ１−４がＡＴＲ
２−５を使用したときの状態を示す図である。
２−５を使用したときの状態を示す図である。
【図４】図３の状態においてプロセッサ１−２がＡＴＲ
２−２の使用を止めＡＴＲ２−５を使用したときの状態
を示す図である。
２−２の使用を止めＡＴＲ２−５を使用したときの状態
を示す図である。
１−１〜１−４…プロセッサ ２−１〜２−６…アドレス変換レジスタ（ＡＴＲ） ３…アドレス変換レジスタ管理部 ４−１〜４−６…マスタ番号レジスタ（ＭＮＲ） ５−１〜５−６…部分空間番号レジスタ（ＰＳＲ） ６−１〜６−６…共有ビットディレクトリ（ＣＢＤ） ３１…制御手段 ３２…管理情報部 ３３…マスタ番号割り当て手段 ３４…マスタ番号検索手段 ３５…アドレス変換レジスタロード手段 ３６…共有ビットセット手段 ３７…共有ビットリセット手段 ３８…アクセス制御手段
Claims (2)
- 【請求項１】 複数のプロセッサから構成されるマルチ
プロセッサ計算機システムにおけるアドレス変換レジス
タ制御方式において、仮想空間を部分空間に分割した際
の各部分空間のアドレス変換用に使用する、複数のプロ
セッサで共用可能な複数のアドレス変換レジスタと、プ
ロセッサと１対１に対応するビット列を含むディレクト
リおよび部分空間番号レジスタを各アドレス変換レジス
タ毎に備え、前記ディレクトリの各ビットのセット，リ
セットおよび前記部分空間番号レジスタへの変換対象部
分空間の番号のセットにより、前記アドレス変換レジス
タの前記プロセッサへの割り当て状態および使用中変換
対象部分空間を管理し、各プロセッサからの要求に応じ
て任意のアドレス変換レジスタの割り当てを行うアドレ
ス変換レジスタ管理部とを含むことを特徴とするアドレ
ス変換レジスタ制御方式。 - 【請求項２】 前記アドレス変換レジスタ管理部は、プ
ロセッサが使用を終えたアドレス変換レジスタに対応す
るディレクトリ中のそのプロセッサに対応するビットを
リセットする共有ビットリセット手段と、プロセッサが
共用を要求した他のプロセッサで使用中のアドレス変換
レジスタに対応するディレクトリ中のその要求元プロセ
ッサに対応するビットをセットする共有ビットセット手
段と、プロセッサが新規割り当てを要求した未使用のア
ドレス変換レジスタにアドレス変換情報をロードし、そ
のアドレス変換レジスタに対応するディレクトリおよび
部分空間番号レジスタのセットを行うアドレス変換レジ
スタロード手段と、ディレクトリのビットのうちセット
されているビットに対応するプロセッサから該セットさ
れているビットを含むディレクトリに対応するアドレス
変換レジスタへのアクセスを可能にするアクセス制御手
段とを含む請求項１記載のアドレス変換レジスタ制御方
式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3155360A JP2778291B2 (ja) | 1991-05-31 | 1991-05-31 | アドレス変換レジスタ制御方式 |
| US08/445,554 US5504872A (en) | 1991-05-31 | 1995-05-22 | Address translation register control device in a multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3155360A JP2778291B2 (ja) | 1991-05-31 | 1991-05-31 | アドレス変換レジスタ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04354038A JPH04354038A (ja) | 1992-12-08 |
| JP2778291B2 true JP2778291B2 (ja) | 1998-07-23 |
Family
ID=15604212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3155360A Expired - Fee Related JP2778291B2 (ja) | 1991-05-31 | 1991-05-31 | アドレス変換レジスタ制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5504872A (ja) |
| JP (1) | JP2778291B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08297646A (ja) * | 1995-04-26 | 1996-11-12 | Kofu Nippon Denki Kk | 並列計算機 |
| US5640591A (en) * | 1995-05-15 | 1997-06-17 | Nvidia Corporation | Method and apparatus for naming input/output devices in a computer system |
| JP2830833B2 (ja) * | 1996-04-30 | 1998-12-02 | 日本電気株式会社 | プロセッサ間通信方法及びそれに用いるプロセッサ |
| US6026472A (en) * | 1997-06-24 | 2000-02-15 | Intel Corporation | Method and apparatus for determining memory page access information in a non-uniform memory access computer system |
| US6073225A (en) * | 1997-06-24 | 2000-06-06 | Intel Corporation | Method and apparatus for monitoring bus transactions based on cycle type and memory address range |
| US6070231A (en) * | 1997-12-02 | 2000-05-30 | Intel Corporation | Method and apparatus for processing memory requests that require coherency transactions |
| US6766435B1 (en) * | 2000-05-31 | 2004-07-20 | Hewlett-Packard Development Company, L.P. | Processor with a general register set that includes address translation registers |
| US8176428B2 (en) * | 2002-12-03 | 2012-05-08 | Datawind Net Access Corporation | Portable internet access device back page cache |
| US7162573B2 (en) * | 2003-06-25 | 2007-01-09 | Intel Corporation | Communication registers for processing elements |
| KR20120054442A (ko) * | 2010-11-19 | 2012-05-30 | 삼성전자주식회사 | 소스 구동 회로, 소스 구동 회로를 포함하는 디스플레이 장치 및 디스플레이 장치의 동작 방법 |
| TWI505078B (zh) | 2014-07-28 | 2015-10-21 | Ibm | 系統管理控制器、電腦系統、以及系統管理方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3723976A (en) * | 1972-01-20 | 1973-03-27 | Ibm | Memory system with logical and real addressing |
| JPS51115737A (en) * | 1975-03-24 | 1976-10-12 | Hitachi Ltd | Adress conversion versus control system |
| US4093986A (en) * | 1976-12-27 | 1978-06-06 | International Business Machines Corporation | Address translation with storage protection |
| US4325116A (en) * | 1979-08-21 | 1982-04-13 | International Business Machines Corporation | Parallel storage access by multiprocessors |
| US4577274A (en) * | 1983-07-11 | 1986-03-18 | At&T Bell Laboratories | Demand paging scheme for a multi-ATB shared memory processing system |
| US4669043A (en) * | 1984-02-17 | 1987-05-26 | Signetics Corporation | Memory access controller |
| JPH0658650B2 (ja) * | 1986-03-14 | 1994-08-03 | 株式会社日立製作所 | 仮想計算機システム |
| JPS63231550A (ja) * | 1987-03-19 | 1988-09-27 | Hitachi Ltd | 多重仮想空間制御方式 |
| JP2594979B2 (ja) * | 1987-10-23 | 1997-03-26 | 株式会社日立製作所 | マルチプロセツサシステム |
| US5226132A (en) * | 1988-09-30 | 1993-07-06 | Hitachi, Ltd. | Multiple virtual addressing using/comparing translation pairs of addresses comprising a space address and an origin address (sto) while using space registers as storage devices for a data processing system |
| US5237668A (en) * | 1989-10-20 | 1993-08-17 | International Business Machines Corporation | Process using virtual addressing in a non-privileged instruction to control the copying of a page of data in or between multiple media |
-
1991
- 1991-05-31 JP JP3155360A patent/JP2778291B2/ja not_active Expired - Fee Related
-
1995
- 1995-05-22 US US08/445,554 patent/US5504872A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04354038A (ja) | 1992-12-08 |
| US5504872A (en) | 1996-04-02 |
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