JP2743608B2 - 共有レジスタ制御方式 - Google Patents
共有レジスタ制御方式Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
Description
【０００１】
【産業上の利用分野】本発明はマルチプロセッサ計算機
システムにおける共有レジスタ制御方式に関する。
システムにおける共有レジスタ制御方式に関する。
【０００２】
【従来の技術】従来、この種の共有レジスタ制御方式と
して、以下のような方式が報告されている。
して、以下のような方式が報告されている。
【０００３】まず、プロセッサと同数の共有レジスタを
プロセッサと１対１に予め対応付けておき、通常時は各
プロセッサに自プロセッサ対応の共有レジスタを使用さ
せる。
プロセッサと１対１に予め対応付けておき、通常時は各
プロセッサに自プロセッサ対応の共有レジスタを使用さ
せる。
【０００４】そしてプロセッサ間のレジスタの共有は、
複数のプロセッサをマスタのプロセッサとスレーブのプ
ロセッサとに論理的に分け、マスタとなったプロセッサ
が使用する自プロセッサ対応の共有レジスタをスレーブ
プロセッサに共有させる，或いはその共有を取り止める
というマスタ／スレーブ方式で行う。
複数のプロセッサをマスタのプロセッサとスレーブのプ
ロセッサとに論理的に分け、マスタとなったプロセッサ
が使用する自プロセッサ対応の共有レジスタをスレーブ
プロセッサに共有させる，或いはその共有を取り止める
というマスタ／スレーブ方式で行う。
【０００５】
【発明が解決しようとする課題】上述した従来の共有レ
ジスタ制御方式によれば、マスタとなったプロセッサ上
で動作するタスクが使用していたそのプロセッサ対応の
共有レジスタを、スレーブプロセッサ上で動作する他の
タスクに共有させることにより、その共有レジスタを介
してタスク間で通信等ができる。
ジスタ制御方式によれば、マスタとなったプロセッサ上
で動作するタスクが使用していたそのプロセッサ対応の
共有レジスタを、スレーブプロセッサ上で動作する他の
タスクに共有させることにより、その共有レジスタを介
してタスク間で通信等ができる。
【０００６】また、上記スレーブプロセッサ上でタスク
が切り替わり、最早マスタプロセッサ対応の共有レジス
タを使用しない別のタスクが走行する場合には、その別
のタスクにそのスレーブプロセッサ対応の共有レジスタ
を割り当てることにより、その別のタスクの実行が可能
となる。他方、マスタプロセッサもスレーブプロセッサ
からの共有が無くなることにより、マスタプロセッサ対
応の共有レジスタを使って別のタスクを実行することが
可能となる。
が切り替わり、最早マスタプロセッサ対応の共有レジス
タを使用しない別のタスクが走行する場合には、その別
のタスクにそのスレーブプロセッサ対応の共有レジスタ
を割り当てることにより、その別のタスクの実行が可能
となる。他方、マスタプロセッサもスレーブプロセッサ
からの共有が無くなることにより、マスタプロセッサ対
応の共有レジスタを使って別のタスクを実行することが
可能となる。
【０００７】しかしながら、マスタプロセッサが単独で
他のプロセッサ対応の共有レジスタを共有することはで
きないので、例えば、上記スレーブプロセッサがマスタ
プロセッサの共有レジスタの使用を続ける限り、マスタ
プロセッサ上で実行されているタスクを他のタスクに切
り替え、そのタスク上で共有レジスタを使用するといっ
たことはできなかった。
他のプロセッサ対応の共有レジスタを共有することはで
きないので、例えば、上記スレーブプロセッサがマスタ
プロセッサの共有レジスタの使用を続ける限り、マスタ
プロセッサ上で実行されているタスクを他のタスクに切
り替え、そのタスク上で共有レジスタを使用するといっ
たことはできなかった。
【０００８】そこで本発明の目的は、共有レジスタにつ
いてより柔軟な共有制御が行える共有レジスタ制御方式
を提供することにある。
いてより柔軟な共有制御が行える共有レジスタ制御方式
を提供することにある。
【０００９】
【課題を解決するための手段】本発明の共有レジスタ制
御方式は上記の目的を達成するために、複数のプロセッ
サから構成されるマルチプロセッサ計算機システムにお
けるプロセッサ間の共有レジスタの制御方式において、
複数のプロセッサからアクセス可能で且つプロセッサと
同数存在するプロセッサ間の共有レジスタと、プロセッ
サと１対１に対応するビット列を各共有レジスタ毎に備
えた共有レジスタディレクトリを有し、この共有レジス
タディレクトリの各ビット列の各ビットのセット，リセ
ットにより前記共有レジスタの前記プロセッサへの割り
当て状態および空き状況を管理し、各プロセッサからの
共有相手プロセッサを指定した共有要求に応答してその
共有相手プロセッサが使用している共有レジスタを前記
要求元のプロセッサにも割り当て、且つ、同じ共有レジ
スタを互いに共有している複数のプロセッサのうちの任
意のプロセッサからの空き共有レジスタの使用要求に応
答してその要求元プロセッサが現に使用している共有レ
ジスタをその要求元プロセッサに未割り当ての状態にす
ると共に何れのプロセッサにも使用されていない空きの
共有レジスタを前記要求元のプロセッサに割り当てる共
有レジスタ管理部とを有している。
御方式は上記の目的を達成するために、複数のプロセッ
サから構成されるマルチプロセッサ計算機システムにお
けるプロセッサ間の共有レジスタの制御方式において、
複数のプロセッサからアクセス可能で且つプロセッサと
同数存在するプロセッサ間の共有レジスタと、プロセッ
サと１対１に対応するビット列を各共有レジスタ毎に備
えた共有レジスタディレクトリを有し、この共有レジス
タディレクトリの各ビット列の各ビットのセット，リセ
ットにより前記共有レジスタの前記プロセッサへの割り
当て状態および空き状況を管理し、各プロセッサからの
共有相手プロセッサを指定した共有要求に応答してその
共有相手プロセッサが使用している共有レジスタを前記
要求元のプロセッサにも割り当て、且つ、同じ共有レジ
スタを互いに共有している複数のプロセッサのうちの任
意のプロセッサからの空き共有レジスタの使用要求に応
答してその要求元プロセッサが現に使用している共有レ
ジスタをその要求元プロセッサに未割り当ての状態にす
ると共に何れのプロセッサにも使用されていない空きの
共有レジスタを前記要求元のプロセッサに割り当てる共
有レジスタ管理部とを有している。
【００１０】また、前記共有レジスタ管理部は、プロセ
ッサが使用を終えた共有レジスタに対応する前記共有レ
ジスタディレクトリのビット列のビットのうちそのプロ
セッサに対応するビットをリセットする共有ビットリセ
ット手段と、プロセッサに使用を開始させる共有レジス
タに対応する前記共有レジスタディレクトリのビット列
のうちそのプロセッサに対応するビットをセットする共
有ビットセット手段と、全てのビットがリセットされて
いるビット列に対応する共有レジスタを選択する共有レ
ジスタ選択手段と、前記共有レジスタディレクトリの各
ビット列のビットのうちセットされているビットに対応
するプロセッサから該セットされているビットを含むビ
ット列に対応する共有レジスタへのアクセスを可能にす
るアクセス制御手段とを含んでいる。
ッサが使用を終えた共有レジスタに対応する前記共有レ
ジスタディレクトリのビット列のビットのうちそのプロ
セッサに対応するビットをリセットする共有ビットリセ
ット手段と、プロセッサに使用を開始させる共有レジス
タに対応する前記共有レジスタディレクトリのビット列
のうちそのプロセッサに対応するビットをセットする共
有ビットセット手段と、全てのビットがリセットされて
いるビット列に対応する共有レジスタを選択する共有レ
ジスタ選択手段と、前記共有レジスタディレクトリの各
ビット列のビットのうちセットされているビットに対応
するプロセッサから該セットされているビットを含むビ
ット列に対応する共有レジスタへのアクセスを可能にす
るアクセス制御手段とを含んでいる。
【００１１】
【作用】本発明の共有レジスタ制御方式においては、複
数のプロセッサからアクセス可能で且つプロセッサと同
数存在するプロセッサ間の各共有レジスタが現在どのプ
ロセッサに割り当てられているか、或いは何れのプロセ
ッサにも割り当てられていない空き状態であるかを、各
プロセッサと独立な共有レジスタ管理部が、プロセッサ
と１対１に対応するビット列を各共有レジスタ毎に備え
た共有レジスタディレクトリを用いて管理しつつ、各プ
ロセッサからの要求に応答して任意の共有レジスタの割
り当てを行う。
数のプロセッサからアクセス可能で且つプロセッサと同
数存在するプロセッサ間の各共有レジスタが現在どのプ
ロセッサに割り当てられているか、或いは何れのプロセ
ッサにも割り当てられていない空き状態であるかを、各
プロセッサと独立な共有レジスタ管理部が、プロセッサ
と１対１に対応するビット列を各共有レジスタ毎に備え
た共有レジスタディレクトリを用いて管理しつつ、各プ
ロセッサからの要求に応答して任意の共有レジスタの割
り当てを行う。
【００１２】通常の場合、各プロセッサにはそれぞれ別
々の共有レジスタが割り当てられる。この状態で、或る
プロセッサＡが別のプロセッサＢで使用している共有レ
ジスタｂを共有する場合、元使用していた共有レジスタ
ａに対応する共有レジスタディレクトリのビット列のう
ちプロセッサＡに対応するビットが共有ビットリセット
手段によりリセットされると共に新たに共有させる共有
レジスタｂに対応するビット列のプロセッサＡに対応す
るビットが共有ビットセット手段によりセットされる。
これにより、アクセス制御手段はプロセッサＡ，Ｂから
共有レジスタｂへのアクセスを可能にする。また、この
時点では共有レジスタａは未使用として管理される。
々の共有レジスタが割り当てられる。この状態で、或る
プロセッサＡが別のプロセッサＢで使用している共有レ
ジスタｂを共有する場合、元使用していた共有レジスタ
ａに対応する共有レジスタディレクトリのビット列のう
ちプロセッサＡに対応するビットが共有ビットリセット
手段によりリセットされると共に新たに共有させる共有
レジスタｂに対応するビット列のプロセッサＡに対応す
るビットが共有ビットセット手段によりセットされる。
これにより、アクセス制御手段はプロセッサＡ，Ｂから
共有レジスタｂへのアクセスを可能にする。また、この
時点では共有レジスタａは未使用として管理される。
【００１３】その後、例えばプロセッサＢが共有レジス
タｂの使用を止め、何れのプロセッサにも使用されてい
ない共有レジスタを要求すると、共有レジスタ管理部の
共有ビットリセット手段が共有レジスタディレクトリに
おける共有レジスタｂに対応するビット列のプロセッサ
Ｂに対応するビットをリセットし、共有レジスタ選択手
段が全てのビットがリセットされているビット列に対応
する共有レジスタａを選択し、共有ビットセット手段が
共有レジスタディレクトリの共有レジスタａに対応する
ビット列のプロセッサＢに対応するビットをセットす
る。これによりアクセス制御手段はプロセッサＢから共
有レジスタａへのアクセスを可能にする。
タｂの使用を止め、何れのプロセッサにも使用されてい
ない共有レジスタを要求すると、共有レジスタ管理部の
共有ビットリセット手段が共有レジスタディレクトリに
おける共有レジスタｂに対応するビット列のプロセッサ
Ｂに対応するビットをリセットし、共有レジスタ選択手
段が全てのビットがリセットされているビット列に対応
する共有レジスタａを選択し、共有ビットセット手段が
共有レジスタディレクトリの共有レジスタａに対応する
ビット列のプロセッサＢに対応するビットをセットす
る。これによりアクセス制御手段はプロセッサＢから共
有レジスタａへのアクセスを可能にする。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１５】図１は本発明の一実施例の共有レジスタ制
御方式を適用したマルチプロセッサ計算機システムの要
部構成図である。
御方式を適用したマルチプロセッサ計算機システムの要
部構成図である。
【００１６】このマルチプロセッサ計算機システムは、
４つのプロセッサＰ１〜Ｐ４と、各プロセッサＰ１〜Ｐ
４からアクセス可能な４つの共有レジスタＲ１〜Ｒ４
と、共有レジスタ管理部１とを含んでいる。
４つのプロセッサＰ１〜Ｐ４と、各プロセッサＰ１〜Ｐ
４からアクセス可能な４つの共有レジスタＲ１〜Ｒ４
と、共有レジスタ管理部１とを含んでいる。
【００１７】共有レジスタ管理部１は、共有レジスタＲ
１〜Ｒ４をプロセッサＰ１〜Ｐ４間で共有する際の制御
を行う部分であり、共有レジスタディレクトリ２，制御
手段１１，共有ビットリセット手段１２，共有レジスタ
選択手段１３，共有ビットセット手段１４，共有レジス
タ記憶領域参照更新手段１５，アクセス制御手段１６お
よび共有レジスタ記憶領域Ｍ１〜Ｍ４を含んでいる。
１〜Ｒ４をプロセッサＰ１〜Ｐ４間で共有する際の制御
を行う部分であり、共有レジスタディレクトリ２，制御
手段１１，共有ビットリセット手段１２，共有レジスタ
選択手段１３，共有ビットセット手段１４，共有レジス
タ記憶領域参照更新手段１５，アクセス制御手段１６お
よび共有レジスタ記憶領域Ｍ１〜Ｍ４を含んでいる。
【００１８】共有レジスタディレクトリ２は、共有レジ
スタＲ１〜Ｒ４に１対１に対応するビット列２１〜２４
を含んでいる。各ビット列２１〜２４は各々４つのビッ
トから構成され、ビットｂ１１，ｂ２１，ｂ３１，ｂ４
１はプロセッサＰ１に対応し、ビットｂ１２，ｂ２２，
ｂ３２，ｂ４２はプロセッサＰ２に対応し、ビットｂ１
３，ｂ２３，ｂ３３，ｂ４３はプロセッサＰ３に対応
し、ビットｂ１４，ｂ２４，ｂ３４，ｂ４４はプロセッ
サＰ４に対応している。本実施例では、各ビットの値
（論理値“１”または“０”）によって、どの共有レジ
スタがどのプロセッサで使用されているかを管理する。
例えば、共有レジスタＲ１をプロセッサＰ１のみが使用
している場合、共有レジスタＲ１に対応するビット列２
１中のビットｂ１１，ｂ１２，ｂ１３，ｂ１４のうちプ
ロセッサＰ１に対応するビットｂ１１のみが論理値
“１”にされ、残りのビットｂ１２，ｂ１３，ｂ１４は
論理値“０”にされる。また同レジスタＲ１をプロセッ
サＰ１，Ｐ２が共に使用している場合、ビットｂ１１，
ｂ１２が論理値“１”にされ、残りのビットｂ１３，ｂ
１４は論理値“０”にされる。
スタＲ１〜Ｒ４に１対１に対応するビット列２１〜２４
を含んでいる。各ビット列２１〜２４は各々４つのビッ
トから構成され、ビットｂ１１，ｂ２１，ｂ３１，ｂ４
１はプロセッサＰ１に対応し、ビットｂ１２，ｂ２２，
ｂ３２，ｂ４２はプロセッサＰ２に対応し、ビットｂ１
３，ｂ２３，ｂ３３，ｂ４３はプロセッサＰ３に対応
し、ビットｂ１４，ｂ２４，ｂ３４，ｂ４４はプロセッ
サＰ４に対応している。本実施例では、各ビットの値
（論理値“１”または“０”）によって、どの共有レジ
スタがどのプロセッサで使用されているかを管理する。
例えば、共有レジスタＲ１をプロセッサＰ１のみが使用
している場合、共有レジスタＲ１に対応するビット列２
１中のビットｂ１１，ｂ１２，ｂ１３，ｂ１４のうちプ
ロセッサＰ１に対応するビットｂ１１のみが論理値
“１”にされ、残りのビットｂ１２，ｂ１３，ｂ１４は
論理値“０”にされる。また同レジスタＲ１をプロセッ
サＰ１，Ｐ２が共に使用している場合、ビットｂ１１，
ｂ１２が論理値“１”にされ、残りのビットｂ１３，ｂ
１４は論理値“０”にされる。
【００１９】アクセス制御手段１６は、共有レジスタデ
ィレクトリ２の各ビット列２１〜２４のビットのうちセ
ットされているビットに対応するプロセッサから、その
セットされているビットを含むビット列に対応する共有
レジスタＲ１〜Ｒ４へのアクセスを可能にする手段であ
る。各プロセッサＰ１〜Ｐ４はこのアクセス制御手段１
６を介して共有レジスタＲ１〜Ｒ４のアクセスを行う。
ィレクトリ２の各ビット列２１〜２４のビットのうちセ
ットされているビットに対応するプロセッサから、その
セットされているビットを含むビット列に対応する共有
レジスタＲ１〜Ｒ４へのアクセスを可能にする手段であ
る。各プロセッサＰ１〜Ｐ４はこのアクセス制御手段１
６を介して共有レジスタＲ１〜Ｒ４のアクセスを行う。
【００２０】共有ビットリセット手段１２は、共有レジ
スタディレクトリ２のビット列２１〜２４中の論理値
“１”となっているビットを論理値“０”に変更する手
段である。
スタディレクトリ２のビット列２１〜２４中の論理値
“１”となっているビットを論理値“０”に変更する手
段である。
【００２１】共有レジスタ選択手段１３は、ビット列２
１〜２４の中から全てのビットが論理値“０”となって
いるビット列を探し出すことにより、何れのプロセッサ
によっても使用されていない共有レジスタを見つけ出す
手段である。
１〜２４の中から全てのビットが論理値“０”となって
いるビット列を探し出すことにより、何れのプロセッサ
によっても使用されていない共有レジスタを見つけ出す
手段である。
【００２２】共有ビットセット手段１４は、共有ビット
リセット手段１２とは反対に、共有レジスタディレクト
リ２のビット列２１〜２４中の論理値“０”となってい
るビットを論理値“１”に変更する手段である。
リセット手段１２とは反対に、共有レジスタディレクト
リ２のビット列２１〜２４中の論理値“０”となってい
るビットを論理値“１”に変更する手段である。
【００２３】共有レジスタ記憶領域Ｍ１〜Ｍ４は、プロ
セッサＰ１〜Ｐ４と１対１に対応しており、各プロセッ
サが使用する共有レジスタを示す情報を保持する。
セッサＰ１〜Ｐ４と１対１に対応しており、各プロセッ
サが使用する共有レジスタを示す情報を保持する。
【００２４】共有レジスタ記憶領域参照更新手段１５
は、プロセッサ対応の共有レジスタ記憶領域Ｍ１〜Ｍ４
の内容を参照することにより各プロセッサが現に使用し
ている共有レジスタを検出し、また使用する共有レジス
タが切り替わったときに該当する共有レジスタ記憶領域
Ｍ１〜Ｍ４の内容をそれに合わせて更新する手段であ
る。
は、プロセッサ対応の共有レジスタ記憶領域Ｍ１〜Ｍ４
の内容を参照することにより各プロセッサが現に使用し
ている共有レジスタを検出し、また使用する共有レジス
タが切り替わったときに該当する共有レジスタ記憶領域
Ｍ１〜Ｍ４の内容をそれに合わせて更新する手段であ
る。
【００２５】制御手段１１は、各プロセッサＰ１〜Ｐ４
からの共有レジスタＲ１〜Ｒ４に関する要求を受け付
け、上述の各手段１２〜１５を制御して、プロセッサＰ
１〜Ｐ４間の共有レジスタＲ１〜Ｒ４の共有を制御する
部分である。
からの共有レジスタＲ１〜Ｒ４に関する要求を受け付
け、上述の各手段１２〜１５を制御して、プロセッサＰ
１〜Ｐ４間の共有レジスタＲ１〜Ｒ４の共有を制御する
部分である。
【００２６】次に上述のように構成された本実施例の動
作を説明する。
作を説明する。
【００２７】図１の実施例のマルチプロセッサ計算機シ
ステムでは、初期状態において、各プロセッサＰ１〜Ｐ
４にはそれぞれ別々の共有レジスタが割り当てられる。
ステムでは、初期状態において、各プロセッサＰ１〜Ｐ
４にはそれぞれ別々の共有レジスタが割り当てられる。
【００２８】図２はそのような初期状態の説明図であ
り、共有レジスタディレクトリ２のビット列２１のビッ
トｂ１１〜ｂ１４のうちビットｂ１１のみが論理値
“１”にされることにより、共有レジスタＲ１がプロセ
ッサＰ１だけで使用されていることが管理されている。
同様に、ビット列２２のビットｂ２２のみ，ビット列２
３のビットｂ３３のみ，ビット列２４のビットｂ４４の
みがそれぞれ論理“１”にされることにより、共有レジ
スタＲ２，Ｒ３，Ｒ４がプロセッサＰ２，Ｐ３，Ｐ４だ
けでそれぞれ使用されていることが管理されている。な
お、このとき共有レジスタ記憶領域Ｍ１，Ｍ２，Ｍ３，
Ｍ４にはそれぞれ共有レジスタＲ１，Ｒ２，Ｒ３，Ｒ４
を示す情報が記憶される。
り、共有レジスタディレクトリ２のビット列２１のビッ
トｂ１１〜ｂ１４のうちビットｂ１１のみが論理値
“１”にされることにより、共有レジスタＲ１がプロセ
ッサＰ１だけで使用されていることが管理されている。
同様に、ビット列２２のビットｂ２２のみ，ビット列２
３のビットｂ３３のみ，ビット列２４のビットｂ４４の
みがそれぞれ論理“１”にされることにより、共有レジ
スタＲ２，Ｒ３，Ｒ４がプロセッサＰ２，Ｐ３，Ｐ４だ
けでそれぞれ使用されていることが管理されている。な
お、このとき共有レジスタ記憶領域Ｍ１，Ｍ２，Ｍ３，
Ｍ４にはそれぞれ共有レジスタＲ１，Ｒ２，Ｒ３，Ｒ４
を示す情報が記憶される。
【００２９】共有レジスタディレクトリ２の内容が図２
に示すような内容になっている場合、アクセス制御手段
１６はプロセッサＰ１，Ｐ２，Ｐ３，Ｐ４から共有レジ
スタのアクセスがあった場合、それぞれ共有レジスタＲ
１，Ｒ２，Ｒ３，Ｒ４へのアクセスを可能とする。
に示すような内容になっている場合、アクセス制御手段
１６はプロセッサＰ１，Ｐ２，Ｐ３，Ｐ４から共有レジ
スタのアクセスがあった場合、それぞれ共有レジスタＲ
１，Ｒ２，Ｒ３，Ｒ４へのアクセスを可能とする。
【００３０】図２に示したような状態において、例えば
共有レジスタＲ１を使用していたプロセッサＰ１上で実
行中のタスクが切り替わり、例えばプロセッサＰ２上で
動作するタスクが使用している共有レジスタＲ２を使う
別のタスクを実行する場合、プロセッサＰ１は共有レジ
スタ管理部１に対しプロセッサＰ２が使用している共有
レジスタの共有を要求する。
共有レジスタＲ１を使用していたプロセッサＰ１上で実
行中のタスクが切り替わり、例えばプロセッサＰ２上で
動作するタスクが使用している共有レジスタＲ２を使う
別のタスクを実行する場合、プロセッサＰ１は共有レジ
スタ管理部１に対しプロセッサＰ２が使用している共有
レジスタの共有を要求する。
【００３１】この要求を受けた共有レジスタ管理部１の
制御手段１１は、先ず、共有レジスタ記憶領域参照更新
手段１５によりプロセッサＰ１対応の共有レジスタ記憶
領域Ｍ１を参照してプロセッサＰ１が現に使用している
共有レジスタがＲ１であることを認識する。そして、共
有ビットリセット手段１２により、図３に示すように、
プロセッサＰ１が使用していた共有レジスタＲ１に対応
する共有レジスタディレクトリ２中のビット列２１にお
けるプロセッサＰ１対応のビットｂ１１を論理値“０”
にリセットする。
制御手段１１は、先ず、共有レジスタ記憶領域参照更新
手段１５によりプロセッサＰ１対応の共有レジスタ記憶
領域Ｍ１を参照してプロセッサＰ１が現に使用している
共有レジスタがＲ１であることを認識する。そして、共
有ビットリセット手段１２により、図３に示すように、
プロセッサＰ１が使用していた共有レジスタＲ１に対応
する共有レジスタディレクトリ２中のビット列２１にお
けるプロセッサＰ１対応のビットｂ１１を論理値“０”
にリセットする。
【００３２】次に制御手段１１は、共有レジスタ記憶領
域参照更新手段１５によりプロセッサＰ２対応の共有レ
ジスタ記憶領域Ｍ２を参照してプロセッサＰ２が現に使
用している共有レジスタがＲ２であることを認識し、共
有ビットセット手段１４により、図３に示すように、プ
ロセッサＰ２が使用している共有レジスタＲ２に対応す
る共有レジスタディレクトリ２のビット列２２における
プロセッサＰ１対応のビットｂ２１を論理値“１”にセ
ットする。
域参照更新手段１５によりプロセッサＰ２対応の共有レ
ジスタ記憶領域Ｍ２を参照してプロセッサＰ２が現に使
用している共有レジスタがＲ２であることを認識し、共
有ビットセット手段１４により、図３に示すように、プ
ロセッサＰ２が使用している共有レジスタＲ２に対応す
る共有レジスタディレクトリ２のビット列２２における
プロセッサＰ１対応のビットｂ２１を論理値“１”にセ
ットする。
【００３３】次に制御手段１１は、プロセッサＰ１の使
用する共有レジスタが共有レジスタＲ１から共有レジス
タＲ２に切り替わったため、共有レジスタ記憶領域参照
更新手段１５により、プロセッサＰ１に対応する共有レ
ジスタ記憶領域Ｍ１の内容を図３に示すように共有レジ
スタＲ２を示す情報に変更する。
用する共有レジスタが共有レジスタＲ１から共有レジス
タＲ２に切り替わったため、共有レジスタ記憶領域参照
更新手段１５により、プロセッサＰ１に対応する共有レ
ジスタ記憶領域Ｍ１の内容を図３に示すように共有レジ
スタＲ２を示す情報に変更する。
【００３４】以上のような動作が共有レジスタ管理部１
で行われることにより、アクセス制御手段１６はプロセ
ッサＰ１からのアクセスがあった場合、共有レジスタＲ
１に代えて共有レジスタＲ２をアクセスさせる。共有レ
ジスタＲ２はプロセッサＰ２でも使用中であるため、両
プロセッサＰ１，Ｐ２は共有レジスタＲ２を共有するこ
とになる。
で行われることにより、アクセス制御手段１６はプロセ
ッサＰ１からのアクセスがあった場合、共有レジスタＲ
１に代えて共有レジスタＲ２をアクセスさせる。共有レ
ジスタＲ２はプロセッサＰ２でも使用中であるため、両
プロセッサＰ１，Ｐ２は共有レジスタＲ２を共有するこ
とになる。
【００３５】次に図３の状態において、プロセッサＰ１
と共有レジスタＲ２を共有していたプロセッサＰ２上で
実行中のタスクが切り替わり、全く使用されていない共
有レジスタ即ち他のプロセッサＰ１，Ｐ３，Ｐ４上で実
行されているタスクとは異なる共有レジスタを使用する
タスクをプロセッサＰ２が実行する場合、プロセッサＰ
２は空きの共有レジスタの使用を共有レジスタ管理部１
に要求する。
と共有レジスタＲ２を共有していたプロセッサＰ２上で
実行中のタスクが切り替わり、全く使用されていない共
有レジスタ即ち他のプロセッサＰ１，Ｐ３，Ｐ４上で実
行されているタスクとは異なる共有レジスタを使用する
タスクをプロセッサＰ２が実行する場合、プロセッサＰ
２は空きの共有レジスタの使用を共有レジスタ管理部１
に要求する。
【００３６】この要求を受けた共有レジスタ管理部１の
制御手段１１は、先ず、共有レジスタ記憶領域参照更新
手段１５によりプロセッサＰ２対応の共有レジスタ記憶
領域Ｍ２を参照してプロセッサＰ２が現に使用している
共有レジスタがＲ２であることを認識する。そして、共
有ビットリセット手段１２により、図４に示すように、
プロセッサＰ２が使用していた共有レジスタＲ２に対応
する共有レジスタディレクトリ２中のビット列２２にお
けるプロセッサＰ２対応のビットｂ２２を論理値“０”
にリセットする。
制御手段１１は、先ず、共有レジスタ記憶領域参照更新
手段１５によりプロセッサＰ２対応の共有レジスタ記憶
領域Ｍ２を参照してプロセッサＰ２が現に使用している
共有レジスタがＲ２であることを認識する。そして、共
有ビットリセット手段１２により、図４に示すように、
プロセッサＰ２が使用していた共有レジスタＲ２に対応
する共有レジスタディレクトリ２中のビット列２２にお
けるプロセッサＰ２対応のビットｂ２２を論理値“０”
にリセットする。
【００３７】次に制御手段１１は、共有レジスタ選択手
段１３により、共有レジスタディレクトリ２内の全ての
ビットが論理値“０”になっているビット列に対応する
共有レジスタを選択する。この場合、図３に示すように
ビット列２１の全てのビットｂ１１〜ｂ１４が論理値
“０”になっており、従って共有レジスタＲ１が選択さ
れる。
段１３により、共有レジスタディレクトリ２内の全ての
ビットが論理値“０”になっているビット列に対応する
共有レジスタを選択する。この場合、図３に示すように
ビット列２１の全てのビットｂ１１〜ｂ１４が論理値
“０”になっており、従って共有レジスタＲ１が選択さ
れる。
【００３８】次に制御手段１１は、共有ビットセット手
段１４により、図４に示すように、共有レジスタディレ
クトリ２の上記選択された共有レジスタＲ１に対応する
ビット列２１のプロセッサＰ２対応のビットｂ１２を論
理値“１”にセットする。
段１４により、図４に示すように、共有レジスタディレ
クトリ２の上記選択された共有レジスタＲ１に対応する
ビット列２１のプロセッサＰ２対応のビットｂ１２を論
理値“１”にセットする。
【００３９】更に制御手段１１は、プロセッサＰ２の使
用する共有レジスタが切り替わったため、共有レジスタ
記憶領域参照更新手段１５により、図４に示すように、
プロセッサＰ２に対応する共有レジスタ記憶領域Ｍ２の
内容を共有レジスタＲ１を示す内容に更新する。
用する共有レジスタが切り替わったため、共有レジスタ
記憶領域参照更新手段１５により、図４に示すように、
プロセッサＰ２に対応する共有レジスタ記憶領域Ｍ２の
内容を共有レジスタＲ１を示す内容に更新する。
【００４０】以上のような動作が共有レジスタ管理部１
で行われることにより、アクセス制御手段１６はプロセ
ッサＰ２からアクセスがあった場合、共有レジスタＲ２
に代えて共有レジスタＲ１をアクセスさせる。
で行われることにより、アクセス制御手段１６はプロセ
ッサＰ２からアクセスがあった場合、共有レジスタＲ２
に代えて共有レジスタＲ１をアクセスさせる。
【００４１】以上のようにして、本実施例ではマルチプ
ロセッサ計算機システムにおけるプロセッサ間の共有レ
ジスタのより効率的な割り当てを可能にしている。
ロセッサ計算機システムにおけるプロセッサ間の共有レ
ジスタのより効率的な割り当てを可能にしている。
【００４２】なお、本実施例では共有レジスタ記憶領域
Ｍ１〜Ｍ４を設け、各プロセッサＰ１〜Ｐ４の使用して
いる共有レジスタを直ちに検出することができるように
したが、共有レジスタディレクトリ２を参照することに
より同様な検出ができるので、それらを省略する構成に
しても良い。
Ｍ１〜Ｍ４を設け、各プロセッサＰ１〜Ｐ４の使用して
いる共有レジスタを直ちに検出することができるように
したが、共有レジスタディレクトリ２を参照することに
より同様な検出ができるので、それらを省略する構成に
しても良い。
【００４３】
【発明の効果】以上説明したように本発明の共有レジス
タ制御方式は、共有レジスタの共有制御をプロセッサと
独立に行い、各プロセッサからの要求に応答して任意の
共有レジスタの割り当てを可能としたので、従来のマス
タ／スレーブ方式で見られるような共有レジスタの割り
当て形態は勿論のことそれ以外の形態の割り当てが可能
となる。従って、最初に共有レジスタを使用していたプ
ロセッサ上のタスクを、他の同じ共有レジスタを使用す
るタスクが他のプロセッサ上で実行されていても切り替
えることができる等の効果があり、共有レジスタを使用
するマルチプロセッサ計算機システムの処理効率を向上
させることができる。
タ制御方式は、共有レジスタの共有制御をプロセッサと
独立に行い、各プロセッサからの要求に応答して任意の
共有レジスタの割り当てを可能としたので、従来のマス
タ／スレーブ方式で見られるような共有レジスタの割り
当て形態は勿論のことそれ以外の形態の割り当てが可能
となる。従って、最初に共有レジスタを使用していたプ
ロセッサ上のタスクを、他の同じ共有レジスタを使用す
るタスクが他のプロセッサ上で実行されていても切り替
えることができる等の効果があり、共有レジスタを使用
するマルチプロセッサ計算機システムの処理効率を向上
させることができる。
【図１】本発明の一実施例の共有レジスタ制御方式を適
用したマルチプロセッサ計算機システムの要部構成図で
ある。
用したマルチプロセッサ計算機システムの要部構成図で
ある。
【図２】各プロセッサにそれぞれ別々の共有レジスタが
割り当てられている状況を示す図である。
割り当てられている状況を示す図である。
【図３】図２の状態においてプロセッサＰ１に共有レジ
スタＲ２を使用させたときの状況を示す図である。
スタＲ２を使用させたときの状況を示す図である。
【図４】図３の状態においてプロセッサＰ２に未使用の
共有レジスタＲ１を使用させたときの状態を示す図であ
る。
共有レジスタＲ１を使用させたときの状態を示す図であ
る。
１…共有レジスタ管理部 １１…制御手段 １２…共有ビットリセット手段 １３…共有レジスタ選択手段 １４…共有ビットセット手段 １５…共有レジスタ記憶領域参照更新手段 １６…アクセス制御手段 ２…共有レジスタディレクトリ ２１〜２４…ビット列 ｂ１１〜ｂ４４…ビット Ｐ１〜Ｐ４…プロセッサ Ｒ１〜Ｒ４…共有レジスタ Ｍ１〜Ｍ４…共有レジスタ記憶領域
Claims (2)
- 【請求項１】 複数のプロセッサから構成されるマルチ
プロセッサ計算機システムにおけるプロセッサ間の共有
レジスタの制御方式において、 複数のプロセッサからアクセス可能で且つプロセッサと
同数存在するプロセッサ間の共有レジスタと、 プロセッサと１対１に対応するビット列を各共有レジス
タ毎に備えた共有レジスタディレクトリを有し、該共有
レジスタディレクトリの各ビット列の各ビットのセッ
ト，リセットにより前記共有レジスタの前記プロセッサ
への割り当て状態および空き状況を管理し、各プロセッ
サからの共有相手プロセッサを指定した共有要求に応答
してその共有相手プロセッサが使用している共有レジス
タを前記要求元のプロセッサにも割り当て、且つ、同じ
共有レジスタを互いに共有している複数のプロセッサの
うちの任意のプロセッサからの空き共有レジスタの使用
要求に応答してその要求元プロセッサが現に使用してい
る共有レジスタをその要求元プロセッサに未割り当ての
状態にすると共に何れのプロセッサにも使用されていな
い空きの共有レジスタを前記要求元のプロセッサに割り
当てる共有レジスタ管理部とを含むことを特徴とする共
有レジスタ制御方式。 - 【請求項２】 前記共有レジスタ管理部は、 プロセッサが使用を終えた共有レジスタに対応する前記
共有レジスタディレクトリのビット列のビットのうちそ
のプロセッサに対応するビットをリセットする共有ビッ
トリセット手段と、 プロセッサに使用を開始させる共有レジスタに対応する
前記共有レジスタディレクトリのビット列のうちそのプ
ロセッサに対応するビットをセットする共有ビットセッ
ト手段と、 全てのビットがリセットされているビット列に対応する
共有レジスタを選択する共有レジスタ選択手段と、 前記共有レジスタディレクトリの各ビット列のビットの
うちセットされているビットに対応するプロセッサから
該セットされているビットを含むビット列に対応する共
有レジスタへのアクセスを可能にするアクセス制御手段
とを含むことを特徴とする請求項１記載の共有レジスタ
制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3087843A JP2743608B2 (ja) | 1991-03-27 | 1991-03-27 | 共有レジスタ制御方式 |
| US07/854,409 US5408671A (en) | 1991-03-27 | 1992-03-19 | System for controlling shared registers |
| FR9203655A FR2674654B1 (fr) | 1991-03-27 | 1992-03-26 | Systeme de commande de registres partages. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3087843A JP2743608B2 (ja) | 1991-03-27 | 1991-03-27 | 共有レジスタ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04299440A JPH04299440A (ja) | 1992-10-22 |
| JP2743608B2 true JP2743608B2 (ja) | 1998-04-22 |
Family
ID=13926181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3087843A Expired - Fee Related JP2743608B2 (ja) | 1991-03-27 | 1991-03-27 | 共有レジスタ制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5408671A (ja) |
| JP (1) | JP2743608B2 (ja) |
| FR (1) | FR2674654B1 (ja) |
Families Citing this family (36)
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1991
- 1991-03-27 JP JP3087843A patent/JP2743608B2/ja not_active Expired - Fee Related
-
1992
- 1992-03-19 US US07/854,409 patent/US5408671A/en not_active Expired - Lifetime
- 1992-03-26 FR FR9203655A patent/FR2674654B1/fr not_active Expired - Fee Related
Also Published As
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| FR2674654A1 (fr) | 1992-10-02 |
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