JPH07191906A

JPH07191906A - メモリ制御装置

Info

Publication number: JPH07191906A
Application number: JP33344593A
Authority: JP
Inventors: Hiroshi Fukuda; 弘福田; Kazuaki Sanemitsu; 一哲實光
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1993-12-27
Filing date: 1993-12-27
Publication date: 1995-07-28

Abstract

(57)【要約】【目的】バンク切換なしで他のバンクのメモリを参照
する。【構成】中央処理装置１は、メモリブロックを指定す
るためのバンク情報、及び一のメモリブロックを参照す
るアドレス範囲を指定するための参照用アドレスよりな
るブロック管理情報をメモリ分割レジスタ６_-1に転送
し、メモリ分割レジスタは、このブロック管理情報を複
数情報記憶する。次に、メモリを参照する際に、中央処
理装置１がメモリアドレスを出力すると、領域判別手段
６_-2・６_-3は、このメモリアドレスを入力して、予めメ
モリ分割レジスタ６_-1に記憶されているブロック管理情
報と比較する。そして、このメモリアドレスが複数のブ
ロック管理情報のうちいずれかの参照用アドレス範囲内
に該当する場合に、このブロック管理情報に対応するメ
モリブロックの特定アドレス範囲を有効とするイネーブ
ル信号を出力することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサ、
マイクロコントローラ等に係り、特に複数のメモリブロ
ックのそれぞれ、則ちバンクの切り換え動作によりメモ
リ空間を管理するメモリ管理技術に関する。

【０００２】通常、マイクロプロセッサ等においては、
８ビット、１６ビット等、そのアーキテクチャに固有の
アドレス空間を有し、ＲＡＭ、ＲＯＭ等の記憶用デバイ
スはこのアドレス空間内に全て収まるように、割り付け
られていた。しかし、近年のメモリの低価格化等に伴
い、そのプロセッサ等の固有のアドレス空間を超える大
量のメモリを装備した処理装置が数多く出回るようにな
ってきた。そこで、物理的に装備された多くのアドレス
空間をいくつかのメモリブロック（バンク）に分割し、
そのメモリブロック１つに対してバンクを１つ割り当て
ることで、物理的に大きなメモリから希望のデバイスを
アクセスする、いわゆるバンク方式によるメモリ管理が
考案されている。

【０００３】

【従来の技術】従来のバンク方式によるメモリ制御装置
としては、図６に示すようなものがあった。図６に示す
ように、この装置は周辺機器（Ｉ／Ｏ）、ＲＡＭ、ＲＯ
Ｍ_-1、ＲＯＭ_-2、外部装置１〜ｎのデバイスを有する。
そして、各デバイスはアドレス空間に図のように配置さ
れている。アドレス空間は６４ｋバイト（１６ビット）
毎にバンクというメモリブロックに分割され、それぞれ
のメモリブロックにはバンク番号が割り付けられてい
る。

【０００４】マイクロプロセッサ等は、バンクアドレス
（図６では８ビット（００ｈ〜ＦＦｈ（ｈ＝hexadecima
l ＝１６進数））を出力して必要なバンクを選択する。
次いで、通常の１６ビットのアドレス００００番地〜Ｆ
ＦＦＦ番地をアドレス空間に出力することで、希望のメ
モリを参照する。例えば、バンクアドレスがＦＦｈ（以
下、バンク（ＦＦ）というように表現する。）でアドレ
スを８００１番地と出力すれば、ＦＦバンクに割り付け
られているＲＯＭ_-2（アドレス範囲８０００番地〜ＦＦ
ＦＦ番地）のアドレス０００１番地のメモリに対して読
み込み又は書き込みができる。同じように、バンク（０
０）のアドレスＦＦＦＦ番地に対しては、バンク（０
０）の外部装置１のＦＦＦＦ番地が、バンク（００）の
アドレス３８００番地に対しては、Ｉ／Ｏの３８００番
地がアクセスできる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来のメモリ制御装置では、他のメモリを参照する際にア
ドレスの他にバンクアドレスをも毎回切り換えて出力し
ないと、希望するデバイスに対しアクセスすることがで
きない、という不都合があった。

【０００６】通常、マイクロプロセッサでは、そのアー
キテクチャに従い適正なアドレス空間を持つ。このアド
レス空間をアクセスするに十分な内部レジスタをマイク
ロプロセッサは有する。それにより、アドレス演算等を
効率よく進められるよう、設計がなされている。ところ
が、バンクによりメモリ管理を行うマイクロプロセッサ
では、上記の如く通常のアドレス出力の他にバンクアド
レスをも出力する必要があるとする。従って、単純に考
えても２倍の手間と時間が必要となる。この問題は、シ
ステムの処理速度向上の観点からは致命的な欠陥とな
る。

【０００７】このようなソフトウェアを有する具体例と
して、画像処理等のメモリアクセスを頻繁に行う必要が
あるシステムが考えられる。これらのシステムでは、他
のバンクに割り当てられたＲＯＭの定数を用いて座標計
算を行うことが多い。しかし、膨大な画素数の座標計算
の度毎にＲＯＭ領域へのバンク切換が必要となり、表示
速度の向上という観点から大きな障害となっていた。

【０００８】そこで、請求項１記載の発明の目的は、バ
ンクを切り換えることなく、一つのバンク内で、他バン
クに配置されたデバイスを直接アクセスできるメモリ制
御装置を提供することにある。

【０００９】また、請求項２記載の発明の目的は、特定
の領域に配置された複数のメモリブロックを他のバンク
から、バンク切換なしで直接アクセスできるメモリ制御
装置を提供することにある。

【００１０】請求項３記載の発明の目的は、動作するバ
ンク内でのアドレスと、参照すべき他のバンク内のアド
レスが異なる場合に、アドレスの再割り付けを可能とす
るメモリ制御装置を提供することにある。

【００１１】

【課題を解決するための手段】上記問題点に鑑みると、
マイクロプロセッサ等が計算等を行うバンクと同じバン
ク内で必要とするメモリの内容をアクセスできれば、バ
ンク切換の必要がなくなるので、問題の解決ができる。

【００１２】従って、上記目的を達成するために、請求
項１記載のメモリ制御装置は、メモリブロックを参照す
る際にメモリアドレスを出力する中央処理装置（１）
と、複数のメモリブロックとを有し、メモリブロック毎
に割り当てられるバンク情報を利用して複数のメモリブ
ロックから一のメモリブロックを選択してメモリ参照を
行うメモリ制御装置において、メモリブロック（９）を
参照する際にメモリアドレスを出力する中央処理装置
（１）と、バンク情報及び一のメモリブロック（９）内
のアドレス範囲を指定する設定アドレスよりなる複数の
ブロック管理情報を記憶するメモリ分割レジスタ
（６_-1）と、メモリ分割レジスタ（６_-1）に記憶された
ブロック管理情報と中央処理装置（１）から供給された
メモリアドレスとを比較して、メモリアドレスがブロッ
ク管理情報の設定アドレスの範囲内に該当する場合に、
対応するメモリブロック（９）のアドレス範囲を有効と
するイネーブル信号を出力する領域判別手段（６_-2、６
_-3）と、を備えたことを特徴とする。

【００１３】また、請求項２記載のメモリ制御装置は、
請求項１記載のメモリ制御装置において、領域判別手段
（６_-2、６_-3）は、複数のブロック管理情報のそれぞれ
に対応させて特定メモリブロック（９）の特定アドレス
範囲を有効とするイネーブル信号を出力すること、を特
徴とする。

【００１４】更に、請求項３記載のメモリ制御装置は、
請求項１又は請求項２記載のメモリ制御装置において、
領域判別手段（６_-2、６_-3）は、中央制御装置（１）か
ら供給されたメモリアドレスのアドレス値を再割り付け
した上位アドレスを出力すること、を特徴とする。

【００１５】

【作用】請求項１記載の発明は次のように作用する。メ
モリ分割レジスタ（６_-1）は、予めブロック管理情報を
複数情報記憶する。このブロック管理情報は、一のメモ
リブロックを指定するバンク情報及び参照すべきアドレ
ス範囲を指定するための設定アドレスよりなる。

【００１６】次に、中央処理装置（１）は、メモリブロ
ック（９）を参照する際にメモリアドレスを出力する。
領域判別手段（６_-2，６_-3）では、このメモリアドレス
を入力して、予めメモリ分割レジスタ（６_-1）に記憶さ
れているブロック管理情報と比較する。そして、このメ
モリアドレスが複数のブロック管理情報のうちいずれか
の参照用アドレス範囲内に該当する場合に、このブロッ
ク管理情報に対応するメモリブロック（９）の設定アド
レスに対応するアドレス範囲を有効とするイネーブル信
号を出力することができる。

【００１７】また、請求項２記載の発明によれば、領域
判別手段（６_-2、６_-3）がイネーブル信号を供給すべき
メモリブロック及びアドレス範囲は予め固定されてい
る。複数のブロック管理情報のそれぞれに対応させて特
定メモリブロック（９）の固定参照領域を有効とするイ
ネーブル信号を出力すること、を特徴とする。メモリア
ドレスが供給されると、領域判別手段（６_-2、６_-3）
は、特定メモリブロック（９）の特定アドレス範囲を有
効とするイネーブル信号を出力することができる。

【００１８】更に、請求項３記載の発明によれば、領域
判別手段（６_-2、６_-3）は、中央制御装置（１）から供
給されたメモリアドレスを対応するブロック管理情報と
比較して演算を行い、このメモリアドレスのアドレス値
を再割り付けして、このアドレスを前記メモリブロック
（９）のための上位アドレスとして出力することができ
る。

【００１９】

【実施例】本願発明の半導体集積回路の好適な実施例を
図面を参照して説明する。（ｉ）第１実施例第１実施例の構成を図１に示す。図１に示すように、本
実施例の半導体集積回路は、システムを統括するＣＰＵ
１と、本発明に係るメモリ管理を行う領域判定ブロック
６と、ＣＰＵ動作のための制御線やＡ／Ｄ変換のための
アナログ入力等からなる周辺回路７と、ＣＰＵ１の作業
領域として使用されるＲＡＭ８と、プログラム本体及び
定数等を記憶するＲＯＭ９と、インターフェース１０
（例えば、シリアル／パラレルポート、各種コントロー
ラ等）と、そられの装置間の情報の通信を担うアドレス
バス１１_-1と、データバス１１_-2と、周辺回路７及びＣ
ＰＵ１を接続する周辺バス１１_-3と、を備えて構成され
る。更に、本実施例では未接続であるが、外部装置１２
（破線）が接続可能である。

【００２０】ＣＰＵ１は、内部でシリコン等の一つの基
板の上に形成されている。命令実行ユニット２は、実際
にプログラムを解釈してシステムを動作させる。内部レ
ジスタ３は、命令実行する際に必要となるテンポラリデ
ータやアドレス演算のために必要となるアドレスを記憶
する。内部バス４_-1は、ＣＰＵ１内部のデータ交換を行
う。バス制御ユニット５は、外部のバスの制御を行う。
バンクレジスタ６は、内部バス４_-1よりバンクアドレス
を生成し、外部に供給する。バンクアドレスバス４
_-2は、バンクアドレスを外部に出力する。

【００２１】領域判定ブロック６は、メモリ管理の中枢
部であり以下の構成をなす。メモリ分割レジスタ６
_-1は、バンクアドレス及びアドレス範囲により構成され
るブロック管理情報を、割付元レジスタ及び割付先レジ
スタに分けて複数情報記憶する。領域判定ロジック６_-2
は、バンクアドレスバス４_-2及びアドレスバス１１_-1よ
り供給されたアドレス情報を演算し、メモリ分割レジス
タ６_-1に格納されたアドレスの範囲に該当するかを出力
する。そして、比較器６_-3は、メモリ分割レジスタ６_-1
の内容と領域判定ロジック６_-2とから供給される値とを
比較し、対応するＲＯＭ若しくはＲＡＭ用のイネーブル
信号（Ｅ_a、Ｅ_O）を出力する。

【００２２】なお、領域判定ブロック６の動作モード
は、ＣＰＵ１からのコマンドによって設定される。本実
施例では、固定容量モードに設定されるものとする。こ
の動作モードは、割付元レジスタの開始アドレスから始
まる予め決められた一定容量のメモリを、割付先レジス
タで設定される他のバンクのアドレス領域においてアク
セス可能にする、というモードである。ＣＰＵ１より参
照される元のアドレス範囲は、メモリ分割レジスタ６_-1
の割付元レジスタに設定される開始アドレスにより規定
される。また、この元のアドレス範囲により実際に参照
される他バンクのアドレス範囲は、メモリ分割レジスタ
６_-1の割付先レジスタの開始アドレスにより規定され
る。割り付けるべき容量は、ＣＰＵ１のコマンドにより
変更することもできる。また、領域判定ブロック６の動
作状態は、ＣＰＵ１からのコマンドにより割付動作の実
施（有効）・不実施（無効）を設定できるものとする。

【００２３】図２に、本実施例におけるメモリマッピン
グを示す。図２に示すように、物理的（実アドレスの）
アドレス空間は、バンク（００）〜バンク（ＦＦ）の２
５６個のバンクを有し、それぞれのバンクはアドレス０
０００番地からＦＦＦＦ番地までの６４バイトのメモリ
空間を持っている。そして、下位番地から順番にインタ
ーフェース１０、ＲＡＭ９、外部装置₁〜外部装置
_n（それぞれの番号は、複数の外部装置に仮に付した連
番である。）、ＲＯＭ９のそれぞれが割り付けられてい
る。ＲＯＭ９は、ＲＯＭ_-1（００００番地〜７ＦＦＦ番
地）及びＲＯＭ_-2（８０００番地〜ＦＦＦＦ番地）の二
つの領域に分割されている。ＲＯＭ_-1はプログラム領域
とし、画像処理に関するプログラムが００００番地から
３ＦＦＦ番地に格納されているものとする。このプログ
ラムは、一の入力に対して座標変換を行って変換座標等
を出力するプロセスがプログラムされているものとす
る。その演算に必要とされる変換テーブルは、ＲＯＭ_-2
に３２ｋバイト分のデータとして格納されているものと
する。

【００２４】次に、第１実施例の動作を説明する。通
常、ＣＰＵの動作としては、直接ＲＯＭに格納されてい
るプログラムを直接読み込んでそのプログラムの実行を
していってもよい。また、特定のエリアに記載されてい
る初期ロードプログラム（ＩＰＬ）により、所定のＲＯ
ＭエリアからＲＡＭにプログラムを全部読み込み、ＲＡ
Ｍのメモリを利用してプログラムを実行してもよい。本
実施例では後者の動作を採る。

【００２５】ＣＰＵ１は、供給されるクロックに従っ
て、アドレスバス１１_-1及びバンクアドレスバス４_-2に
アドレス及びバンクアドレスを送出し、特定のアドレス
値のメモリに存在するＩＰＬから初期動作のプログラム
を読出す。次に、そのＩＰＬに従い、バンク（ＦＦ）に
存在するＲＯＭ９の００００番地〜３ＦＦＦ番地のプロ
グラムデータをＲＡＭ８の領域に転送する。そして、Ｒ
ＡＭ８の先頭番地（例えば、バンク（００）の４０００
番地）から本来のプログラムの実行が始まる。領域判定
ブロック６のメモリ分割レジスタ６_-1には、未だ何も設
定されていないので、通常のバンク方式によるアクセス
を行っている。

【００２６】さて、通常のプログラムは、その冒頭でシ
ステムの各デバイスの初期化を行う（初期化ルーチ
ン）。領域判定ブロック６は、この初期化ルーチンで、
動作モードを固定容量モードに設定される。この動作モ
ードは、ＣＰＵ１が、転送元レジスタに参照したいメモ
リのバンク番号及び開始番地を設定し、転送先レジスタ
に割り付けるバンク番号及び開始番地、割り付けるべき
容量（アドレス空間）を設定する。具体的な設定動作と
しては、ＣＰＵ１が領域判定ブロック６のデバイスアド
レスを指定する。そして、続けて固定容量モードを設定
するコマンド、割付元若しくは割付先レジスタの指定、
バンク番号、開始アドレス、割り付けるべき容量等を書
込むことで、設定がなされる。以上により、割付先レジ
スタの開始アドレスから指定容量分のメモリ空間におい
て、割付元レジスタの開始アドレスから始まる指定容量
分のデバイスが参照可能となる。

【００２７】図２に示す如く、本実施例においては、Ｃ
ＰＵ１は領域判定ブロック６の割当元レジスタに対し
て、バンク番号ＦＦｈ、アドレス値８０００ｈを、割付
先レジスタに対してバンク番号００、アドレス値８００
０ｈを設定する。これにより、バンク（ＦＦ）の８００
０番地からＦＦＦＦ番地までの３２ｋバイトのデータ
は、バンク（００）でアクセスできるようになる。

【００２８】続いて、領域判定ブロック６の動作が有効
とされると、領域判定ブロック６は動作を始める。メモ
リ分割レジスタ６-1に設定されたアドレス値と異なるア
ドレスがアドレスバス１１_-1、バンクアドレスバス４_-2
に出力されている限りは、領域判定ブロック６は通常の
アドレスデコーダとして働く。ＲＡＭ８に転送されたプ
ログラムの実行をしている間（アドレス値４０００ｈ〜
７ＦＦＦｈ）は、ＲＡＭ８に割り付けられたバンク（０
０）である。このとき、領域判定ブロック６は、イネー
ブル信号Ｅ_aを出力するので、ＲＡＭ８のアクセスが可
能となる。

【００２９】さて、プログラムの初期化が完了し、ＣＰ
Ｕ１はプログラムの本体に移る。座標変換のルーチンに
プログラムが移り、ＲＯＭ内部の変換テーブルを参照す
べきプロセスに入る。

【００３０】従来のバンク方式のプログラムであると、
バンク（ＦＦ）に割り付けられたＲＯＭ９を参照するた
めに、まず、ＣＰＵ１はバンク番号をバンクアドレスバ
ス４ _-2に出力し、バンク管理回路等が回路のバンクを切
り換える。それから必要なアドレスを出力してＲＯＭ９
のアクセスを行っていた。

【００３１】しかし、本実施例ではプログラムはバンク
情報を出力せず、アドレスのみを出力してメモリの参照
が行われる。例えば、ＣＰＵ１は、バンク（００）のま
まで８０００番地のメモリを参照するためのアドレス
（以下、参照アドレスという。）をアドレスバス１１_-1
中に出力したとする。すると、絶えずアドレスを監視し
ている領域判定ブロック６の領域判定ロジック６_-2は、
割付先レジスタに設定された設定アドレス値８０００ｈ
により、当該参照アドレスが割付変更する領域のアクセ
スであると判定する。そして、その判定結果に基づい
て、比較器６_-3が割付元レジスタを参照し、そのバンク
番号ＦＦに係るイネーブル信号端子の出力を有効にする
（イネーブル信号Ｅ_O）。このイネーブル信号端子は、
ＲＯＭ９のチップセレクトＣＳ（若しくはＯＥ（アウト
イネーブル）でもよい）端子に接続されている。通常、
このメモリのチップセレクト端子ＣＳには、アドレスか
らアクセスすべきデバイスを決定するためのアドレスデ
コーダの出力等が接続される。本実施例では、従来のア
ドレスデコーダに代わってこの領域判定ブロック６の出
力が使用されると考えられる。

【００３２】以上により、ＲＯＭ９のアドレスバス１１
_-1で指定される８０００番地のデータがデータバス１１
_-2に出力される。これは、ＣＰＵ１にとってはバンク
（００）の８０００番地から目的のデータが得られたこ
とになる。同じようにして、８０００番地〜ＦＦＦＦ番
地までのデータをＣＰＵ１がメモリリクエストすると、
領域判定ブロック６はＲＯＭ９に係るチップセレクト信
号ＣＳを有効として、事実上バンク（ＦＦ）のデータが
アクセスできるようになる。

【００３３】なお、領域判定ブロック６のイネーブル信
号の出力は、設定可能なメモリ分割レジスタ数に応じた
本数で構成すればよい（例えば、８本）。更に、出力を
符号化することで、少ない本数で沢山のデバイスを制御
できる。例えば、４本の出力を使用すれば、２⁴＝１６
個のデバイスを制御できる。

【００３４】第１実施例によれば、領域判定ブロックに
予め割り付けを希望するバンクとアドレスとを設定して
おくことで、ＣＰＵはバンクを切り換える必要なく、他
のバンクのメモリを参照できる。則ち、６４ｋバイトの
メモリ空間のみで必要なデータを参照でき、画像処理等
の定数データに頻繁にアクセスする必要のあるソフトウ
ェアにおいて効果が大きい。

【００３５】なお、割付元レジスタ及び割付先レジスタ
の設定アドレスは同じアドレスである必要はなく、他の
値（例えば、割付元レジスタ値８０００ｈに対して割付
先レジスタの値７０００ｈやＡ０００ｈ等）であっても
よい。この場合、領域判定ブロック６は、アドレスのリ
ロケーション（再割り付け）の演算を行い、対応するメ
モリのイネーブル信号を有効とする。（ii）第２実施例第２実施例の構成は、図１に示す通りであり、各デバイ
スの詳細は第１実施例にて述べたので、その説明は省略
する。但し、領域判定ブロック６は、範囲指定モードで
動作するように設定されるものとする。この動作モード
では、領域判定ブロック６のメモリ分割レジスタ６
_-1は、割付元レジスタ及び割付先レジスタを持つ。そし
て、その各々が、開始アドレス用レジスタと終了アドレ
ス用レジスタの、１のアドレス範囲当たり２つのレジス
タを持つ。領域判定ブロック６は、割り付け範囲を開始
アドレス用レジスタと終了アドレス用レジスタとで指定
する。よって、この割付元レジスタに設定された開始ア
ドレス及び終了アドレスで示される領域の範囲のメモリ
を、割付先レジスタの開始アドレス及び終了アドレスで
指定されるバンク及びアドレス範囲で参照することが可
能となる。

【００３６】また、本実施例では、領域判定ブロック６
からメモリ等へ制御線の配線が、アドレスの再割り付け
を行いうる様に接続されるものとする。つまり、アドレ
スのリロケーションを可能とするために、メモリのチッ
プセレクト端子の制御と同時にメモリに入力される上位
アドレスをも制御する。従って、領域判定ブロック６か
らは、チップセレクト用の信号（イネーブル信号）の他
に上位アドレス用アドレス線１１_-4（図１破線）が各メ
モリに配線されている。そして、領域判定ブロック６
は、メモリのチップセレクト端子に接続されるイネーブ
ル信号を単なるバンクセレクト信号とし、ＣＰＵから供
給される参照アドレスを再割り付けしてメモリへのアド
レス線に出力する。

【００３７】リロケーションの単位はブロック単位で行
う。例えば、アドレス値２０００ｈを例えば、３０００
番地又は１０００番地等に変更する１０００番地（４ｋ
バイト）単位の再割り付けを行うなら、チップセレクト
信号の他にアドレス線のＭＳＢから４ビット分の４本を
メモリに接続し、１バンクを１６分割する。また、２０
００番地毎に行うなら、同様に３本のアドレス線が必要
となる。

【００３８】また、上記のリロケーションは、領域判定
ブロック６の出力をメモリのイネーブル信号のみとし、
対象となるメモリ側で、上位アドレスを固定値（例え
ば、‘０’、‘１’）にすることでも達成できる。例え
ば、動作領域がバンク（００）であって、リロケーショ
ンを１０００番地単位で行うものとするなら、ハードウ
ェアをメモリのアドレス入力端子のアドレスＡ₁₂以上を
接地して、領域判定ブロック６からはイネーブル信号を
当該メモリのチップセレクト端子に接続する。実際の動
作としては、当該メモリブロックを参照するときのみ、
領域判定ブロック６のイネーブル信号を有効にすれば、
参照用のアドレスに対して異なるバンクのメモリをアク
セスできる。この方法では、リロケート可能なブロック
の１単位の大きさが固定されてしまうが、制御線が少な
くて済むという効果を奏する。

【００３９】図３に、本実施例におけるメモリマッピン
グを示す。図３に示すように、本実施例におけるデバイ
スが、各バンクに割り付けられている。大部分が第１実
施例と同じ割り付けであるが、バンク（ＦＦ）の割り付
け内容が異なる。つまり、００００番地〜ＤＦＦＦ番地
までをＲＯＭ９が占め、第１実施例と同じ画像処理に関
するプログラムが００００番地〜３ＦＦＦ番地に格納さ
れ、座標変換用データがＡ０００〜ＤＦＦＦ番地に格納
されている。Ｅ０００番地〜ＦＦＦＦ番地までの８ｋバ
イトは、別の外部装置１２として、例えば、ＩＰＬを格
納した６４ｋＲＯＭ等、が接続されている。

【００４０】次に、第２実施例の動作を説明する。本実
施例の動作は第１実施例とほぼ同様の手順で行われる。
プログラムの動作はバンク（００）で行われるものとす
る。まず、ＣＰＵ１は、プログラムをロードして初期化
ルーチンに入り、領域判定ブロック６の動作モード等の
設定を行う。この設定は、ＣＰＵ１が領域判定ブロック
６のデバイスアドレスを指定し、続けて範囲指定モード
を設定するコマンド、割付元若しくは割付先レジスタの
指定、バンク番号、開始アドレス、終了アドレス等を書
込むことでなされる。

【００４１】図３に示す如く、ＣＰＵ１は、領域判定ブ
ロック６の割付元レジスタに対して、開始アドレスがバ
ンク番号ＦＦｈ・アドレス値Ａ０００ｈ、終了アドレス
がバンク番号ＦＦｈ・アドレス値ＤＦＦＦｈを設定す
る。また、割付先レジスタに対して、開始アドレスバン
ク番号００ｈ・アドレス値Ｃ０００ｈ、終了アドレスが
バンク番号００ｈ・アドレス値ＦＦＦＦｈを設定する。
これにより、バンク（ＦＦ）のＡ０００番地からＤＦＦ
Ｆ番地までの１６ｋバイトのデータは、バンク（００）
のアドレス値Ｃ０００ｈからアクセスできるようにな
る。

【００４２】続いて、ＣＰＵ１は領域判定ブロック６の
動作を有効とする。領域判定ブロック６は、ＣＰＵ１か
ら供給されるメモリの参照アドレスがメモリ分割レジス
タ６-1の開始アドレス用レジスタ及び終了アドレス用レ
ジスタで示される範囲外にあるときは、通常のアドレス
デコーダとして働く。そのため、イネーブル信号Ｅ_aが
有効となり、ＲＡＭ８からのプログラム実行を可能とす
る。

【００４３】ＣＰＵ１の動作がプログラムの本体に移
り、座標変換のルーチンにおいてテーブルを参照すべき
プロセスに入る。例えば、ＣＰＵ１より、座標変換用の
データを参照するために、参照アドレスとしてＦ１２３
番地が出力される。絶えずアドレスを監視している領域
判定ブロック６の領域判定ロジック６_-2は、割付元レジ
スタを参照し、そのバンク番号ＦＦと開始アドレス値Ａ
０００ｈを読み取る。ここでアドレスのオフセットが異
なるので、比較器６_-3はアドレス演算（レジスタ毎の減
算等）を行い、参照アドレスのリロケーションを行う。
本実施例では、まず割付先レジスタの開始アドレスから
割付元レジスタの開始アドレスを減算し、アドレスのオ
フセット２０００ｈを得る。そして、これを参照アドレ
スから減算し、Ｆ１２３ｈ−２０００ｈ＝Ｄ１２３番地
（ｈ＝hexadecimal ）のリロケートアドレスを算出す
る。

【００４４】比較器６_-3は、この演算結果に従い上位ア
ドレス（Ａ₁₅、Ａ₁₄、Ａ₁₃、Ａ₁₂）＝（１，１，０，
１）＝Ｄｈ及びイネーブル信号を出力する。ＲＯＭ９に
は下位１２ビットとして１２３ｈが、上位４ビットとし
てＤｈが供給され、かつ、チップセレクトＣＳが有効な
ので、参照アドレスとしてバンク（００）のＦ１２３番
地が出力されているにも拘らず、ＲＯＭ９内のアドレス
Ｄ１２３番地がアクセスされる。

【００４５】割付先アドレスの設定範囲内であれば、上
記以外の参照アドレスについても同様にアドレスの再割
り付けが行われる。第２実施例によれば、参照すべきア
ドレス範囲を任意に設定できるので、設計の自由度が高
い。また、アドレスの再割り付けが可能なので、ユーザ
の都合のよいメモリの部分を希望するアドレスの割り付
けで使用できる。

【００４６】なお、割付元レジスタに指定されたアドレ
ス範囲と割付先レジスタに指定されたアドレス範囲とに
食い違いが生じたときには、どちらか一方の値を優先さ
せるよう設計すれば問題がない。（iii ）第３実施例第３実施例の構成は図１の通りである。但し、ＲＯＭ９
が８個のメモリブロック（８ｋバイト）毎に分割されて
いる。領域判定ブロック６からは、イネーブル信号の
他、ＲＯＭ９のアドレスのうちＭＳＢから３ビット分が
上位アドレスバス１１_-4に出力されている。ＲＯＭ９で
は、領域判定ブロック６から供給されるイネーブル信号
がチップセレクト端子ＣＳに接続され、上位アドレス３
本もアドレス端子に接続される。残りのアドレスは通常
通りアドレスバス１１_-1に接続される。その他のデバイ
スの詳細は第１実施例にて述べたので、その説明は省略
する。

【００４７】領域判定ブロック６は、固定分割モードで
動作するように設定されるものとする。この動作モード
では、割り付けられるバンク及びメモリ領域がハードウ
ェアで予め固定されている。そして、領域判定ブロック
６のメモリ分割レジスタ６_-1は、分割されるメモリのブ
ロックの数だけ割付先レジスタを用意する。比較器６ _-3
はこのレジスタの値で示される領域をＣＰＵ等によりア
クセスされたとき、そのレジスタの値に対応するイネー
ブル信号を有効とし、上位アドレスを出力する。

【００４８】図４に、第３実施例のメモリマップのＲＯ
Ｍ部分を示す。図４に示すように、第３実施例ではバン
ク（ＦＦ）が８個のメモリブロックに分けられている。
その他のバンクのメモリ配置は第１実施例と同様であ
る。バンク（ＦＦ）が２０００番地（８ｋバイト）毎に
分割され、メモリ分割レジスタ６_-1のブロック管理情報
が８組用意されている。

【００４９】また、本実施例では、割付元のバンクはバ
ンク（ＦＦ）と定めるものとする。割付先のバンクと割
り付けるブロック容量が固定されているため、割付先レ
ジスタが必要なくなる。そのため、有効とすべきイネー
ブル信号は、ＲＡＭ等のデバイスを有効とするイネーブ
ル信号を除けば、バンク（ＦＦ）のための１本でよい
（イネーブル信号Ｅ_O）。上位アドレスは３ビットであ
り、２０００番地単位でアドレスのリロケーションが行
われる（２³＝８ブロック）。

【００５０】次に、第３実施例の動作を説明する。第３
実施例におけるプログラム本体の動作も、バンク（０
０）で行われるものとする。また、プログラム本体も、
４０００番地から始まるＲＡＭ８に格納されて実行され
る。このプログラムは、実行過程において複数のメモリ
ブロックを頻繁にアクセスするものとする。このような
プログラムの内容としては、例えば、何種類ものＶＲＡ
Ｍを有し、その中身を頻繁に書き換えるような画像表示
プログラムが挙げられる。そのため、ＲＯＭにはメモリ
ブロック毎にデータを分けて格納する。

【００５１】さて、ＣＰＵ１が初期化ルーチンにおいて
メモリ分割レジスタの設定を行い、図４の如く設定され
たとする。図４に示すように、領域判定ブロック６の複
数の割当元レジスタは、バンク番号及び開始アドレスが
それぞれ設定されている。それぞれの割付元レジスタ
は、番号別（〜）にどのメモリブロックを有効とす
るかを規定する。割り付けを行わないメモリブロックに
対応する割付元レジスタ（図４では、、、）に
は、例えば、バンク番号ＦＦｈ、設定アドレス値ＦＦＦ
Ｆｈ等が書込まれるものとする。

【００５２】続いて、ＣＰＵ１が初期化ルーチンの最後
で領域判定ブロック６を有効とする。領域判定ブロック
６は、出力されるバンクアドレス及び参照アドレスを共
に監視する。プログラム自体が実行される場合、アクセ
スする番地はバンク（００）の４０００番地〜７ＦＦＦ
番地である。従って、メモリ分割レジスタ６_-1には該当
する設定値がないので、ＣＰＵ１から出力されるバンク
番号及び参照アドレスの通りに、バンク（００）のＲＡ
Ｍ８がアクセスされる。

【００５３】今、ＣＰＵ１が、画像表示を行うため特殊
なアドレスのデータ、例えば、バンク（０１）の０００
０番地から連続する４ｋバイト分のアドレスを出力した
とする。すると、領域判定ロジック６_-2は、これらのア
ドレスが割付元レジスタ番号で示される範囲にあると
判定し、バンク（ＦＦ）に割り付けられたイネーブル信
号を有効とする。同時に、アドレスのリロケーションが
ないので、比較器６_-3はそのまま供給された上位アドレ
スを出力する。ＲＯＭ９では、この上位アドレスと下位
のアドレスとを併せたＲＯＭ９_-9内部のメモリが参照さ
れる。

【００５４】同様に、ＣＰＵ１がバンク（０５）で００
００番地〜１ＦＦＦ番地のバンク番号及び参照アドレス
を出力すると、領域判定ロジック６_-2は割付元レジスタ
番号に設定されている、と判定する。同じく、ＲＯＭ
９のためのイネーブル信号が出力される。今度は、アド
レスのリロケーションが必要で、そのオフセットは２０
００番地である。比較器６_-3はこのアドレスのオフセッ
トを参照アドレスに加えて出力する。例えば、参照アド
レスが０１００番地であれば、アドレスのオフセットと
して上位３ビット（Ａ₁₅、Ａ₁₄、Ａ₁₃）＝（０、０、
１）が出力される。これにより、ＣＰＵ１がバンク（０
５）の０１００番地をアクセスしても、実際にはＲＯＭ
９の２１００番地が参照されることになる。

【００５５】第３実施例によれば、分割のメモリ、容量
等が予め規定されているので、メモリ分割レジスタの本
数、設定の手間が省力化できる。参照する容量がある程
度定まっている装置等に有効な方法といえる。また、メ
モリブロック内では参照するブロックを任意に設定でき
るので、画像データの切り換え等の場合に有効である。

【００５６】なお、本実施例では参照するブロックを選
択可能としたが、ブロックを固定としてもよい。その場
合は、上位アドレス制御は必要なくなる。また、図５に
示す如く、ＲＯＭを、割り付けるブロック毎に８個設
け、８本のイネーブル信号をそれぞれのＲＯＭのチップ
セレクト端子に接続すれば、上位アドレスの制御なくブ
ロックの割り付けを自由に行なえる。その他の変形例本発明は上記実施例に限らず種々の変形が可能である。

【００５７】例えば、上記実施例では、ＲＯＭ、ＲＡＭ
等の記憶素子を、外部回路として設けていたが、ＣＰＵ
回路に内臓のＲＯＭ、ＲＡＭであってもよい。同じく、
領域判定ブロック６も外部回路である必要はなく、ＣＰ
Ｕチップに包含されて、ワンチップマイコンを形成して
もよい。

【００５８】また、メモリ割付レジスタの値は、初期化
ルーチンで設定することとしていたが、マスクＲＯＭ化
して工場内で書込んでもよい。その場合には、プログラ
ムでの初期化が必要なく量産に適する。

【００５９】更に、アクセス対象のデバイスはＲＯＭで
ある必要はなく、特定のバンクに割り付けられたデバイ
ス（例えば、ＲＡＭ、ＶＲＡＭ（ビデオＲＡＭ））であ
ってもよい。

【００６０】

【発明の効果】以上の通り、請求項１記載の発明によれ
ば、動作するバンクを特定バンクに、他のバンクに存在
するメモリをバンク切換なしで参照することができる。
よって、動作の高速化が図れる。大量の画像データを切
り換えて使用するカーナビゲーション等のシステムにお
いて、特に有効である。

【００６１】また、請求項２記載の発明によれば、予め
一のブロック管理情報に対して参照すべきメモリブロッ
クが規定されている。よって、メモリ分割レジスタの設
定が楽であり、複数の大量の画像データをバンク切換な
しで参照するシステム等に有効である。

【００６２】更に、請求項３記載の発明によれば、バン
ク内でのアドレスの再割り付けが可能である。よって、
デバイス内のアドレス割り付けでのデータ配置に拘束さ
れずにプログラムの設計を自由にすることができ、シス
テムの汎用化に有効である。

【図面の簡単な説明】

【図１】第１実施例の半導体集積回路を示すブロック図
である。

【図２】第１実施例のメモリ管理マップである。

【図３】第２実施例のメモリ管理マップである。

【図４】第３実施例のメモリ分割方法を示す説明図であ
る。

【図５】第３実施例の変形例である。

【図６】従来のバンク切換によるメモリ管理マップであ
る。

【符号の説明】

１…ＣＰＵ２…命令実行ユニット３…内部レジスタ４_-1…内部バス４_-2…バンクアドレスバス５…バス制御ユニット６…領域判定ブロック６_-1…メモリ分割レジスタ６_-2…領域判定ロジック６_-3…比較器７…周辺回路８…ＲＡＭ９…ＲＯＭ１０…インターフェース（Ｉ／Ｏ）１１_-1…アドレスバス１１_-2…データバス１１_-3…周辺バス１１_-4…上位アドレスバス１２…外部装置Ｅ_a…イネーブル信号（ＲＡＭ）Ｅ_O…イネーブル信号（ＲＯＭ）

Claims

【特許請求の範囲】

【請求項１】メモリ空間が複数のブロックに区分さ
れ、当該メモリブロックを参照する際にメモリアドレス
を出力する中央処理装置（１）を有し、前記メモリブロ
ック毎に割り当てられたバンク情報を利用して複数の前
記メモリブロックから一のメモリブロックを選択してメ
モリ参照を行うメモリ制御装置において、バンク情報及び前記一のメモリブロック内のアドレス範
囲を指定する設定アドレスよりなる複数のブロック管理
情報を記憶するメモリ分割レジスタ（６_-1）と、前記メモリ分割レジスタ（６_-1）に記憶された前記ブロ
ック管理情報と前記中央処理装置（１）から供給された
前記メモリアドレスとを比較して、前記メモリアドレス
が前記ブロック管理情報の前記設定アドレスの範囲内に
該当する場合に、対応する前記メモリブロック（９）の
前記アドレス範囲を有効とするイネーブル信号を出力す
る領域判別手段（６_-2、６_-3）と、を備えたことを特徴とするメモリ制御装置。
【請求項２】請求項１記載のメモリ制御装置におい
て、領域判別手段（６_-2、６_-3）は、複数の前記ブロック管
理情報のそれぞれに対応させて特定メモリブロック
（９）の特定アドレス範囲を有効とする前記イネーブル
信号を出力することを特徴とするメモリ制御装置。
【請求項３】請求項１又は請求項２記載のメモリ制御
装置において、領域判別手段（６_-2、６_-3）は、前記中央制御装置
（１）から供給された前記メモリアドレスのアドレス値
を再割り付けした前記メモリブロックの上位アドレスを
出力することを特徴とするメモリ制御装置。