JPH07302254A - マイクロコンピュータシステム - Google Patents

Abstract

(57)【要約】 【目的】 シングルチップマイクロコンピュータとして
動作する場合と、外部メモリを接続したシステムとして
動作する場合とで、アドレス空間の配置を容易に切り換
え得るコンピュータシステムの提供を目的とする。 【構成】 内部ROM 22の領域のアドレス空間での配置
を、シングルチップマイクロコンピュータ20に最適のア
ドレス空間に配置するモードと、外部メモリ32,33を接
続した場合により好ましいアドレス空間に配置するモー
ドとのいずれかに任意に切り換えられるアドレス空間切
り換え回路８を備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一つのチップに集積さ
れた半導体装置としてのマイクロコンピュータ、即ちシ
ングルチップマイクロコンピュータと、その外部に接続
された外部メモリとで構成されるマイクロコンピュータ
システムに関し、特にその読み出し専用メモリ(ROM) の
アドレス配置に関する。

【０００２】

【従来の技術】従来のシングルチップマイクロコンピュ
ータを核としたマイクロコンピュータシステムの構成例
及びそのアドレス空間の配置状態を図10乃至図14を参照
して説明する。まず、図10のブロック図を参照して、従
来の一般的なシングルチップマイクロコンピュータの内
部構成及びその外部に接続される外部装置の構成例を説
明する。

【０００３】図10において、参照符号20はシングルチッ
プマイクロコンピュータ（以下、単にマイクロコンピュ
ータという) を示しており、一つのチップに集積回路と
して構成されている。マイクロコンピュータ20内、即ち
チップ上には、中央演算処理装置（以下、CPU という)
21と、内部ROM 22, 内部RAM 23等の内部資源と、モード
設定レジスタ24と、制御レジスタ28と、入出力制御部(I
/O) 30と、バスインタフェイス部 (バスI/F)27等が備え
られており、それらは内部アドレスバス25及び内部デー
タバス26により相互に接続されている。

【０００４】CPU 21はこのマイクロコンピュータ20全体
及び後述する外部装置の制御を司ると共に、種々の演算
を実行する。

【０００５】バスI/F 27はマイクロコンピュータ20とそ
の外部との間のデータの授受を司り、マイクロコンピュ
ータ20外部に配置された外部ROM 32, 外部RAM 33, 専用
IC34等と外部アドレスバス250 及び外部データバス260
で接続されている。なお、参照符号29は周辺装置であ
り、制御レジスタ28にCPU 21が制御データを書き込むこ
とにより制御される。また、参照符号31はポート群であ
り、I/O 30を介して外部との信号の授受を行なう。

【０００６】図11は内部ROM 22のより具体的な構成を示
すブロック図である。図11において、参照符号36は内部
ROM 22の本体、即ち記憶素子を示しており、参照符号35
はアドレスデコーダを示している。

【０００７】アドレスデコーダ35にはCPU 21から内部ア
ドレスバス25を介してアドレス信号AD0 〜ADn が与えら
れる。CPU 21がアドレス信号を出力すると、アドレスデ
コーダ35がそれをデコードしたデコード信号41を内部RO
M 本体36に与え、内部ROM 本体36からは対応するアドレ
スに格納されているデータがデータ信号D0〜Dmとして内
部データバス26へ出力される。

【０００８】なお、参照符号42は内部ROM 領域選択信号
であり、内部ROM 22に割り当てられているアドレスがCP
U 21から出力された場合に有効になって内部RAM 23をア
クティブにする。

【０００９】図12は従来のマイクロコンピュータシステ
ムにおいて、メモリ拡張モード時のアドレス配置を示す
模式図である。なお、メモリ拡張モードとは、内部ROM
22,内部RAM 23, 制御レジスタ28等のチップ内に備えら
れている内部資源を使用する他に外部資源としてのマイ
クロコンピュータ20のチップ外部に接続された外部ROM
32, 外部RAM 33, 専用IC34等をも使用する場合のモード
である。一方、シングルチップモードとは、上述のよう
なチップ内に備えられている内部資源のみを使用するモ
ードである。

【００１０】図12において、参照符号１で示されている
範囲はSFR(Special Function Register:スペシャルファ
ンクションレジスタ) 領域を示している。この SFR領域
１は、アドレス”0000H(但し、H は16進数を表す) ”か
ら”007FH ”までの領域であり、各アドレスにたとえば
制御レジスタ28等が割り当てられている。

【００１１】参照符号２で示されている範囲は従来のマ
イクロコンピュータシステムの内部RAM 領域を示してい
る。この内部RAM 領域２はアドレス”0080H ”から”00
86H”までの領域であり、内部RAM 23のアドレスが割り
当てられている。

【００１２】参照符号４で示されている範囲は割り込み
ベクトル領域を示している。この割り込みベクトル領域
４はアドレス”E000H ”から”FFFFH ”までの領域であ
り、割り込み発生時に実行されるべき割り込みハンドラ
へのジャンプ先アドレスが格納されている。参照符号37
で示されている範囲は上述の SFR領域１, 内蔵RAM 領域
２及び割り込みベクトル領域４以外の領域を示してい
る。この領域37は内部ROM 領域として使用可能な領域、
即ち内部ROM 22のアドレスを割り当てることが可能な領
域である。

【００１３】図13は、上述の図12に示されているアドレ
ス配置において、内部ROM 領域として使用可能な領域37
の内のアドレス”8000H ”から”DFFFH ”までの32Ｋバ
イトの領域及び割り込みベクトル領域４を合わせた領域
39を内部ROM 領域に割り当て、残りのアドレス”0087H
”から”7FFF”までの領域38を未使用領域とした場合
の模式図である。

【００１４】図14は、上述の図12に示されているアドレ
ス配置において、内部ROM 領域として使用可能な領域37
の内のアドレス”1000H ”から”DFFFH ”までの60Ｋバ
イトの領域及び割り込みベクトル領域４を合わせた領域
40を内部ROM 領域に割り当て、残りのアドレス”0087H
”から”0FFF”までの領域38を未使用領域としてい
る。

【００１５】従来のマイクロコンピュータシステムで
は、内部資源、即ち内部ROM 22, 内部RAM 23等のみを使
用するシングルチップモード以外のモード時には、図10
に示されているように外部ROM 32, 外部RAM 33等の外部
資源が接続され、図12に示されているようなアドレス配
置が基本的に採られる。そして、領域37に内部ROM 領域
を割り当てた残りの部分に外部メモリが割り当てられ
る。

【００１６】たとえば図13に示されている例の場合、CP
U 21が内部ROM 22をアクセスするには、CPU 21は内部ア
ドレスバス25へ図13に示されているアドレス”8000H ”
から”FFFFH ”までの内の任意のアドレスを出力する。
これにより内部ROM 領域選択信号42が有効になると共
に、CPU 21から出力されたアドレスが図11に示されてい
るアドレスデコーダ35に入力されてデコードされ、内部
ROM 22をアクセスするためのデコード信号41が出力され
る。このデコード信号41が与えられることにより、内部
ROM 本体36は対応するアドレスに格納されているデータ
を内部データバス26へ出力する。

【００１７】一方、図13に示されている例の場合、外部
資源、特に外部ROM 32, 外部RAM 33をアクセスするには
には、CPU 21からバスI/F 27を介してアドレスが外部ア
ドレスバス250 へ出力され、外部RAM 33に与えられるこ
とによりアクセスされる。これにより、外部RAM 33はバ
スI/F 27を介して外部データバス260 へ出力されたデー
タを対応するアドレスに格納し、あるいは対応するアド
レスから外部データバス260 へデータを出力する。

【００１８】従来のマイクロコンピュータシステムの内
部ROM 領域は図13に参照符号39で示されているように、
内部ROM 使用可能領域37内に割り当てられる。他の残り
の部分は未使用領域38として外部メモリ(ROM, RAM)等が
割り当てられる。従来のマイクロコンピュータシステム
では、アドレス”0000H ”から”FFFFH ”までの64Ｋバ
イトの領域を一つの区切り（以下、この64Ｋバイトの区
切りのそれぞれをバンクと言う) として扱い、バンク０
からバンクFFまでの 256個のバンクが用意されている。
図12, 図13及び図14に示されているのはバンク０であ
り、32Ｋバイトの内部ROM 領域39も60Ｋバイトの内部RO
M 領域もいずれも全てバンク０内に固定的に割り当てら
れている。

【００１９】ところで、図13に示されているように、内
部ROM 領域として32Ｋバイトを割り当てる場合は、アド
レス”8000H ”から”FFFFH ”までが内部ROM 領域39と
なり、外部メモリに割り当てられるべき未使用領域38は
アドレス”0087H ”から”7FFFH ”になる。従って、外
部メモリにRAM を使用する場合、RAM 領域は内部と外部
とを合わせるとアドレス”0080H ”から”8000H ”まで
の約31Ｋバイトになる。

【００２０】しかし、近年のマイクロコンピュータシス
テムでは内部ROM 22の容量が拡大する傾向にあり、この
ため内部ROM 領域39が増大し、たとえばそれが60Ｋバイ
トにも達すると図14に参照符号40で示されているよう
に、内部ROM 領域がアドレス”1000H ”から”FFFFH ”
に、未使用領域38がアドレス”0087H ”から”1000H ”
になる。この図14に示されている例の場合、上述同様に
外部メモリにRAM を使用すると、内部と外部とを合わせ
たRAM 領域はアドレス”0080H ”から”0FFFH ”までの
約４Ｋバイト弱程度と非常に少量になる。従って、プロ
グラムにより一時的なデータの記憶あるいは退避等の処
理が大量に必要な場合には、約４Ｋバイト弱程度のRAM
領域では不十分になる。

【００２１】上述のような内部ROM 22, 内部RAM 23及び
SFRのためのアドレス領域をすべてバンク０内に割り当
てるアドレス配置を採っている理由は、外部メモリ等を
使用しないシングルチップモード時のプログラムの作成
が容易になるという利点が有るためである。

【００２２】

【発明が解決しようとする課題】このように、従来のシ
ングルチップマイクロコンピュータにおけるアドレス空
間を、シングルチップマイクロコンピュータと外部メモ
リとで構成されるマイクロコンピュータシステムにその
まま適用するには種々の問題がある。このため、シング
ルチップマイクロコンピュータがそれのみで独立して動
作する場合、即ちシングルチップモードで動作する場合
と、外部メモリを接続した状態で動作する場合、即ちメ
モリ拡張モードで動作する場合とでアドレス空間の配置
を任意に切り換え可能とすることが望ましい。また、製
造者にとっては、製品としてシングルチップマイクロコ
ンピュータとして出荷する場合と、外部メモリを接続し
たシステムとして出荷する場合とがあり、いずれに対し
ても容易に対応可能であることが望ましい。

【００２３】本発明はこのような事情に鑑みてなされた
ものであり、シングルチップマイクロコンピュータとし
て動作する場合と、外部メモリを接続したシステムとし
て動作する場合とで、アドレス空間の配置を容易に切り
換え得るコンピュータシステムの提供を目的とする。

【００２４】

【課題を解決するための手段】本発明のマイクロコンピ
ュータシステムは、内部ROM 領域のアドレス空間での配
置を、シングルチップマイクロコンピュータに最適のア
ドレス空間に配置するモードと、外部メモリを接続した
場合により好ましいアドレス空間に配置するモードとの
いずれかに任意に切り換えられるアドレス空間切り換え
手段を備えている。

【００２５】また、そのアドレス空間切り換え手段によ
るモードの切り換えは、マイクロコンピュータシステム
自身のプログラムの実行に従ってCPU が行なうか、外部
からの信号入力により行なうか、あるいは内部ROM がマ
スクROM で構成されている場合にはその製造工程におい
て予め設定しておく構成を採る。

【００２６】更に、モードの切り換えがプログラム実行
による場合には、内部ROM の割り込みベクトル領域の配
置は固定しておく方が好ましいが、そうでない場合には
必ずしも固定する必要はないので、割り込みベクトル領
域を含む内部ROM 領域全体をより好ましいアドレス空間
に配置する。

【００２７】また更に、内部ROM 領域を予め複数の区画
に分割しておき、いずれかの区画をプログラムの実行に
従って別の領域に配置する。

【００２８】

【作用】本発明のマイクロコンピュータシステムでは、
内部ROM 領域のアドレス空間での配置が、シングルチッ
プマイクロコンピュータ及び外部メモリを接続したシス
テムのいずれにおいても最適に配置されるように切り換
えられる。

【００２９】また、その際の切り換えは、マイクロコン
ピュータシステム自身のプログラムの実行上の必要性に
応じて、あるいは外部からの信号入力により製品として
シングルチップマイクロコンピュータとするかまたは外
部メモリを接続したシステムとするかに応じて、更には
内部ROM がマスクROM で構成されている場合にはその製
造工程において予め設定される。

【００３０】更に、モードの切り換えがプログラム実行
によらない場合には、割り込みベクトル領域を含む内部
ROM 領域全体をより好ましいアドレス空間に配置するこ
とにより、専用のプログラミングを行なって実行速度を
向上させることも可能になる。

【００３１】また更に、内部ROM 領域を予め複数の区画
に分割しておき、いずれかの区画をプログラムの実行に
従って別の領域に配置することも可能であり、専用のプ
ログラミングを行なって実行速度を向上させることも可
能になる。

【００３２】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図１は本発明のマイクロコンピュータシ
ステム、即ちシングルチップマイクロコンピュータ（以
下、マイクロコンピュータという）を核とし、それに外
部メモリが接続されたシステムの第１の実施例のアドレ
ス配置を示すアドレス空間マップの模式図である。

【００３３】図１において、参照符号１はSFR(Special
Function Register:スペシャルファンクションレジス
タ) 領域を示している。この SFR領域１は、アドレス”
0000H”から”007FH ”までの領域であり、各アドレス
に制御レジスタ28等が割り当てられている。

【００３４】参照符号２は内蔵RAM 領域を示している。
この内蔵RAM 領域２はアドレス”0080H ”から”0086H
”までの領域であり、内部RAM 23のアドレスが割り当
てられている。

【００３５】参照符号３は外部ROM 32, 外部RAM 33等の
外部資源が割り当てられる外部拡張領域であり、本発明
のマイクロコンピュータシステムでは内部ROM 領域をバ
ンク１に切り換えたために、従来は内部ROM 領域であっ
た領域が空いた後に割り当てられている。

【００３６】参照符号４は、割り込み発生時に実行され
るべき割り込みハンドラへのジャンプ先アドレスが格納
されている割り込みベクトル領域を示している。なお、
この割り込みベクトル領域は、従来同様にバンク０の内
部ROM 領域の終端部のアドレス”E000H ”から”FFFFH
”までの領域が割り当てられている。

【００３７】参照符号５は、バンク１に移動された内部
ROM 領域を示しており、参照符号６は未使用領域を示し
ている。

【００３８】図２は、上述のようなアドレス領域の割り
当てを可能にするための本発明のマイクロコンピュータ
システムのマイクロコンピュータ20に備えられているア
ドレス空間切り換え手段の構成例を示すブロック図であ
る。なお、本発明のマイクロコンピュータシステムの全
体の構成そのものは前述の図10に示されている従来のマ
イクロコンピュータシステムと基本的には同一である。

【００３９】図２において、参照符号９はアドレス検出
回路を示しており、内部アドレスバス25からアドレス信
号が与えられている。アドレス検出回路９内には、内部
アドレスバス25から与えられるアドレス信号がアドレ
ス”000087H ”から”000FFFH”までの範囲である場合
に”Ｈ”レベル信号を出力する第１のアドレス検出器9a
と、内部アドレスバス25から与えられるアドレス信号が
アドレス”001000H ”から”00DFFFH ”までの範囲であ
る場合に”Ｈ”レベル信号を出力する第２のアドレス検
出器9bと、内部アドレスバス25から与えられるアドレス
信号がアドレス”00E000H ”から”00FFFFH ”までの範
囲である場合に”Ｈ”レベル信号を出力する第３のアド
レス検出器9cと、内部アドレスバス25から与えられるア
ドレス信号がアドレス”010000H ”から”01DFFFH ”ま
での範囲である場合に”Ｈ”レベル信号を出力する第４
のアドレス検出器9dとが備えられている。

【００４０】また、図２において参照符号８はアドレス
空間切り換え回路を示しており、上述の各アドレスデコ
ーダ9a, 9b, 9c, 9dからの出力信号が入力されている。
アドレス空間切り換え回路８内には３個のスイッチング
素子8a, 8b, 8cが備えられている。

【００４１】スイッチング素子8aの第１端子は接地され
ており、第２端子には第１のアドレス検出器9aの出力信
号が接続されており、共通端子は後述する２入力のORゲ
ート7aに入力されている。スイッチング素子8bの第１端
子には第１のアドレス検出器9aの出力信号が接続されて
おり、第２端子は接地されており、共通端子は後述する
３入力のORゲート7bに入力されている。スイッチング素
子8cの第１端子は接地されており、第２端子には第４の
アドレス検出器9dの出力信号が接続されており、共通端
子は３入力のORゲート7bに入力されている。

【００４２】２入力のORゲート7aの一方の入力端子には
第１のアドレス検出器9aの出力信号が入力され、他方の
入力端子には上述のスイッチング素子8aの共通端子が接
続されている。また、３入力のORゲート7bの第１の入力
端子には上述のスイッチング素子8bが接続され、第２の
入力端子には第３のアドレス検出器9cの出力信号が入力
され、第３の入力端子には上述のスイッチング素子8cの
共通端子が接続されている。

【００４３】なお、上述の説明では、アドレス空間切り
換え回路８内の各スイッチング素子8a, 8b, 8cは機械的
なスイッチであるかのように説明されているが、これは
あくまでも説明の便宜を図るためであり、実際にはトラ
ンジスタあるいはゲート素子等にて構成可能なことは言
うまでもない。

【００４４】ORゲート7aの出力信号43は内部ROM 領域以
外のアドレスがアクセスされていることを示す外部メモ
リ空間選択信号である。また、ORゲート7bの出力信号は
内部ROM のアドレスがアクセスされていることを示す信
号である。なお、ORゲート7bの出力信号は図11に示され
ている内部ROM 選択信号42に相当する。

【００４５】ORゲート7aの出力信号である外部メモリ空
間選択信号43はバスI/F 27に与えられており、これが”
Ｈ”レベルである場合には外部メモリ (外部ROM 32, 外
部RAM 33等) がアクセスされることを示している。ま
た、ORゲート7bの出力信号である内部ROM 領域選択信号
42は内部ROM 22のアドレスデコーダ35に与えられてお
り、これが”Ｈ”レベルである場合には内部ROM 22がア
クセスされることを示している。

【００４６】参照符号21は本発明のマイクロコンピュー
タシステムのCPU を、参照符号24はモード設定レジスタ
をそれぞれ示している。モード設定レジスタ24は、内部
ROM領域と外部拡張領域のアドレス配置とのいずれかを
本発明のマイクロコンピュータシステムが実行するプロ
グラムにより設定するためのモード選択ビットの値がCP
U 21により書き込まれる。

【００４７】なお、CPU 21がモード選択ビットを”０”
に設定してモード設定レジスタ24に書き込んだ場合に
は、前述の図14に示されているような従来のマイクロコ
ンピュータシステムにおいて内蔵ROM に60Ｋバイトを割
り当てた場合のメモリ領域の割り当てになる。また、CP
U 21がモード選択ビットを”１”に設定してモード設定
レジスタ24に書き込んだ場合には、図１に示されている
ような内蔵ROM に64Ｋバイトを割り当てた場合のメモリ
領域の割り当てになる。

【００４８】より具体的には、本発明のマイクロコンピ
ュータシステムによるプログラムの実行に際して、CPU
21がモード選択ビットを”０”に設定してモード設定レ
ジスタ24に書き込んだ場合には、アドレス空間切り換え
回路８の各スイッチング素子8a, 8b, 8cは図２に実線に
て示されているように、スイッチング素子8aは接地さ
れ、スイッチング素子8bは第２のアドレス検出器9bの出
力信号と接続され、スイッチング素子8cは接地される。
逆に、CPU 21がモード選択ビットを”１”に設定してモ
ード設定レジスタ24に記憶させた場合には、アドレス空
間切り換え回路８の各スイッチング素子8a, 8b, 8cは図
２に破線にて示されているように、スイッチング素子8a
は第２のアドレス検出器9bの出力信号と接続され、スイ
ッチング素子8bは接地され、スイッチング素子8cは第４
のアドレス検出器9dの出力信号と接続される。

【００４９】以下、本発明のマイクロコンピュータシス
テムの第１の実施例の動作について説明する。CPU 21が
モード選択ビットを”０”に設定してモード設定レジス
タ24に書き込むと、前述の如く、前述の図14に示されて
いるような従来のマイクロコンピュータシステムにおい
て内蔵ROM に60Ｋバイトを割り当てた場合のメモリ領域
の割り当てになる。即ち、図２に実線にて示されている
ように、スイッチング素子8aは接地されて”Ｌ”レベル
の信号をORゲート7aへ出力し、スイッチング素子8bは第
２のアドレス検出器9bの出力信号をORゲート7bへ出力
し、スイッチング素子8cは接地されて”Ｌ”レベルの信
号をORゲート7bへ出力するようにアドレス空間切り換え
回路８が制御される。

【００５０】従って、ORゲート7aには、第１のアドレス
検出器9aの出力信号と”Ｌ”レベルの信号とが入力さ
れ、その出力信号は第１のアドレス検出器9aの出力信号
と同じになる。また、ORゲート7bには、第２のアドレス
検出器9bの出力信号と第３のアドレス検出器9cの出力信
号と”Ｌ”レベルの信号とが入力され、その出力信号は
第２のアドレス検出器9bの出力信号と第３のアドレス検
出器9cの出力信号とのOR信号になる。

【００５１】このようなアドレス空間切り換え回路８の
動作により、CPU 21からアドレス”000087H ”から”00
0FFFH ”までの範囲のアドレス信号が出力された場合に
はORゲート7aの出力信号は”Ｈ”レベルになる。換言す
れば、ORゲート7aは外部拡張領域としてアドレス”0000
87H ”から”000FFFH ”までのバンク０内の領域を選択
する。また、CPU 21からアドレス”001000H ”から”01
DFFFH ”までの範囲のアドレス信号が出力された場合に
はORゲート7bの出力信号は”Ｈ”レベルになる。換言す
れば、ORゲート7bは内部ROM 領域としてアドレス”00E0
00H ”から”00FFFFH ”までのバンク０内の領域を選択
する。これは、従来のマイクロコンピュータシステムに
おいて内蔵ROM に60Ｋバイトを割り当てた場合の図14に
示されているメモリ領域の割り当てと同じである。

【００５２】一方、CPU 21がモード選択ビットを”１”
に設定してモード設定レジスタ24に書き込むと、図２に
破線にて示されているように、スイッチング素子8aは第
２のアドレス検出器9bの出力信号をORゲート7aへ出力
し、スイッチング素子8bは接地されて”Ｌ”レベルの信
号をORゲート7bへ出力し、スイッチング素子8cは第４の
アドレス検出器9dの出力信号をORゲート7bへ出力するよ
うにアドレス空間切り換え回路８が制御される。

【００５３】従ってORゲート7aには、第１のアドレス検
出器9aの出力信号と第２のアドレス検出器9bの出力信号
とが入力され、その出力信号は両者のOR信号になる。ま
たORゲート7bには、”Ｌ”レベルの信号と第３のアドレ
ス検出器9cの出力信号と第４のアドレス検出器9dの出力
信号とが入力され、その出力信号は第３のアドレス検出
器9cの出力信号と第４のアドレス検出器9dの出力信号と
のOR信号になる。

【００５４】このようなアドレス空間切り換え回路８の
動作により、CPU 21からアドレス”000087H ”から”00
DFFFH ”までの範囲のアドレス信号が出力された場合に
はORゲート7aは外部拡張領域としてアドレス”000087H
”から”00DFFFH ”までのバンク０内の領域を選択す
る。また、CPU 21からアドレス”00E000H ”から”01DF
FFH ”までの範囲のアドレス信号が出力された場合には
ORゲート7bは内部ROM 領域としてアドレス”00E000H ”
から”01DFFFH ”までのバンク０及び１内の領域を選択
する。この場合、図１に示されているように、内部ROM
領域の64Ｋバイトの内の最初の４Ｋバイトはバンク０内
に、残りの60Ｋバイトはバンク１内に割り当てられるよ
うにシフトされる。

【００５５】これにより、割り込みベクトルが割り当て
られているバンク０の終端部のアドレスは不変であるた
め、従来同様に割り込み処理を行なうことが可能であ
る。

【００５６】ところで、上述の実施例では、モード設定
レジスタ24にモード設定ビットをプログラムの実行に応
じてCPU 21が書き込む構成としているが、他の構成を採
ることも勿論可能である。図３はそのような本発明のマ
イクロコンピュータシステムの第２の実施例の要部の構
成を示すブロック図である。

【００５７】図３において、参照符号12は本発明のマイ
クロコンピュータシステムのマイクロコンピュータ20に
備えられている信号入力端子の内の一つを示している。
本実施例ではCPU 21がプログラムの実行中に必要に応じ
てモード設定レジスタ24にモード設定ビットを書き込む
のではなく、信号入力端子12からの入力信号のレベルが
モード設定レジスタ24に書き込まれる。

【００５８】このような構成をとることにより、必要に
応じてマイクロコンピュータ20の外部から信号入力端子
12に”Ｈ”レベルまたは”Ｌ”レベルの信号を印加する
ことにより、プログラムとは関係無しにアドレス空間切
り換え回路８を制御してアドレス空間を切り換えること
が可能になる。

【００５９】また、たとえばマイクロコンピュータ20が
単体で、換言すればシングルチップモードのみで製品と
してユーザに使用される場合と、外部ROM 32, 外部RAM
33等を接続したマイクロコンピュータシステムとしてメ
モリ拡張モードのみで製品としてユーザに使用される場
合とのいずれかに応じて、予め出荷時に信号入力端子12
を接地電位 (”Ｌ”レベル) または電源電位 (”Ｈ”レ
ベル) に固定しておくことも可能である。

【００６０】更に、マイクロコンピュータ20の内部ROM
22がマスクROM である場合、その内の１ビットをモード
設定ビットとし、製造工程においてそのビットの値を”
１”または”０”のいずれかに予め固定して設定するこ
とが可能である。図４はそのような本発明のマイクロコ
ンピュータシステムの第３の実施例の要部の構成例を示
すブロック図であり、マスクROM として構成されている
内部ROM22内の１ビットの値をアドレス空間切り換え回
路８に与えるように構成してある。

【００６１】従って、マイクロコンピュータ20のの製造
工程において、マスクROM である内部ROM 22のモード設
定ビットの記憶値が”０”になるように、または”１”
になるようにマスクパターンを選択することにより、前
述の第２の実施例と同様の効果が得られる。

【００６２】図５は本発明のマイクロコンピュータシス
テムの第４の実施例のアドレス配置を示すアドレス空間
マップの模式図である。本第４の実施例は以下のような
考え方に基づいている。前述の第１の実施例において
は、マイクロコンピュータ20がプログラムの実行に伴っ
て内部ROM 領域の切り換えを行なうため、割り込みベク
トル領域４はいずれの場合にも共通の固定した領域に割
り当てておく方が好ましい。しかし、上述の第２及び第
３の実施例においては、マイクロコンピュータ20がプロ
グラムの実行に伴って内部ROM 領域の切り換えを行なう
のではなく、製品として出荷される時点でそれが割り当
てられている領域は固定されている。従って、割り込み
ベクトル領域に関しても、アドレス空間内のいずれの領
域に割り当てられていても、それが固定されてさえいれ
ば問題は生じない。このような観点から、本実施例で
は、割り込みベクトル領域をも含めた内部ROM 領域の全
体をシングルチップモードとメモリ拡張モードとで重複
しないように割り当てる。

【００６３】図５において、参照符号１，２，３及び４
は前述の図１と同様に SFR領域, 内蔵RAM 領域, 外部拡
張領域及び割り込みベクトル領域をそれぞれ示してい
る。

【００６４】この図５に示されている実施例と前述の図
１に示されている実施例との相違は、バンク０の SFR領
域１及び内蔵RAM 領域２以外のアドレス0087H ”から”
FFFFH ”までの全ての領域が外部拡張領域３に割り当て
られ、割り込みベクトル領域４を合わせた内部ROM 領域
の全てが参照符号16にて示されているようにバンク１の
全領域に割り当てられていることである。

【００６５】図６は、上述のようなアドレス領域の割り
当てを可能にするための本発明のマイクロコンピュータ
システムのマイクロコンピュータ20に備えられているア
ドレス空間切り換え手段の構成例を示すブロック図であ
る。なお、図６に示されているアドレス空間切り換え手
段の構成は基本的には図２に示されている第１の実施例
のアドレス空間切り換え手段と同様であるので、両者の
相違についてのみ説明する。

【００６６】図６に示されている構成では、ORゲート7a
が２入力に代えて３入力となっており、また第４のアド
レス検出器9dはアドレス”010000H ”から”01DFFFH ”
に代えてアドレス”010000H ”から”01FFFFH ”を検出
した場合に”Ｈ”レベルの信号を出力するように構成さ
れている。更に、アドレス空間切り換え回路８内には第
１端子が接地され、第２端子が第３のアドレス検出器9c
の出力信号に接続され、共通端子がORゲート7aの第３の
入力端子に接続された第４のスイッチング素子8dと、第
１端子が第３のアドレス検出器9cの出力信号に接続さ
れ、第２端子が接地され、共通端子がORゲート7bの第２
の入力端子に接続された第５のスイッチング素子8eとが
新たに備えられている。

【００６７】３入力となったORゲート7aの第１及び第２
の入力端子には図２に示されている構成と同様に第１の
アドレス検出器9aの出力及びスイッチング素子8aの共通
端子がそれぞれ接続され、第３の入力端子には新たに備
えられたスイッチング素子8dの共通端子が上述の如く接
続されている。

【００６８】なお、上述の説明では、アドレス空間切り
換え回路８内の各スイッチング素子8a, 8b, 8c, 8d, 8e
は機械的なスイッチであるかのように説明されている
が、これはあくまでも説明の便宜を図るためであり、実
際にはトランジスタあるいはゲート素子等にて構成可能
なことは言うまでもない。

【００６９】以下、本発明のマイクロコンピュータシス
テムの第４の実施例の動作について説明する。図３に示
されている信号入力端子12により、モード選択ビットと
して”０”がモード設定レジスタ24に書き込まれている
場合、または図４に示されているマスクROM により、モ
ード選択ビットとして”０”が設定されている場合、前
述の如く、図14に示されているような従来のマイクロコ
ンピュータシステムにおいて内蔵ROM に60Ｋバイトを割
り当てた場合のメモリ領域の割り当てになる。即ち、図
６に実線にて示されているように、スイッチング素子8a
は接地されて”Ｌ”レベルの信号をORゲート7aへ出力
し、スイッチング素子8bは第２のアドレス検出器9bの出
力信号をORゲート7bへ出力し、スイッチング素子8cは接
地されて”Ｌ”レベルの信号をORゲート7bへ出力し、ス
イッチング素子8dは接地されて”Ｌ”レベルの信号をOR
ゲート7aへ出力し、スイッチング素子8eは第３のアドレ
ス検出器9cの出力信号をORゲート7bへ出力するようにア
ドレス空間切り換え回路８が制御される。

【００７０】従って、ORゲート7aには、第１のアドレス
検出器9aの出力信号と”Ｌ”レベルの信号と”Ｌ”レベ
ルの信号とがが入力され、その出力信号は第１のアドレ
ス検出器9aの出力信号と同じになる。また、ORゲート7b
には、第２のアドレス検出器9bの出力信号と第３のアド
レス検出器9cの出力信号と”Ｌ”レベルの信号とが入力
され、その出力信号は第２のアドレス検出器9bの出力信
号と第３のアドレス検出器9cの出力信号とのOR信号にな
る。

【００７１】このようなアドレス空間切り換え回路８の
動作により、CPU 21からアドレス”000087H ”から”00
0FFFH ”までの範囲のアドレス信号が出力された場合に
はORゲート7aの出力信号は”Ｈ”レベルになる。換言す
れば、ORゲート7aは外部拡張領域としてアドレス”0000
87H ”から”000FFFH ”までのバンク０内の領域を選択
する。また、CPU 21からアドレス”001000H ”から”01
DFFFH ”までの範囲のアドレス信号が出力された場合に
はORゲート7bの出力信号は”Ｈ”レベルになる。換言す
れば、ORゲート7bは内部ROM 領域としてアドレス”00E0
00H ”から”00FFFFH ”までのバンク０内の領域を選択
する。これは、従来のマイクロコンピュータシステムに
おいて内蔵ROM に60Ｋバイトを割り当てた場合の図14に
示されているメモリ領域の割り当てと同じである。

【００７２】一方、モード選択ビットとして”１”がモ
ード設定レジスタ24に書き込まれた場合、図６に破線に
て示されているように、スイッチング素子8aは第２のア
ドレス検出器9bの出力信号をORゲート7aへ出力し、スイ
ッチング素子8bは接地されて”Ｌ”レベルの信号をORゲ
ート7bへ出力し、スイッチング素子8cは第４のアドレス
検出器9dの出力信号をORゲート7bへ出力し、スイッチン
グ素子8dは第３のアドレス検出器9cの出力信号をORゲー
ト7aへ出力し、スイッチング素子8eは接地されて”Ｌ”
レベルの信号をORゲート7bへ出力するようにアドレス空
間切り換え回路８が制御される。

【００７３】従って、ORゲート7aには、第１のアドレス
検出器9aの出力信号と第２のアドレス検出器9bの出力信
号と第３のアドレス検出器9cの出力信号とが入力され、
その出力信号は３者のOR信号になる。また、ORゲート7b
には、”Ｌ”レベルの信号と第４のアドレス検出器9dの
出力信号と”Ｌ”レベルの信号とが入力され、その出力
信号は第４のアドレス検出器9dのみになる。

【００７４】このようなアドレス空間切り換え回路８の
動作により、CPU 21からアドレス”000087H ”から”00
FFFFH ”までの範囲のアドレス信号が出力された場合に
はORゲート7aは外部メモリ空間選択信号43を”Ｈ”レベ
ルにして外部拡張領域としてアドレス”000087H ”か
ら”00FFFFH ”までのバンク０内の領域３を選択する。
また、CPU 21からアドレス”010000H ”から”01FFFFH
”までの範囲のアドレス信号が出力された場合にはOR
ゲート7bは内部ROM 領域選択信号42を”Ｈ”レベルにし
て内部ROM 領域としてアドレス”010000H ”から”01FF
FFH ”までのバンク１内の領域16を選択する。この場
合、図５に示されているように、内部ROM 領域の64Ｋバ
イトは全てがバンク１内に割り当てられるようにシフト
される。

【００７５】これにより、割り込みベクトル領域４をも
含めた内部ROM 領域の全てがバンク１に配置されるの
で、内部ROM 領域と外部拡張領域とをそれぞれ異なるバ
ンクに分離して配置することが可能になる。

【００７６】次に、本発明のマイクロコンピュータシス
テムの第５の実施例について説明する。本第５の実施例
は以下のような考え方に基づいている。前述の第１の実
施例においては、マイクロコンピュータ20がプログラム
の実行に伴って内部ROM 領域をバンク０からバンク１へ
移動していた。しかし、本実施例では、バンク１の領域
を予め複数に分割しておき、それぞれを必要に応じてバ
ンク１へ移動可能に構成している。

【００７７】図７は本第５の実施例のマイクロコンピュ
ータシステムのアドレス空間の移動を示す模式図であ
る。図７において、バンク０内の参照符号１及び２は前
述同様の SFR領域及び内蔵RAM 領域であり、参照符号10
が割り込みベクトル領域４を含めた内部ROM 領域として
使用可能な領域であり、図12に示されている従来例の参
照符号37で示されている領域と参照符号４で示されてい
る領域とを合わせた領域に相当する。

【００７８】この参照符号10で示されている領域の内の
参照符号17で示されているアドレス”2000H ”から”2F
FFH ”までの内部ROM 領域(II)がバンク１内の参照符号
19で示されている領域へ移動され、他の参照符号18で示
されているアドレス”0087H”から”1FFFH ”までの内
部ROM 領域(I) 及びアドレス”3000H ”から”FFFFH”
までの内部ROM 領域(III) は移動されない領域であると
する。

【００７９】図８は、上述のようなアドレス領域の移動
を可能にするための本発明のマイクロコンピュータシス
テムの第５の実施例に備えられているアドレス空間切り
換え手段の構成例を示すブロック図である。図８におい
て、参照符号21及び24は図２に示されている第１の実施
例と同様にCPU 及びモード設定レジスタであり、それら
の機能も同様である。

【００８０】参照符号90はバンク０用のアドレス検出回
路を、92はバンク１用のアドレス検出回路をそれぞれ示
している。アドレス検出回路91はその内部に16個の第１
乃至第16のアドレス検出器900 乃至915 を有し、アドレ
ス検出回路92はその内部に16個の第１乃至第16のアドレ
ス検出器920 乃至935 を有している。

【００８１】アドレス検出器900 はアドレス”000087H
”から”000FFFH ”の範囲のアドレス信号を検出した
場合に、アドレス検出器901 はアドレス”001000H ”か
ら”001FFFH ”の範囲のアドレス信号を検出した場合
に、アドレス検出器902 はアドレス”002000H ”から”
002FFFH ”の範囲のアドレス信号を検出した場合に、・
・・アドレス検出器915 はアドレス”00F000H ”から”
00FFFFH ”の範囲のアドレス信号を検出した場合にそれ
ぞれ”Ｈ”レベルの信号を出力する。

【００８２】アドレス検出器900 の出力信号はORゲート
70a に、アドレス検出器901 の出力信号は切り換え回路
801 に、アドレス検出器902 の出力信号は切り換え回路
802に、・・・アドレス検出器915 の出力信号は切り換
え回路815 にそれぞれ入力されている。各切り換え回路
801 乃至815 の第１の出力信号はORゲート70a に、第２
の出力信号はORゲート70b にそれぞれ入力されている。

【００８３】アドレス検出器920 の出力信号はORゲート
70b に、アドレス検出器921 の出力信号は切り換え回路
821 に、アドレス検出器922 の出力信号は切り換え回路
822に、・・・アドレス検出器935 の出力信号は切り換
え回路835 にそれぞれ入力されている。各切り換え回路
821 乃至835 の第１の出力信号はORゲート70a に、第２
の出力信号はORゲート70b にそれぞれ入力されている。

【００８４】参照符号100 は領域設定レジスタであり、
バンク０からバンク１へ移動されるべき領域を指定する
４ビットのデータB0〜B3がCPU 21により書き込まれる。
この領域設定レジスタ 100の各ビットB0〜B3はそのまま
第１の出力信号として出力されると共にインバータによ
り反転されて第２の出力信号として出力される。

【００８５】参照符号201 乃至215 はいずれも５入力の
ANDゲートである。それぞれの ANDゲート201 乃至215
には、モード設定レジスタ24の出力信号が共通に入力さ
れる他、領域設定レジスタ 100の各ビットB0〜B3それぞ
れの第１または第２の出力との５本の信号が入力され
る。各 ANDゲート201 乃至215 の出力信号は切り換え回
路801 乃至815 にそれぞれ直接入力されると共に、イン
バータを介して切り換え回路821 乃至835 にもそれぞれ
入力されている。

【００８６】詳細は省略するが、モード設定レジスタ24
に”１”が書き込まれている状態において、領域設定レ
ジスタ 100に設定される16通りのデータの内の”0000”
を除く15通りそれぞれに応じて ANDゲート201 乃至215
の内のいずれか一つの出力信号が”Ｈ”レベルになるよ
うに、各 ANDゲート201 乃至215 の入力信号が設定され
ている。

【００８７】具体的にはたとえば、モード設定レジスタ
24に”１”が書き込まれており、領域設定レジスタ 100
にデータ”0010”が設定された場合には、 ANDゲート20
2 の出力信号のみが”Ｈ”レベルになり、切り換え回路
802 に直接入力されると共に、切り換え回路822 にイン
バータを介して入力される。

【００８８】図９はアドレス検出器902 の出力信号及び
ANDゲート202 の出力信号が入力される切り換え回路80
2 の構成を示す回路図であり、他の各切り換え回路801,
803乃至815 及び821 乃至835 も同一に構成されてい
る。図９において、参照符号80a は第１のスイッチング
素子を、80b は第２のスイッチング素子をそれぞれ示し
ている。第１のスイッチング素子80a は、第１端子が接
地され、第２端子がアドレス検出器902 の出力信号に接
続され、共通端子がORゲート70a の入力端子と接続され
ている。また、第２のスイッチング素子80bは、第１端
子がアドレス検出器902 の出力信号に接続され、第２端
子が接地され、共通端子がORゲート70b の入力端子と接
続されている。

【００８９】そして、 ANDゲート202 の出力信号が”
Ｌ”レベルである場合は図９に実線にて示されているよ
うに、第１のスイッチング素子80a は接地されて”Ｌ”
レベルの信号をORゲート70a へ出力し、第２のスイッチ
ング素子80b はアドレス検出器902 の出力信号をORゲー
ト70b へ出力する。逆に、 ANDゲート202 の出力信号
が”Ｈ”レベルである場合は図９に破線にて示されてい
るように、第１のスイッチング素子80a はアドレス検出
器902 の出力信号をORゲート70a へ出力し、第２のスイ
ッチング素子80b は接地されて”Ｌ”レベルの信号をOR
ゲート70b へ出力する。

【００９０】なお、上述の説明では、切り換え回路802
内の各スイッチング素子80a, 80bは機械的なスイッチで
あるかのように説明されているが、これはあくまでも説
明の便宜を図るためであり、実際にはトランジスタある
いはゲート素子等にて構成可能なことは言うまでもな
い。

【００９１】他の各切り換え回路801, 803乃至815 も同
様に、それぞれに接続されている ANDゲート201, 203乃
至215 の出力信号が”Ｌ”レベルである場合は”Ｌ”レ
ベルの信号をORゲート70a へ出力し、それぞれが接続さ
れているアドレス検出器901,903乃至915 の出力信号をO
Rゲート70b へ出力し、逆に、それぞれに接続されてい
る ANDゲート201, 203乃至215 の出力信号が”Ｈ”レベ
ルである場合はそれぞれが接続されているアドレス検出
器901, 903乃至915 の出力信号をORゲート70aへ出力
し、”Ｌ”レベルの信号をORゲート70b へ出力する。

【００９２】一方、各切り換え回路821 乃至835 は、そ
れぞれに接続されている ANDゲート201 乃至215 の出力
信号が”Ｌ”レベルである場合はそれぞれが接続されて
いるアドレス検出器901 乃至915 の出力信号をORゲート
70a へ出力し、”Ｌ”レベルの信号をORゲート70b へ出
力し、逆に、それぞれに接続されている ANDゲート201
乃至215 の出力信号が”Ｈ”レベルである場合は”Ｌ”
レベルの信号をORゲート70a へ出力し、それぞれが接続
されているアドレス検出器901 乃至915 の出力信号をOR
ゲート70b へ出力する。

【００９３】次に、上述のような本発明のマイクロコン
ピュータシステムの第５の実施例の動作について以下に
説明する。通常は、CPU 21はモード設定レジスタ24に”
０”を書き込んでいるので、各 ANDゲート201 乃至215
の出力信号は”Ｌ”レベルになる。従って、各切り換え
回路801 乃至815 はORゲート70a へそれぞれに接続され
ているアドレス検出器901乃至915 の出力信号を、ORゲ
ート70b へ”Ｌ”レベルの信号をそれぞれ出力してい
る。また、アドレス検出器900 の出力信号もORゲート70
a に入力されている。一方、各切り換え回路821 乃至83
5 はORゲート70a へ”Ｌ”レベルの信号を、ORゲート70
b へそれぞれに接続されているアドレス検出器901 乃至
915 の出力信号をそれぞれ出力している。また、アドレ
ス検出器920 の出力信号もORゲート70bに入力されてい
る。

【００９４】従って、アドレス”000087H ”から”00FF
FFH ”までの範囲のアドレス信号がCPU 21から出力され
た場合にはORゲート70a の出力信号、即ち内部ROM 領域
以外のアドレスがアクセスされていることを示す外部メ
モリ空間選択信号43が”Ｈ”レベルになり、アドレス”
010000H ”から”01FFFFH ”までの範囲のアドレス信号
がCPU 21から出力された場合にはORゲート70b の出力信
号、即ち内部ROM のアドレスがアクセスされていること
を示す内部ROM 選択信号42が”Ｈ”レベルになる。

【００９５】たとえば、マイクロコンピュータ20がプロ
グラムを実行中に、図７に参照符号17にて示されている
バンク０のアドレス”002000H ”から”002FFFH ”まで
の領域をバンク１へ移動する必要が生じた場合、CPU 21
はモード設定レジスタ24に”１”を、領域設定レジスタ
100に領域17を指定するデータ”0010”を書き込む。こ
れにより、 ANDゲート202 の出力信号が”Ｈ”レベルに
なって切り換え回路802 に与えられるので、切り換え回
路802 はORゲート70a へ”Ｌ”レベルの信号を、ORゲー
ト70b へアドレス検出器901 の出力信号をそれぞれ出力
する状態になる。一方、 ANDゲート202 の出力信号が反
転された”Ｌ”レベルの信号が切り換え回路822 に与え
られるので、切り換え回路822 はORゲート70a へアドレ
ス検出器901 の出力信号を、ORゲート70b へ”Ｌ”レベ
ルの信号をそれぞれ出力する状態になる。

【００９６】以上により、図７に示されているように、
それまではバンク０のアドレス”2000H ”から”2FFFH
”までに割り当てられていた領域17がバンク１のアド
レス”012000H ”から”012FFFH ”までの領域19へ移動
されたことになる。

【００９７】なお、上述の第５の実施例では、バンク０
内の予め区画された領域それぞれはバンク１内の予め対
応付けられた領域へ移動するように構成されているが、
領域設定レジスタ 100を二組備え、それらに対応して A
NDゲート201 乃至215 も二組備え、二組の ANDゲート20
1 乃至215 により切り換え回路801 乃至815 と切り換え
回路821 乃至835 とを個別に制御する構成を採れば、バ
ンク０内の予め区画された領域をバンク１内の予め区画
された領域の内の任意の領域へ移動させることが可能に
なる。

【００９８】

【発明の効果】以上に詳述したように本発明のマイクロ
コンピュータシステムによれば、内部ROM 領域のアドレ
ス空間での配置が、シングルチップマイクロコンピュー
タ及び外部メモリを接続したシステムのいずれにおいて
も最適に配置されるように切り換えられる。

【００９９】また、その際の切り換えは、マイクロコン
ピュータシステム自身のプログラムの実行上の必要性に
応じて、あるいは外部からの信号入力により製品として
シングルチップマイクロコンピュータとするかまたは外
部メモリを接続したシステムとするかに応じて、更には
内部ROM がマスクROM で構成されている場合にはその製
造工程において予め設定可能になる。

【０１００】更に、モードの切り換えがプログラム実行
によらない場合には、割り込みベクトル領域を含む内部
ROM 領域全体をより好ましいアドレス空間に配置するこ
とにより、専用のプログラミングを行なって実行速度を
向上させることも可能になる。

【０１０１】また更に、内部ROM 領域を予め複数の区画
に分割しておき、いずれかの区画をプログラムの実行に
従って別の領域に配置することも可能であり、専用のプ
ログラミングを行なって実行速度を向上させることも可
能になる。

【図面の簡単な説明】

【図１】 本発明のマイクロコンピュータシステムの第
１の実施例のアドレス配置を示すアドレス空間マップの
模式図である。

【図２】 図１に示されているアドレス領域の割り当て
を可能にするための本発明のマイクロコンピュータシス
テムに備えられているアドレス空間切り換え手段の構成
例を示すブロック図である。

【図３】 本発明のマイクロコンピュータシステムの第
２の実施例の要部の構成を示すブロック図である。

【図４】 本発明のマイクロコンピュータシステムの第
３の実施例の要部の構成例を示すブロック図である。

【図５】 本発明のマイクロコンピュータシステムの第
４の実施例のアドレス配置を示すアドレス空間マップの
模式図である。

【図６】 図５に示されているアドレス領域の割り当て
を可能にするための本発明のマイクロコンピュータシス
テムに備えられているアドレス空間切り換え手段の構成
例を示すブロック図である。

【図７】 本発明のマイクロコンピュータシステムの第
５の実施例によるアドレス空間の移動を示す模式図であ
る。

【図８】 図７に示されているようなアドレス領域の移
動を可能にするための本発明のマイクロコンピュータシ
ステムの第５の実施例に備えられているアドレス空間切
り換え手段の構成例を示すブロック図である。

【図９】 図８に示されている切り換え回路の構成を示
す回路図である。

【図１０】 従来の一般的なマイクロコンピュータシス
テムのシングルチップマイクロコンピュータの内部構成
及びその外部に接続される周辺機器の構成例を示すブロ
ック図である。

【図１１】 従来の一般的なシングルチップマイクロコ
ンピュータの内部ROM のより具体的な構成を示すブロッ
ク図である。

【図１２】 従来のマイクロコンピュータシステムにお
いて、メモリ拡張モード時のアドレス配置の一例を示す
模式図である。

【図１３】 従来のマイクロコンピュータシステムにお
いて、メモリ拡張モード時のアドレス配置の他の例を示
す模式図である。

【図１４】 従来のマイクロコンピュータシステムにお
いて、メモリ拡張モード時のアドレス配置の更に他の例
を示す模式図である。

【符号の説明】

８ アドレス空間切り換え回路、９ アドレス検出回
路、12 信号入力端子、20 ワンチップマイクロコンピ
ュータ、21 CPU 、22 内部ROM(マスクROM)、24モード
設定レジスタ、32 外部ROM 、33 外部RAM 、35 アド
レスデコーダ、90 アドレス検出回路、92 アドレス検
出回路。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成７年４月６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項４

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】参照符号４で示されている範囲は割り込み
ベクトル領域を示している。この割り込みベクトル領域
４はアドレス”E000H ”から”FFFFH ”までの領域であ
り、割り込み発生時に実行されるべき割り込みハンドラ
へのジャンプ先アドレスが格納されている。参照符号37
で示されている範囲は上述の SFR領域１, 内部RAM 領域
２及び割り込みベクトル領域４以外の領域を示してい
る。この領域37は内部ROM 領域として使用可能な領域、
即ち内部ROM 22のアドレスを割り当てることが可能な領
域である。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】図14は、上述の図12に示されているアドレ
ス配置において、内部ROM 領域として使用可能な領域37
の内のアドレス”1000H ”から”DFFFH ”までの60Ｋバ
イトの領域及び割り込みベクトル領域４を合わせた領域
40を内部ROM 領域に割り当て、残りのアドレス”0087H
”から”0FFF”までの領域38を未使用領域とした場合
の模式図である。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】一方、図13に示されている例の場合、外部
資源、特に外部ROM 32, 外部RAM 33をアクセスするに
は、CPU 21からバスI/F 27を介してアドレスが外部アド
レスバス250 へ出力され、外部RAM 33に与えられること
によりアクセスされる。これにより、外部RAM 33はバス
I/F 27を介して外部データバス260 へ出力されたデータ
を対応するアドレスに格納し、あるいは対応するアドレ
スから外部データバス260 へデータを出力する。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】

【実施例】〔第１の実施例〕 以下、本発明をその実施例を示す図面
に基づいて詳述する。図１は本発明のマイクロコンピュ
ータシステム、即ちシングルチップマイクロコンピュー
タ（以下、マイクロコンピュータという）を核とし、そ
れに外部メモリが接続されたシステムの第１の実施例の
アドレス配置を示すアドレス空間マップの模式図であ
る。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００３４

【補正方法】変更

【補正内容】

【００３４】参照符号２は内部RAM 領域を示している。
この内部RAM 領域２はアドレス”0080H ”から”0086H
”までの領域であり、内部RAM 23のアドレスが割り当
てられている。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００３５

【補正方法】変更

【補正内容】

【００３５】参照符号３は外部ROM 32, 外部RAM 33等の
外部資源が割り当てられる外部拡張領域であり、本発明
のマイクロコンピュータシステムでは内部ROM 領域をバ
ンク１に切り換えたために、従来は内部ROM 領域であっ
た領域が空いた後の領域に外部拡張領域３が割り当てら
れている。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００３６

【補正方法】変更

【補正内容】

【００３６】参照符号４は、割り込み発生時に実行され
るべき割り込みハンドラへのジャンプ先アドレスが格納
されている割り込みベクトル領域を示している。なお、
この割り込みベクトル領域４は、従来同様にバンク０の
内部ROM 領域の終端部のアドレス”E000H ”から”FFFF
H ”までの領域が割り当てられている。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００４０

【補正方法】変更

【補正内容】

【００４０】また、図２において参照符号８はアドレス
空間切り換え回路を示しており、上述の各アドレス検出
器9a, 9b, 9c, 9dからの出力信号が入力されている。ア
ドレス空間切り換え回路８内には３個のスイッチング素
子8a, 8b, 8cが備えられている。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００４２

【補正方法】変更

【補正内容】

【００４２】２入力のORゲート7aの一方の入力端子には
第１のアドレス検出器9aの出力信号が入力され、他方の
入力端子には上述のスイッチング素子8aの共通端子が接
続されている。また、３入力のORゲート7bの第１の入力
端子には上述のスイッチング素子8bの共通端子が接続さ
れ、第２の入力端子には第３のアドレス検出器9cの出力
信号が入力され、第３の入力端子には上述のスイッチン
グ素子8cの共通端子が接続されている。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００４４

【補正方法】変更

【補正内容】

【００４４】ORゲート7aの出力信号43は内部ROM 領域以
外のアドレスがアクセスされていることを示す外部メモ
リ空間選択信号である。また、ORゲート7bの出力信号は
内部ROM のアドレスがアクセスされていることを示す信
号である。なお、ORゲート7bの出力信号は図11に示され
ている内部ROM 領域選択信号42に相当する。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００５６

【補正方法】変更

【補正内容】

【００５６】〔第２の実施例〕ところで、上述の第１の
実施例では、モード設定レジスタ24にモード設定ビット
をプログラムの実行に応じてCPU 21が書き込む構成とし
ているが、他の構成を採ることも勿論可能である。図３
はそのような本発明のマイクロコンピュータシステムの
第２の実施例の要部の構成を示すブロック図である。

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】００６０

【補正方法】変更

【補正内容】

【００６０】〔第３の実施例〕更に、マイクロコンピュ
ータ20の内部ROM 22がマスクROM である場合、その内の
１ビットをモード設定ビットとし、製造工程においてそ
のビットの値を”１”または”０”のいずれかに予め固
定して設定することが可能である。図４はそのような本
発明のマイクロコンピュータシステムの第３の実施例の
要部の構成例を示すブロック図であり、マスクROM とし
て構成されている内部ROM22内の１ビットの値をアドレ
ス空間切り換え回路８に与えるように構成してある。

【手続補正１４】

【補正対象書類名】明細書

【補正対象項目名】００６１

【補正方法】変更

【補正内容】

【００６１】従って、マイクロコンピュータ20の製造工
程において、マスクROM である内部ROM 22のモード設定
ビットの記憶値が”０”になるように、または”１”に
なるようにマスクパターンを選択することにより、前述
の第２の実施例と同様の効果が得られる。

【手続補正１５】

【補正対象書類名】明細書

【補正対象項目名】００６２

【補正方法】変更

【補正内容】

【００６２】〔第４の実施例〕図５は本発明のマイクロ
コンピュータシステムの第４の実施例のアドレス配置を
示すアドレス空間マップの模式図である。本第４の実施
例は以下のような考え方に基づいている。前述の第１の
実施例においては、マイクロコンピュータ20がプログラ
ムの実行に伴って内部ROM 領域の切り換えを行なうた
め、割り込みベクトル領域４はいずれの場合にも共通の
固定した領域に割り当てておく方が好ましい。しかし、
上述の第２及び第３の実施例においては、マイクロコン
ピュータ20がプログラムの実行に伴って内部ROM 領域の
切り換えを行なうのではなく、製品として出荷される時
点でそれが割り当てられている領域は固定されている。
従って、割り込みベクトル領域に関しても、アドレス空
間内のいずれの領域に割り当てられていても、それが固
定されてさえいれば問題は生じない。このような観点か
ら、本実施例では、割り込みベクトル領域をも含めた内
部ROM 領域の全体をシングルチップモードとメモリ拡張
モードとで重複しないように割り当てる。

【手続補正１６】

【補正対象書類名】明細書

【補正対象項目名】００６３

【補正方法】変更

【補正内容】

【００６３】図５において、参照符号１，２，３及び４
は前述の図１と同様に SFR領域, 内部RAM 領域, 外部拡
張領域及び割り込みベクトル領域をそれぞれ示してい
る。

【手続補正１７】

【補正対象書類名】明細書

【補正対象項目名】００６４

【補正方法】変更

【補正内容】

【００６４】この図５に示されている第４の実施例と前
述の図１に示されている第１の実施例との相違は、バン
ク０の SFR領域１及び内部RAM 領域２以外のアドレス”
0087H ”から”FFFFH ”までの全ての領域が外部拡張領
域３に割り当てられ、割り込みベクトル領域４を合わせ
た内部ROM 領域の全てが参照符号16にて示されているよ
うにバンク１の全領域に割り当てられていることであ
る。

【手続補正１８】

【補正対象書類名】明細書

【補正対象項目名】００６５

【補正方法】変更

【補正内容】

【００６５】図６は、上述のようなアドレス領域の割り
当てを可能にするための本発明の第４の実施例のマイク
ロコンピュータシステムのマイクロコンピュータ20に備
えられているアドレス空間切り換え手段の構成例を示す
ブロック図である。なお、図６に示されているアドレス
空間切り換え手段の構成は基本的には図２に示されてい
る第１の実施例のアドレス空間切り換え手段と同様であ
るので、両者の相違についてのみ説明する。

【手続補正１９】

【補正対象書類名】明細書

【補正対象項目名】００７３

【補正方法】変更

【補正内容】

【００７３】従って、ORゲート7aには、第１のアドレス
検出器9aの出力信号と第２のアドレス検出器9bの出力信
号と第３のアドレス検出器9cの出力信号とが入力され、
その出力信号は３者のOR信号になる。また、ORゲート7b
には、”Ｌ”レベルの信号と第４のアドレス検出器9dの
出力信号と”Ｌ”レベルの信号とが入力され、その出力
信号は第４のアドレス検出器9dの出力信号のみになる。

【手続補正２０】

【補正対象書類名】明細書

【補正対象項目名】００７６

【補正方法】変更

【補正内容】

【００７６】〔第５の実施例〕次に、本発明のマイクロ
コンピュータシステムの第５の実施例について説明す
る。本第５の実施例は以下のような考え方に基づいてい
る。前述の第１の実施例においては、マイクロコンピュ
ータ20がプログラムの実行に伴って内部ROM 領域をバン
ク０からバンク１へ移動していた。しかし、本実施例で
は、バンク１の領域を予め複数に分割しておき、それぞ
れを必要に応じてバンク１へ移動可能に構成している。

【手続補正２１】

【補正対象書類名】明細書

【補正対象項目名】００７７

【補正方法】変更

【補正内容】

【００７７】図７は本第５の実施例のマイクロコンピュ
ータシステムのアドレス空間の移動を示す模式図であ
る。図７において、バンク０内の参照符号１及び２は前
述同様の SFR領域及び内部RAM 領域であり、参照符号10
が割り込みベクトル領域４を含めた内部ROM 領域として
使用可能な領域であり、図12に示されている従来例の参
照符号37で示されている領域と参照符号４で示されてい
る領域とを合わせた領域に相当する。

【手続補正２２】

【補正対象書類名】明細書

【補正対象項目名】００７８

【補正方法】変更

【補正内容】

【００７８】この参照符号10で示されている領域の内の
参照符号17で示されているアドレス”2000H ”から”2F
FFH ”までの内部ROM 領域(II)がバンク１内の参照符号
19で示されている領域へ移動され、他の参照符号16で示
されているアドレス”0087H”から”1FFFH ”までの内
部ROM 領域(I) 及び参照符号16で示されているアドレ
ス”3000H ”から”FFFFH ”までの内部ROM 領域(III)
は移動されない領域であるとする。

【手続補正２３】

【補正対象書類名】明細書

【補正対象項目名】００９４

【補正方法】変更

【補正内容】

【００９４】従って、アドレス”000087H ”から”00FF
FFH ”までの範囲のアドレス信号がCPU 21から出力され
た場合にはORゲート70a の出力信号、即ち内部ROM 領域
以外のアドレスがアクセスされていることを示す外部メ
モリ空間選択信号43が”Ｈ”レベルになり、アドレス”
010000H ”から”01FFFFH ”までの範囲のアドレス信号
がCPU 21から出力された場合にはORゲート70b の出力信
号、即ち内部ROM のアドレスがアクセスされていること
を示す内部ROM 領域選択信号42が”Ｈ”レベルになる。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 プログラムを実行するCPU と、前記CPU
   によるプログラムの実行によりアクセスされ、割り込み
   処理のためのプログラムのアドレスを記憶した割り込み
   ベクトル領域を有する内部ROM を含む内部資源とが同一
   チップ上に構成されたシングルチップマイクロコンピュ
   ータと、 前記シングルチップマイクロコンピュータに接続され、
   前記CPU によるプログラムの実行によりアクセスされる
   外部資源とを備え、 前記内部ROM がアドレス空間内の第１の領域に割り当て
   られており且つ前記CPU が前記内部資源のみをアクセス
   可能な第１のモードと、前記CPU が前記内部資源及び外
   部資源のいずれをもアクセス可能な第２のモードとのい
   ずれのモードでも動作可能なマイクロコンピュータシス
   テムにおいて、 前記CPU が出力したアドレスをデコードしてアドレス空
   間内を任意にアクセスするアドレスデコード手段と、 前記第２のモードでの動作時に、アドレス空間切り換え
   ビットとして第１の値が設定されており且つ前記CPU が
   前記内部ROM の全領域のアドレスに対応する前記第１の
   領域のアドレスを出力した場合に前記アドレスデコード
   手段に前記内部ROM をアクセスさせ、アドレス空間切り
   換えビットとして第２の値が設定されており且つ前記CP
   U が前記内部ROM の前記割り込みベクトル領域以外の領
   域のアドレスに対応する前記第１の領域とは異なる第２
   の領域のアドレスを出力した場合に前記アドレスデコー
   ド手段に前記内部ROM の前記割り込みベクトル領域以外
   の領域をアクセスさせるアドレス空間切り換え手段とを
   備えたこととを特徴とするマイクロコンピュータシステ
   ム。
2. 【請求項２】 更に、前記アドレス空間切り換えビット
   が書き込まれるレジスタを備え、 前記CPU がプログラムの実行に応じて前記レジスタに第
   １または第２の値を書き込むことを可能にしてあること
   を特徴とする請求項１に記載のマイクロコンピュータシ
   ステム。
3. 【請求項３】 更に、前記アドレス空間切り換えビット
   が書き込まれるレジスタと、信号入力端子を備え、 前記入力端子に入力される電圧レベルに応じて前記レジ
   スタに第１または第２の値が書き込まれるべくなしてあ
   ることを特徴とする請求項１に記載のマイクロコンピュ
   ータシステム。
4. 【請求項４】 前記内部ROM がマスクROM で構成されて
   おり、 前記マスクROM に、そのの製造工程において、前記アド
   レス空間切り換えビットとして第１または第２の値が予
   め書き込まれていることを特徴とする請求項１に記載の
   マイクロコンピュータシステム。
5. 【請求項５】 前記アドレス空間切り換え手段は、 アドレス空間切り換えビットとして第１の値が設定され
   ており且つ前記CPU が前記内部ROM の全領域のアドレス
   に対応する前記第１の領域のアドレスを出力した場合、
   及びアドレス空間切り換えビットとして第２の値が設定
   されており且つ前記CPU が前記内部ROM の全領域のアド
   レスに対応する前記第１の領域とは異なる第２の領域の
   アドレスを出力した場合のいずれにおいても、前記アド
   レスデコード手段に前記内部ROM の全領域をアクセスさ
   せるべくなしてあることを特徴とする請求項３または４
   に記載のマイクロコンピュータシステム。
6. 【請求項６】 前記アドレス空間切り換え手段は、 アドレス空間切り換えビットとして第１の値が設定され
   ており且つ前記CPU が前記内部ROM の全領域のアドレス
   に対応する前記第１の領域内の複数に区画された領域の
   いずれかのアドレスを出力した場合、及びアドレス空間
   切り換えビットとして第２の値が設定されており且つ前
   記CPU が出力したアドレスに対応して前記第１の領域と
   は異なる領域のアドレスを出力した場合のいずれにおい
   ても、前記CPU が出力したアドレスに対応する前記内部
   ROM の領域を前記アドレスデコード手段にアクセスさせ
   るべくなしてあることを特徴とする請求項３または４に
   記載のマイクロコンピュータシステム。