JPH04359335A

JPH04359335A - メモリアクセス方式

Info

Publication number: JPH04359335A
Application number: JP13459491A
Authority: JP
Inventors: Atsushi Fujihira; 藤平　淳
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-06-06
Filing date: 1991-06-06
Publication date: 1992-12-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、接続される装置によっ
てバス幅を変化させてデータ転送を行うデータ処理シス
テムに関する。

【０００２】データ処理システムで使用されるダイレク
トメモリアクセス制御装置の中には、接続される装置の
ビット構成によって転送するバスの幅（ビット数）を変
化させ、例えば１６ビットバスでの転送処理と３２ビッ
トバスでの転送処理をサポートするものがある。

【０００３】上記のようなダイレクトメモリアクセス制
御装置を使用して異なるバス幅に対応するように構成し
たデータ処理システムのバス幅は、接続される装置の中
で最も広いビット構成に合わせて設定されるが、これに
接続される記憶装置は通常、バス幅と同じ幅（ビット数
）をもつように構成されるため、狭いバス幅の装置を接
続してシステムを構築する場合には記憶装置に使用され
ない記憶素子が生ずることとなる。

【０００４】記憶装置に上記のような非効率が生ずるこ
とを避けるために、狭いバス幅の装置の情報を記憶する
場合に使用されない記憶素子に高位のアドレスを付与し
てアクセス可能とする方法があるが、この方法はバス線
の中で本数が多く、かつ双方向の線であるデータ線の接
続を切替える必要があるため、必要なハードウェア量が
多くなるという問題がある。

【０００５】このため、バス線切替えのような規模の大
きなハードウェアを必要としない簡単な構成で記憶装置
を効率的に使用できるメモリアクセス方式の出現が望ま
れている。

【０００６】

【従来の技術】図６はバス幅を可変とするシステムの概
念図、図７は従来技術の構成図、図８は従来技術の他の
構成図である。

【０００７】図６の（１）　は図示省略されたＣＰＵな
どが搭載されたマザーボード２３とサブボード２０によ
り構成されたデータ処理システムを示す。このシステム
のサブボード２０の内部の処理はローカルＣＰＵ（Ｌ−
ＣＰＵ）２５がバス２７を介してローカルメモリ（Ｌ−
ＭＥＭ）２６にアクセスすることにより行っている。こ
のシステムではサブボード２０が外部のマザーボード２
３との間でデータ転送を行う場合、ダイレクトメモリア
クセス制御回路（以下、ＤＭＡＣと記す）２１の制御に
より、バス２４及びドライバ／レシーバ２８を介してメ
モリ２２とマザーボード２３間でデータ転送を行う。通
常、このような構成ではマザーボード２３とサブボード
２０の内部処理は同一ビット数、例えば３２ビットで行
われ、マザーボード２３とサブボード２０間のバス２４
のバス幅も同じビット数で構成される。

【０００８】図６の（２）　はＣＰＵ３５，メモリ（Ｍ
ＥＭ１，ＭＥＭ２）３２，３６　などを搭載したボード
３０と入出力装置（Ｉ／Ｏ）３３からなるデータ処理シ
ステムを示す。このシステムではＣＰＵ３５はバス３７を介してメモリ
３６とアクセスし、必要な処理を行っているが、入出力
装置３３との間でデータ転送を行う場合にはＤＭＡＣ３
１の制御によりバス３４及びドライバ／レシーバ３８を
介してメモリ３２と入出力装置３３との間でデータ転送
を行う。

【０００９】上記において、図６の（１）　のマザーボ
ード２３とサブボード２０はともに３２ビットの装置と
したが、１６ビットＣＰＵのマザーボードが存在する場
合には、サブボード２０を３２ビットＣＰＵのマザーボ
ードと１６ビットＣＰＵのマザーボードの両方に接続で
きるものとすることが必要な場合が多い。また、図６の
（２）　においても、ボード３０のＣＰＵ３５が３２ビ
ットであるのに対して入出力装置３３に３２ビットのも
のと１６ビットのものが存在する場合がある。

【００１０】このような場合、転送する情報のビット数
に応じたバス幅を設定することによって異なるバス幅で
の転送処理、例えば３２ビットバスでの転送処理と１６
ビットバスでの転送処理をサポートすることができるＤ
ＭＡＣを用いれば、３２ビットの処理装置に３２ビット
の装置と１６ビットの装置のいずれをも接続することが
可能となる。

【００１１】しかし、バス幅を異なる値に設定すること
が可能であっても、メモリはバス幅と同一ビット数で構
成するのが通常であるため、図６（１）　のメモリ２２
、図６（２）のメモリ３２のビット幅は広いバス幅、例
えば３２ビットに合わせて構成されることなる。従って
、狭いバス幅、例えば１６ビットで使用する場合には使
用されない記憶素子があることになる。これを図７によ
って説明する。

【００１２】図７は例えば図６（１）　のメモリ２２に
相当する３２ビット構成のメモリが同図のバス２４に相
当する３２ビットのデータバスに接続されている図を示
す。メモリはそれぞれビット番号０から１５までの１６
ビット（ＩＯ１５：０で表す）　からなる２組のメモリ
素子４１ａ，　４１ｂにより構成され、各メモリ素子４
１ａ，　４１ｂはそれぞれビット番号０から３１までの
３２ビット（Ｄ３１：０で表す）　からなるデータバス
の下位１６ビット（Ｄ１５：０）　のバス４２ａ　と上
位１６ビット（Ｄ３１：１６）のバス４２ｂ　に接続さ
れている。

【００１３】メモリのアドレスはアドレスバス４３より
アドレスデコーダ４４を介して３２ビットを単位として
指定される。従って、１６ビットバスのデータ処理シス
テムとして使用する場合には、データは下位１６ビット
のメモリ素子４１ａ　のみに記憶され、上位１６ビット
のメモリ素子４１ｂ　は使用されないこととなり、メモ
リの使用効率が低下する。

【００１４】図８はメモリの使用効率を高める構成であ
り、上位１６ビットのメモリ素子５１ｂ　を３２ビット
のバス幅で使用するときは上位ビットのデータバス５２
ｂに接続し、１６ビットのバス幅で使用するときは下位
ビットのデータバス５２ａ　に接続するよう、バス幅切
替部５５で切替える。この切替えはバス幅切替部５５内
の切替制御部５６が必要なドライバ／レシーバ５７のみ
を動作させるように制御することによって行う。

【００１５】図８の構成では、メモリのアドレスはアド
レスバス５３よりアドレス制御部５８を介して指定され
るが、上位ビットのメモリ素子５１ｂ　はアドレスの最
上位桁（以下、ＡＭＳＢ　と記す）とバス幅情報ＢＵＳ
３２の論理和（ＯＲ）出力によって動作可能状態に設定
され、下位ビットのメモリ素子５１ａ　はＡＭＳＢ　に
よって非動作状態に設定される。なお、ＢＵＳ３２は３
２ビットバスのときに“１”、１６ビットバスのときに
“０”とする。

【００１６】これにより、３２ビットバスのときには上
位ビットのメモリ素子５１ｂ　と下位ビットのメモリ素
子５１ａ　の両方が動作可能状態に設定されて３２ビッ
トのデータとしてアクセスされる。また、１６ビットバ
スのときには、ＡＭＳＢ　が“０”ならば下位ビットの
メモリ素子５１ａ　が動作可能状態、上位ビットのメモ
リ素子５１ｂ　が非動作状態に設定され、ＡＭＳＢ　が
“１”ならば上位ビットの記憶素子５１ｂ　が動作可能
状態、下位ビットのメモリ素子５１ａ　が非動作状態に
設定され、１６ビットのデータとしてアクセスされる。

【００１７】しかし、図８の構成は１６ビットと３２ビ
ットを切替えるために双方向のデータバス１６本を切替
可能にする必要があるため、バス幅切替部５５のような
切替えのためのハードウェアの規模が大きくなる。

【００１８】

【発明が解決しようとする課題】バス幅を可変とするシ
ステムを構成する場合、従来技術によりこれを実現させ
ようとすると、狭いバス幅で使用する場合に使用されな
いメモリ素子が生じてメモリの使用効率が低下し、また
、メモリの使用効率を向上させようとすると多数のデー
タバスを切替えるためにハードウェアの規模が大きくな
るという問題が生ずる。

【００１９】本発明は、簡単な構成でメモリの使用効率
が向上できるメモリアクセス方式を提供することを目的
とする。

【００２０】

【課題を解決するための手段】図１は本発明の基本構成
図である。図中、１は入出力装置をメモリアドレス上に
割り当ててアドレスによりアクセスする入出力装置を特
定するメモリマップトＩ／Ｏ処理機能を有し、バス４に
接続されたメモリ２と装置３間のデータ転送を制御する
メモリアクセス制御部、２はビット幅が接続される装置
３の中でより狭いビット幅に合わせて構成されたメモリ
、３はバス４に接続されて前記メモリ２との間でデータ
転送が行われる装置、４はメモリ２と装置３間のデータ
を転送するバス、４ａはバス４の中でデータの下位ビッ
トを転送するデータバス、４ｂは同じくデータの上位ビ
ットを転送するデータバス、４ｃは同じくアドレスバス
、５は前記メモリアクセス制御部１に設けられ、メモリ
アクセス制御部１が接続される装置３のビット幅に応じ
たバス幅でデータ転送を行う場合にメモリマップトＩ／
Ｏ処理の実行の要否を選択設定するメモリアクセス方法
選択部である。

【００２１】また、６は接続される装置３のビット幅に
応じたバス幅情報を前記メモリアクセス方法選択部５に
供給して前記メモリマップトＩ／Ｏ処理実行の要否を選
択せしめるバス幅設定手段、７は前記バス幅設定手段６
より送出される前記バス幅情報に応じてアドレスバス４
ｃ上のアドレス情報を変換してメモリに送出するアドレ
ス変換手段である。

【００２２】

【作用】図１においては、メモリ２はバス３に接続され
るデータ転送相手の装置３の中でより狭いビット構成を
もつ装置に適合するバス幅、即ち、下位のデータバス４
ａのバス幅に合わせたビット数で構成されている。この
ため、メモリ２は装置３が狭いバス幅の場合もこれと同
一ビット数の構成となるため、使用されないビットが生
ずることがない。

【００２３】一方、メモリアクセス制御部１は、入出力
装置をメモリアドレス上に割り当ててアドレスによりア
クセスする入出力装置を特定するメモリマップトＩ／Ｏ
処理機能を有しており、メモリアクセス方法選択部５に
よりこのメモリマップトＩ／Ｏ処理機能を使用するか否
かを選択する。メモリマップトＩ／Ｏ処理機能を使用す
る選択を行えば、データバス４ａ，４ｂを加えた広いバ
ス幅をもつ装置３と、狭いバス幅のビット数で構成され
ているメモリ２、言い換えれば下位のデータバス４ａの
みに接続されたメモリ２との間でデータ転送を行わせる
ことができる。

【００２４】装置３が狭いバス幅、即ち、下位データバ
ス４ａのバス幅をもつ場合はメモリマップトＩ／Ｏ処理
機能を使用することなく、同一バス幅のメモリ２との間
でデータ転送が可能である。

【００２５】データ転送を広いバス幅で行うか、狭いバ
ス幅で行うかは接続される装置３によって決まるため、
バス幅設定手段６に装置３のビット幅に応じたバス幅情
報を設定し、メモリアクセス制御部１のメモリアクセス
方法選択部５とアドレス変換手段６に該バス幅情報を送
る。このバス幅情報によりメモリアクセス方法選択部５
にメモリマップトＩ／Ｏ処理機能を使用するか否かを選
択設定させる。

【００２６】また、バス幅によってメモリアクセス制御
部１よりメモリ２に送出されるアドレス情報を変える必
要があるが、前記バス幅設定手段６よりのバス幅情報を
受信したアドレス変換手段７がアドレスバス４ｃよりの
アドレス情報を変換して記憶装置２に送出する。

【００２７】以上のように、本発明ではビット構成の異
なるデータをバス幅を変化させて転送するデータ処理シ
ステムのメモリを狭いバス幅のビット数で構成するため
、狭いバス幅でデータ転送する場合にもメモリ内に遊休
素子が生ずることがなく、メモリの使用効率を向上する
ことができる。また、このメモリの使用効率向上にはバ
スの切替えを伴わないため、大規模なハードウェアは必
要としない。

【００２８】

【実施例】図２及び図３は本発明の実施例のアドレス割
付け図、図４は本発明の実施例のアドレス変換部構成図
、図５はアドレス空間説明図である。

【００２９】図中、１１はメモリを構成するメモリ素子
の一部、１２は図示省略されたメモリアクセス制御部に
接続されるアドレスバスの一部である。以下に説明する
本発明の実施例は図１の構成を前提とするため図１を併
用して説明する。なお、図６は本発明を適用するシステ
ムの例でもあるので図１と図６を対照させると、図１の
メモリアクセス制御部１が図６のＤＭＡＣ２１または３
１、メモリ２がメモリ２２または３２、装置３がマザー
ボード２３または入出力装置３３、バス４がバス２４ま
たは３４にそれぞれ相当する。

【００３０】先ず、本発明に関連するメモリマップトＩ
／Ｏ処理機能について説明する。メモリマップトＩ／Ｏ
処理は本来入出力装置（以下、Ｉ／Ｏと記す）をメモリ
アドレス上に割り当て、アドレスによってアクセスする
Ｉ／Ｏを特定する処理方法であるが、この処理における
アクセス方法を図５のアドレス空間を示す図を用いて説
明する。

【００３１】３２ビットのバス上に１６ビットポートの
Ｉ／Ｏを接続する場合、メモリマップトＩ／Ｏ方式によ
ってＩ／Ｏのデータ線が図５の３２ビットのバスのバイ
ト位置０，１に接続されているとする。なお、３２ビッ
トのバスでは一度に４バイトがアクセスできるが、アド
レスは４バイト単位でなく、バイト単位に付与するのが
普通である。

【００３２】図５において１６ビットの装置をメモリマ
ップトＩ／Ｏでアクセスする場合、始めにアクセスされ
るアドレスがＡであるとすると、アドレスＡによりａ，
ｂの記憶位置（２バイトで１６ビットとなる）がアクセ
スされる。続くアドレスはｃ，ｄの記憶位置のアドレス
ではなくＡ＋４となり、ｅ，ｆの記憶位置がアクセスさ
れる。これはＩ／Ｏが接続されるバイト位置が固定され
ていると考えるためである。即ち、この方法では記憶位
置がバイト０とバイト１のみであってもアドレスは＋４
づつ進められてアクセスされる。

【００３３】本発明はこのアクセス方法を利用するもの
であり、３２ビットバス上に１６ビット幅のメモリを置
き、これを擬似的にメモリマップトＩ／Ｏと見做してア
クセスさせるものである。

【００３４】図１において、装置３には３２ビットの装
置が接続される場合と１６ビットの装置が接続される場
合があるが、メモリ２が１６ビットで構成されているこ
とを前提として実施例を説明する。

【００３５】本発明においては装置３として３２ビット
の装置が接続される場合に前記メモリマップトＩ／Ｏ処
理を適用する。先ず、３２ビットの装置３がシステムに
組み込まれた場合に例えば装置３のプラグ（図示省略）
を介してバス幅設定手段７にバス幅が３２ビットである
ことを知らせる。バス幅設定手段７はこれによりバス幅
情報を設定し、メモリアクセス制御部（以下、ＭＡＣと
記す）１のメモリアクセス方法選択部５に送ってこれを
メモリマップトＩ／Ｏ処理を適用するように設定させる
。

【００３６】以下、前記選択が行われた状態におけるア
ドレス割付けを図２により説明するが、説明を簡略にす
るため、３２ビットのメモリ素子の８つのエントリ（行
）のみを対象とする。アドレスはバイト単位に付与され
るため、８行で論理的に２進数５桁が必要となるが、こ
の５桁の論理アドレスをＡ４：０、即ち、下位ビットよ
りＡ０〜Ａ４として表す。

【００３７】図２の場合、３２ビットバスではメモリが
１６ビットで構成されていても、メモリマップトＩ／Ｏ
処理で転送を行う場合は各行は４バイトからなると想定
するため、各行の論理アドレスは図の■に示すように４
バイト置きに付与される。図から明らかなように４バイ
ト置きの論理アドレスの下位２ビット（Ａ０，Ａ１）は
すべて０となるため、図１のＭＡＣ１では３２ビットの
データ転送を行う場合には最下位の２ビットを省略し、
■のようにＡ４〜Ａ２の３桁のみを送出する。また、メ
モリも８行のアクセス指定は３桁で行えるので物理アド
レスとして■に示すＡ２〜Ａ０を用いるものとする。

【００３８】従って、バス幅が３２ビットで、メモリ２
が１６ビットである場合には、ＭＡＣ１から送出される
３桁のアドレスのＡ４〜Ａ２をそのままメモリアドレス
のＡ２〜Ａ０にシフトしてアドレス指定を行えばよいこ
ととなる。

【００３９】なお、３２ビット幅の装置３にデータ転送
を行う場合は１回の転送に対してメモリに２回アクセス
する必要があるが、装置３は入出力装置のように低速な
装置である場合が多く、またボード間の転送速度はメモ
リアクセス時間に比して低速でであるのが普通であるた
め、複数回のメモリアクセス時間は殆ど無視できる。

【００４０】次に、図１の装置３とメモリ２が共に１６
ビットである場合のアドレス割付けについて図３により
説明するが、記号等は図２の場合と同様である。この場
合は、装置３が３２ビットでないため、ＭＡＣ１のメモ
リアクセス方法選択部５はメモリマップトＩ／Ｏ処理を
適用しない状態に設定されているため、メモリは本来の
１６ビットのメモリであるとして処理される。従って、
メモリの論理アドレスは図３の■のように２バイト置き
に付与される。２バイト置きに８行のアドレスを付与す
る場合は２進数４桁で表現可能であるが、３２ビットの
場合との比較のため図では５桁で示してある（Ａ４がす
べて０となる）図３から明らかなように、２バイト置き
の論理アドレスの最下位ビット（Ａ０）はすべて０とな
るため、ＭＡＣでは■のようにＡ３〜Ａ１の３ビットで
アドレスを指定する。８行のアドレスを示す■のビット
構成は図２の■と同一であるが、図２がＡ４〜Ａ２の３
桁を使用しているのに対して図３ではＡ３〜Ａ１となっ
ている。これに対してメモリの物理アドレスは転送バス
幅が３２ビットであっても１６ビットであっても同一行
は同一物理アドレスでなければならない。即ち、図３の
■と図２の■は同一でなければならない。

【００４１】このため、転送するバス幅に応じてＭＡＣ
１から送られるアドレスをメモリに送出する前に変換す
る必要がある。図３の■と■を比較すると、■のＡ３と
Ａ２は図２の場合と同様に■のＡ２とＡ１にシフトし、
■のＡ１を■のＡ０の位置に移せばメモリの物理アドレ
スに一致することが判る。

【００４２】この変換は図１のアドレス変換手段７によ
って行われるが、図４にこのアドレス変換手段７の実施
例の構成を示す。図４においてはメモリの８行分のメモ
リ素子１１が図示されており、その物理アドレスがＡ２
〜Ａ０で指定されるようになっている。また、アドレス
バス１２としてＡ４〜Ａ２の４本が示されている。前記
のようにＡ０はビット幅が３２ビットと１６ビットの場
合には使用されないため設けられていない。バス幅情報
１３は前記バス幅設定手段６より入力され、３２ビット
の場合“１”、１６ビットの場合“０”が入力される。また、ＡＮＤ１，ＡＮＤ２は論理積回路、ＯＲは論理和
回路である。

【００４３】図４に示すように、ＭＡＣ（図示省略）よ
り入力されるアドレス情報のうち、Ａ３とＡ２はバス幅
が３２ビットの場合でも１６ビットの場合でもメモリ素
子１１のアドレスＡ１とＡ０にそのまま接続される。ま
た、３２ビットの場合のＡ４はＡＮＤ２でバス幅情報の
“１”と論理積がとられてメモリ素子１１のＡ２に入力
され、１６ビットの場合のＡ１はＡＮＤ１でバス幅情報
“０”の電位反転情報と論理積がとられてメモリ素子１
１のＡ２に入力される。以上により、図２及び図３のア
ドレス割付けに従ったアドレス変換が行われたこととな
る。

【００４４】以上のように、本発明では転送するバス幅
が複数存在する場合にメモリ２をより狭いバス幅のビッ
ト数で構成するため、狭いバス幅でデータ転送を行う場
合にもメモリに遊休メモリ素子が発生することがなく、
またバス切替えなど大規模なハードウェアを必要としな
いため簡単な構成で異なるバス幅でのデータ転送が可能
となる。

【００４５】以上、図２乃至図５によって本発明の実施
例を説明したが、図２乃至図５はあくまで本発明の一実
施例を示したものに過ぎず、本発明が図示したものに限
定されないことは勿論である。例えば、上記の説明にお
いてはバス幅を３２ビットと１６ビットで説明したが、
バス幅のビット数はこれらに限定されるものではなく、
またバス幅が２種類に限定されるものでもない。バス幅
が例えば３２，１６及び８ビットの３種類ある場合に、
メモリのビット幅を１６ビットで構成するか８ビットで
構成するかは各種のビット幅の装置が接続される頻度、
メモリの使用効率及びアクセス時間を考慮して決定され
るものであり、本発明はメモリを最も狭いバス幅に設定
することに限定するものではない。また、図２乃至図４
はメモリの８アドレスのみについて記載しているが、ア
ドレスの増加に伴い、アドレスの桁数が増加し、図４の
アドレス変換部７の構成が変化することは当然である。

【００４６】また、上記本発明の実施例の説明において
は図１の構成を前提としたが、図１についても各種の変
形があり得る。例えば、図１においてはバス幅設定手段
６よりバス幅情報を直接メモリアクセス制御部１に送っ
ているが、バス幅情報を図示省略したＣＰＵを介してメ
モリアクセス制御部１に送っても本発明の効果は変わら
ない。なお、ＣＰＵを介してメモリアクセス方法選択部
５を設定する場合、メモリアクセス方法選択部５におけ
るメモリマップトＩ／Ｏ処理の設定をソフトウェア手段
によって行うのが一般的となるが、本発明はこの設定方
法を排除するものではない。

【００４７】更に、前記バス幅設定部６におけるバス幅
情報の設定は、上記において説明した装置３のプラグよ
りの情報によるほか、周知のディップ・スイッチのよう
なスイッチを適当な装置内に設けたり、ソフト的手段に
より設定することも可能であり、本発明はこれらの変形
を排除しない。

【００４８】

【発明の効果】以上説明したように、本発明においては
、接続される装置によってバス幅を変化させるデータ処
理システムのメモリをより狭いバス幅のビット数で構成
することにより、狭いバス幅でデータ転送を行う場合に
メモリに遊休素子を発生することをなくなし、かつ、バ
ス切替えなど大規模なハードウェアを必要とせずにこれ
を実現するため、メモリの使用効率と経済性を大きく向
上することができる。またこの効果により、異なるバス
幅をもつデータ処理システムに対して同一回路を使用す
ることが容易となるため、量産効果を高め、経済性を一
層向上することが可能となる。即ち、本発明は以上の如
く、データ処理システムの効率化、経済化に大きく貢献
する。

【図面の簡単な説明】

【図１】　　本発明の基本構成図

【図２】　　本発明の実施例のアドレス割付け図（その
１）

【図３】　　本発明の実施例のアドレス割付け図（その
２）

【図４】　　本発明の実施例のアドレス変換部構成図

【
図５】　　アドレス空間説明図

【図６】　　バス幅を可変とするシステムの概念図

【図
７】　　従来技術の構成図（その１）

【図８】　　従来
技術の構成図（その２）

【符号の説明】

１　　メモリアクセス制御部２　　メモリ３　　装置４　　バス４ａ、４ｂ　　データバス４ｃ　　アドレスバス５　　メモリアクセス方法選択部６　　バス幅設定手段７　　アドレス変換手段

Claims

【特許請求の範囲】

【請求項１】　　バス（４）　に接続されたメモリ（２
）　と装置（３）　間のデータ転送を制御するメモリア
クセス制御部（１）　内に、入出力装置をメモリアドレ
ス上に割り当ててアドレスによりアクセスする入出力装
置を特定するメモリマップトＩ／Ｏ処理機能を有し、か
つ、接続される装置（３）　のビット幅に応じたバス幅
を選択してデータ転送を行うことが可能なデータ処理シ
ステムにおいて、前記メモリ（２）　を接続される装置
（３）　の中でより狭いビット幅に合わせて構成し、か
つ、接続される装置（３）　のビット幅に応じたバス幅
情報を前記メモリアクセス方法選択部（５）に供給して
前記メモリマップトＩ／Ｏ処理実行の要否を選択せしめ
るバス幅設定手段（６）　と、前記バス幅設定手段（６
）　より送出される前記バス幅情報に応じてアドレスバ
ス（４ｃ）上のアドレス情報を変換してメモリに送出す
るアドレス変換手段（７）　を備えたことを特徴とする
メモリアクセス方式。