JPH05101202A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH05101202A JPH05101202A JP25756091A JP25756091A JPH05101202A JP H05101202 A JPH05101202 A JP H05101202A JP 25756091 A JP25756091 A JP 25756091A JP 25756091 A JP25756091 A JP 25756091A JP H05101202 A JPH05101202 A JP H05101202A
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Abstract
(57)【要約】
【目的】 同一ＲＯＭに対してＣＰＵと機能回路が各々
任意にアクセスできる集積回路装置の提供を目的とす
る。 【構成】 ＣＰＵ１と機能回路５とのＲＯＭデータを同
一空間に配したＲＯＭ１２と、各ＲＯＭアドレスを切り
換えるアドレス切り換え回路１３と、ＲＯＭデータをＣ
ＰＵのＲＯＭデータと機能回路のＲＯＭデータとを識別
し供給するＲＯＭデータ識別供給回路１４を備えた構成
を有する。
任意にアクセスできる集積回路装置の提供を目的とす
る。 【構成】 ＣＰＵ１と機能回路５とのＲＯＭデータを同
一空間に配したＲＯＭ１２と、各ＲＯＭアドレスを切り
換えるアドレス切り換え回路１３と、ＲＯＭデータをＣ
ＰＵのＲＯＭデータと機能回路のＲＯＭデータとを識別
し供給するＲＯＭデータ識別供給回路１４を備えた構成
を有する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵと機能回路の異
なるビット長のＲＯＭデータを同一空間内に配したＲＯ
Ｍに対して、ＣＰＵおよび機能回路から各々任意にアク
セスすることのできる集積回路装置に関する。
なるビット長のＲＯＭデータを同一空間内に配したＲＯ
Ｍに対して、ＣＰＵおよび機能回路から各々任意にアク
セスすることのできる集積回路装置に関する。
【０００２】
【従来の技術】近年、ＣＰＵ以外にＲＯＭを必要とする
機能回路を内蔵した集積回路装置が多く使用されてい
る。以下、従来のＲＯＭ内蔵の集積回路装置について説
明する。
機能回路を内蔵した集積回路装置が多く使用されてい
る。以下、従来のＲＯＭ内蔵の集積回路装置について説
明する。
【０００３】図３は従来のＲＯＭ内蔵の集積回路装置の
構成図であり、１はＣＰＵ、２はＣＰＵ１のＲＯＭ、３
はＣＰＵ１のａビットのＲＯＭアドレスバス、４はＣＰ
Ｕ１のｎビットのＲＯＭデータバス、５はＣＰＵ１とは
異なるＲＯＭによって動作する機能回路、６は機能回路
５のＲＯＭ、７は機能回路５のｂビットのＲＯＭアドレ
スバス、８は機能回路５のｍビットのＲＯＭデータバス
である。
構成図であり、１はＣＰＵ、２はＣＰＵ１のＲＯＭ、３
はＣＰＵ１のａビットのＲＯＭアドレスバス、４はＣＰ
Ｕ１のｎビットのＲＯＭデータバス、５はＣＰＵ１とは
異なるＲＯＭによって動作する機能回路、６は機能回路
５のＲＯＭ、７は機能回路５のｂビットのＲＯＭアドレ
スバス、８は機能回路５のｍビットのＲＯＭデータバス
である。
【０００４】以上のようなＲＯＭ内蔵の集積回路装置に
ついて、以下その動作を説明する。まず、ＣＰＵ１はＲ
ＯＭアドレスバス３で指定したＲＯＭ２内のｎビットの
ＲＯＭデータをｎビットのＲＯＭデータバス４を介して
ＣＰＵ１へ返し、ＣＰＵ１はＲＯＭデータの内容に従っ
て動作する。
ついて、以下その動作を説明する。まず、ＣＰＵ１はＲ
ＯＭアドレスバス３で指定したＲＯＭ２内のｎビットの
ＲＯＭデータをｎビットのＲＯＭデータバス４を介して
ＣＰＵ１へ返し、ＣＰＵ１はＲＯＭデータの内容に従っ
て動作する。
【０００５】また、機能回路５はＲＯＭアドレスバス７
で指定したＲＯＭ６内のｍビットのＲＯＭデータをｍビ
ットのＲＯＭデータバス８を介して機能回路５へ返し、
機能回路５はＲＯＭデータの内容に従って動作する。
で指定したＲＯＭ６内のｍビットのＲＯＭデータをｍビ
ットのＲＯＭデータバス８を介して機能回路５へ返し、
機能回路５はＲＯＭデータの内容に従って動作する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の構成ではＣＰＵと機能回路とのＲＯＭが別々に存在
することになり、各々のＲＯＭデータが個別に必要であ
るという問題点と、各々使用されていないＲＯＭ空間を
相対するＣＰＵまたは機能回路のＲＯＭデータとして利
用できないという問題点があった。
来の構成ではＣＰＵと機能回路とのＲＯＭが別々に存在
することになり、各々のＲＯＭデータが個別に必要であ
るという問題点と、各々使用されていないＲＯＭ空間を
相対するＣＰＵまたは機能回路のＲＯＭデータとして利
用できないという問題点があった。
【０００７】本発明は上記従来の問題点を解決するもの
で、ビット長の異なるＣＰＵおよび機能回路のＲＯＭデ
ータを同一ＲＯＭ内に配し、同一ＲＯＭに対して各々任
意にアクセスすることのできるＲＯＭ内蔵の集積回路装
置を提供することを目的とする。
で、ビット長の異なるＣＰＵおよび機能回路のＲＯＭデ
ータを同一ＲＯＭ内に配し、同一ＲＯＭに対して各々任
意にアクセスすることのできるＲＯＭ内蔵の集積回路装
置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の集積回路装置は、ＣＰＵと機能回路とのＲＯ
Ｍデータを同一空間に配したＲＯＭと、ＣＰＵと機能回
路からの各々のＲＯＭアドレスを切り換えるアドレス切
り換え回路と、ＲＯＭデータをＣＰＵのＲＯＭデータと
機能回路のＲＯＭデータとを識別し供給するＲＯＭデー
タ識別供給回路を備えている。
に本発明の集積回路装置は、ＣＰＵと機能回路とのＲＯ
Ｍデータを同一空間に配したＲＯＭと、ＣＰＵと機能回
路からの各々のＲＯＭアドレスを切り換えるアドレス切
り換え回路と、ＲＯＭデータをＣＰＵのＲＯＭデータと
機能回路のＲＯＭデータとを識別し供給するＲＯＭデー
タ識別供給回路を備えている。
【０００９】
【作用】この構成によって、異なるビット長のＲＯＭデ
ータを同一ＲＯＭ内に配してもＣＰＵおよび機能回路か
ら任意にアクセスできる。
ータを同一ＲＯＭ内に配してもＣＰＵおよび機能回路か
ら任意にアクセスできる。
【００１０】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１１】図１は本発明の一実施例におけるＲＯＭ内
蔵の集積回路装置の構成図である。図１において、１２
はＣＰＵ１のｎビット長のＲＯＭデータと機能回路５の
ｍビット長のＲＯＭデータを同一空間内に配し一度のア
クセスにおいてｍビット長のＲＯＭデータを出力するこ
とができるＲＯＭ、１３はＣＰＵ１のａビットのＲＯＭ
アドレスバス３の上位ｂビット分と機能回路５のｂビッ
トのＲＯＭアドレスバスとをＣＰＵサイクル内を時分割
に切り換えるアドレス切り換え回路、１４はＲＯＭ１２
から出力されたｍビットのＲＯＭデータをＣＰＵ１のＲ
ＯＭデータから機能回路５のＲＯＭデータかを識別し、
ＣＰＵ１のＲＯＭデータの場合はｍビットのＲＯＭデー
タ内のｎビットをＣＰＵ１へ供給し、機能回路５のＲＯ
Ｍデータの場合はｍビットを機能回路へ供給するＲＯＭ
データ識別供給回路、１５はアドレス切り換え回路１３
からＲＯＭ１２へ供給するｂビットのＲＯＭアドレスバ
ス、１６はＲＯＭ１２からＲＯＭデータ識別供給回路１
４へ出力されるｍビットのＲＯＭデータバス、１７はＣ
ＰＵ１と機能回路５とのＲＯＭ１２へのアクセスおよび
ＲＯＭデータの出力をＣＰＵサイクル内にて時分割に制
御する制御信号、１８はＣＰＵ１のＲＯＭデータをＲＯ
Ｍデータ識別供給回路１４にて認識した場合ｍビットの
データ内よりｎビットのデータを取り出すＣＰＵ１のａ
ビットのＲＯＭアドレスバス３の下位ｃビット分のサブ
アドレスバスである。
蔵の集積回路装置の構成図である。図１において、１２
はＣＰＵ１のｎビット長のＲＯＭデータと機能回路５の
ｍビット長のＲＯＭデータを同一空間内に配し一度のア
クセスにおいてｍビット長のＲＯＭデータを出力するこ
とができるＲＯＭ、１３はＣＰＵ１のａビットのＲＯＭ
アドレスバス３の上位ｂビット分と機能回路５のｂビッ
トのＲＯＭアドレスバスとをＣＰＵサイクル内を時分割
に切り換えるアドレス切り換え回路、１４はＲＯＭ１２
から出力されたｍビットのＲＯＭデータをＣＰＵ１のＲ
ＯＭデータから機能回路５のＲＯＭデータかを識別し、
ＣＰＵ１のＲＯＭデータの場合はｍビットのＲＯＭデー
タ内のｎビットをＣＰＵ１へ供給し、機能回路５のＲＯ
Ｍデータの場合はｍビットを機能回路へ供給するＲＯＭ
データ識別供給回路、１５はアドレス切り換え回路１３
からＲＯＭ１２へ供給するｂビットのＲＯＭアドレスバ
ス、１６はＲＯＭ１２からＲＯＭデータ識別供給回路１
４へ出力されるｍビットのＲＯＭデータバス、１７はＣ
ＰＵ１と機能回路５とのＲＯＭ１２へのアクセスおよび
ＲＯＭデータの出力をＣＰＵサイクル内にて時分割に制
御する制御信号、１８はＣＰＵ１のＲＯＭデータをＲＯ
Ｍデータ識別供給回路１４にて認識した場合ｍビットの
データ内よりｎビットのデータを取り出すＣＰＵ１のａ
ビットのＲＯＭアドレスバス３の下位ｃビット分のサブ
アドレスバスである。
【００１２】なお、１はＣＰＵ、３はＣＰＵ１のａビッ
トのＲＯＭアドレスバス、４はＣＰＵ１のｎビットのＲ
ＯＭデータバス、５はＣＰＵ１とは異なるＲＯＭによっ
て動作する機能回路、７は機能回路５のｂビットのＲＯ
Ｍアドレスバス、８は機能回路５のｍビットのＲＯＭデ
ータバスで、これらは従来例の構成と同じである。
トのＲＯＭアドレスバス、４はＣＰＵ１のｎビットのＲ
ＯＭデータバス、５はＣＰＵ１とは異なるＲＯＭによっ
て動作する機能回路、７は機能回路５のｂビットのＲＯ
Ｍアドレスバス、８は機能回路５のｍビットのＲＯＭデ
ータバスで、これらは従来例の構成と同じである。
【００１３】また、ｍビットのＲＯＭを有効に利用する
ためのＣＰＵ１と機能回路５のＲＯＭアドレスの関係は
［ｂ＝ａ−ｃ］、ＲＯＭデータの関係は［ｍ＝Ｎ・ｎ］
であり、Ｎ＝２°、ａ，ｂ，ｍ，ｎは正の整数、ｃは０
を含む正の整数である。
ためのＣＰＵ１と機能回路５のＲＯＭアドレスの関係は
［ｂ＝ａ−ｃ］、ＲＯＭデータの関係は［ｍ＝Ｎ・ｎ］
であり、Ｎ＝２°、ａ，ｂ，ｍ，ｎは正の整数、ｃは０
を含む正の整数である。
【００１４】すなわち、機能回路のＲＯＭデータのｍビ
ット長はｎビットのＣＰＵのＲＯＭデータの２°個分の
長さと同じであることを意味する。
ット長はｎビットのＣＰＵのＲＯＭデータの２°個分の
長さと同じであることを意味する。
【００１５】図２は本実施例のタイミングチャートであ
り、ｂビットのＲＯＭアドレス１５，ＣＰＵ１のｃビッ
トのサブアドレス１８，ＣＰＵ１のｎビットのＲＯＭデ
ータ４，機能回路５のｍビットのＲＯＭデータ８のタイ
ミングチャート図を示している。ＲＯＭアドレス１５の
タイミングチャートのａ0，ａ1，ａ2，ａ3，・・・はＣ
ＰＵ１のａビットの上位ｂビットのＲＯＭアドレスであ
る。また、ｂ0，ｂ1，ｂ2，ｂ3，・・・は機能回路５の
ｂビットのＲＯＭアドレスである。ＣＰＵ１のｃビット
のサブアドレス１８のタイミングチャートのｃ0，ｃ1，
ｃ2，ｃ3，・・・はＣＰＵ１のａビットの下位ｃビット
のＲＯＭアドレスである。ＣＰＵ１のｎビットのＲＯＭ
データ４のタイミングチャートのｎ0，ｎ1，ｎ2，ｎ3，
・・・はａ0，ａ1，ａ2，ａ3，・・・のＣＰＵ１のａビ
ットの上位のＲＯＭアドレスでアクセスされたｍビット
のＲＯＭデータ内、ｃ0，ｃ1，ｃ2，ｃ3，・・・のＣＰ
Ｕ１のａビットの下位ｃビットのサブアドレスで選択さ
れるＣＰＵ１のｎビットのＲＯＭデータである。機能回
路５のｍビットのＲＯＭデータ８のタイミングチャート
のｍ0，ｍ1，ｍ2，ｍ3，・・・はｂ0，ｂ1，ｂ2，ｂ3，
・・・の機能回路５のｂビットのＲＯＭアドレスでアク
セスされる機能回路５のｍビットのＲＯＭデータであ
る。
り、ｂビットのＲＯＭアドレス１５，ＣＰＵ１のｃビッ
トのサブアドレス１８，ＣＰＵ１のｎビットのＲＯＭデ
ータ４，機能回路５のｍビットのＲＯＭデータ８のタイ
ミングチャート図を示している。ＲＯＭアドレス１５の
タイミングチャートのａ0，ａ1，ａ2，ａ3，・・・はＣ
ＰＵ１のａビットの上位ｂビットのＲＯＭアドレスであ
る。また、ｂ0，ｂ1，ｂ2，ｂ3，・・・は機能回路５の
ｂビットのＲＯＭアドレスである。ＣＰＵ１のｃビット
のサブアドレス１８のタイミングチャートのｃ0，ｃ1，
ｃ2，ｃ3，・・・はＣＰＵ１のａビットの下位ｃビット
のＲＯＭアドレスである。ＣＰＵ１のｎビットのＲＯＭ
データ４のタイミングチャートのｎ0，ｎ1，ｎ2，ｎ3，
・・・はａ0，ａ1，ａ2，ａ3，・・・のＣＰＵ１のａビ
ットの上位のＲＯＭアドレスでアクセスされたｍビット
のＲＯＭデータ内、ｃ0，ｃ1，ｃ2，ｃ3，・・・のＣＰ
Ｕ１のａビットの下位ｃビットのサブアドレスで選択さ
れるＣＰＵ１のｎビットのＲＯＭデータである。機能回
路５のｍビットのＲＯＭデータ８のタイミングチャート
のｍ0，ｍ1，ｍ2，ｍ3，・・・はｂ0，ｂ1，ｂ2，ｂ3，
・・・の機能回路５のｂビットのＲＯＭアドレスでアク
セスされる機能回路５のｍビットのＲＯＭデータであ
る。
【００１６】以上のＲＯＭ内蔵の集積回路装置の動作を
図１の回路構成図および図２のタイミングチャートを参
照しながら説明する。
図１の回路構成図および図２のタイミングチャートを参
照しながら説明する。
【００１７】まず、ＣＰＵ１および機能回路５から各々
のＲＯＭアドレスをＲＯＭアドレスバス３およびＲＯＭ
アドレスバス７を介して発生する。次に、両者のＲＯＭ
アドレスをアドレス切り換え回路１３においてＣＰＵ１
より発生される制御信号１７によってＣＰＵサイクル内
で時分割にアドレスを切り換えＲＯＭアドレスバス１５
を介してＲＯＭ１２をアクセスする。この際、ＣＰＵ１
のＲＯＭアドレスが選択された場合ａビットのＲＯＭア
ドレスの上位ｂビットをＲＯＭアドレスバス１５へ出力
する。
のＲＯＭアドレスをＲＯＭアドレスバス３およびＲＯＭ
アドレスバス７を介して発生する。次に、両者のＲＯＭ
アドレスをアドレス切り換え回路１３においてＣＰＵ１
より発生される制御信号１７によってＣＰＵサイクル内
で時分割にアドレスを切り換えＲＯＭアドレスバス１５
を介してＲＯＭ１２をアクセスする。この際、ＣＰＵ１
のＲＯＭアドレスが選択された場合ａビットのＲＯＭア
ドレスの上位ｂビットをＲＯＭアドレスバス１５へ出力
する。
【００１８】次に、ＲＯＭアドレスバス１５を介してａ
0，ｂ0，ａ1，ｂ1，・・・の各ＲＯＭアドレスに対応す
るＲＯＭ１２内のｍビットのＲＯＭデータをＲＯＭデー
タバス１６を介してＲＯＭデータ識別供給回路１４へ出
力する。この際、ＲＯＭデータ識別供給回路１４におい
てはＲＯＭアドレス切り換え制御信号１７によってＣＰ
Ｕ１と機能回路５のＲＯＭアクセスタイミングを識別
し、ＣＰＵ１のＲＯＭアクセスタイミングの場合はＲＯ
Ｍデータバス１６のｍビットをｎビット長ごとの２°個
に分割しｃビットのサブアドレスバス１８を介して
ｃ0，ｃ1，・・・のＣＰＵ１のサブアドレスによって選
択されるｎビット長のデータを次のＣＰＵ１のＲＯＭア
クセスまで保持し続け、ＣＰＵのｎビットのＲＯＭデー
タバス４を介してＣＰＵ１へ供給される。一方、機能回
路５のＲＯＭアクセスタイミングの場合はＲＯＭデータ
バス１６のｍビットのＲＯＭデータを次の機能回路５の
ＲＯＭアクセスまで保持し続け、機能回路のｍビットの
ＲＯＭデータバス８を介して機能回路５へ供給される。
0，ｂ0，ａ1，ｂ1，・・・の各ＲＯＭアドレスに対応す
るＲＯＭ１２内のｍビットのＲＯＭデータをＲＯＭデー
タバス１６を介してＲＯＭデータ識別供給回路１４へ出
力する。この際、ＲＯＭデータ識別供給回路１４におい
てはＲＯＭアドレス切り換え制御信号１７によってＣＰ
Ｕ１と機能回路５のＲＯＭアクセスタイミングを識別
し、ＣＰＵ１のＲＯＭアクセスタイミングの場合はＲＯ
Ｍデータバス１６のｍビットをｎビット長ごとの２°個
に分割しｃビットのサブアドレスバス１８を介して
ｃ0，ｃ1，・・・のＣＰＵ１のサブアドレスによって選
択されるｎビット長のデータを次のＣＰＵ１のＲＯＭア
クセスまで保持し続け、ＣＰＵのｎビットのＲＯＭデー
タバス４を介してＣＰＵ１へ供給される。一方、機能回
路５のＲＯＭアクセスタイミングの場合はＲＯＭデータ
バス１６のｍビットのＲＯＭデータを次の機能回路５の
ＲＯＭアクセスまで保持し続け、機能回路のｍビットの
ＲＯＭデータバス８を介して機能回路５へ供給される。
【００１９】これらの各々供給されたＲＯＭデータによ
って、ＣＰＵ１および機能回路５は各々のＲＯＭデータ
の内容に従って動作し、ＣＰＵ１と機能回路５の異なる
ＲＯＭを一つのＲＯＭにすることが可能である。
って、ＣＰＵ１および機能回路５は各々のＲＯＭデータ
の内容に従って動作し、ＣＰＵ１と機能回路５の異なる
ＲＯＭを一つのＲＯＭにすることが可能である。
【００２０】なお、ＣＰＵ１のＲＯＭアドレスおよび機
能回路５のＲＯＭアドレスが重ならないようにプログラ
マブルに変更することによって、各々使用されていない
ＲＯＭ空間を相対するＣＰＵ１または機能回路５のＲＯ
Ｍデータとして利用することが可能である。
能回路５のＲＯＭアドレスが重ならないようにプログラ
マブルに変更することによって、各々使用されていない
ＲＯＭ空間を相対するＣＰＵ１または機能回路５のＲＯ
Ｍデータとして利用することが可能である。
【００２１】また、［ｍ＞Ｎ・ｎ］であった場合、ＣＰ
Ｕ１のＲＯＭ領域に対して、［（ｍ−Ｎ・ｎ）×（ＣＰ
Ｕ１のＲＯＭ数÷Ｎ）］ビットのＲＯＭ容量が最小にな
るようにｍビット，ｎビット，Ｎを設定することによっ
てＲＯＭの使用効率を上げることができる。
Ｕ１のＲＯＭ領域に対して、［（ｍ−Ｎ・ｎ）×（ＣＰ
Ｕ１のＲＯＭ数÷Ｎ）］ビットのＲＯＭ容量が最小にな
るようにｍビット，ｎビット，Ｎを設定することによっ
てＲＯＭの使用効率を上げることができる。
【００２２】
【発明の効果】本発明はＣＰＵと機能回路とのＲＯＭデ
ータを同一空間に配したＲＯＭと、ＣＰＵと機能回路か
らの各々のＲＯＭアドレスを切り換えるアドレス切り換
え回路と、ＲＯＭデータをＣＰＵのＲＯＭデータと機能
回路のＲＯＭデータとを識別し供給するＲＯＭデータ識
別供給回路とを設けることにより、異なるビット長のＲ
ＯＭデータを同一ＲＯＭ内に配してもＣＰＵおよび機能
回路から任意にアクセスすることのできる集積回路装置
を実現できるものである。
ータを同一空間に配したＲＯＭと、ＣＰＵと機能回路か
らの各々のＲＯＭアドレスを切り換えるアドレス切り換
え回路と、ＲＯＭデータをＣＰＵのＲＯＭデータと機能
回路のＲＯＭデータとを識別し供給するＲＯＭデータ識
別供給回路とを設けることにより、異なるビット長のＲ
ＯＭデータを同一ＲＯＭ内に配してもＣＰＵおよび機能
回路から任意にアクセスすることのできる集積回路装置
を実現できるものである。
【図１】本発明の一実施例の集積回路装置の構成図
【図２】同装置のタイミングチャート
【図３】従来のＲＯＭ内蔵の集積回路装置の構成図
１２ ＲＯＭ １３ アドレス切り換え回路 １４ ＲＯＭデータ識別供給回路
Claims (1)
- 【請求項１】 ＲＯＭによって動作するＣＰＵと前記Ｒ
ＯＭと異なるビット長のＲＯＭによって動作する機能回
路とを備えた集積回路装置において、ＣＰＵと機能回路
とのＲＯＭデータを同一空間に配したＲＯＭと、ＣＰＵ
と機能回路からの各々のＲＯＭアドレスを切り換えるア
ドレス切り換え回路と、ＲＯＭデータをＣＰＵのＲＯＭ
データと機能回路のＲＯＭデータとを識別し供給するＲ
ＯＭデータ識別供給回路を備えた集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25756091A JPH05101202A (ja) | 1991-10-04 | 1991-10-04 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25756091A JPH05101202A (ja) | 1991-10-04 | 1991-10-04 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05101202A true JPH05101202A (ja) | 1993-04-23 |
Family
ID=17307977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25756091A Pending JPH05101202A (ja) | 1991-10-04 | 1991-10-04 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05101202A (ja) |
-
1991
- 1991-10-04 JP JP25756091A patent/JPH05101202A/ja active Pending
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