JPH06187066A - 複数の中央演算処理装置を有するマイクロプロセッサ - Google Patents
複数の中央演算処理装置を有するマイクロプロセッサInfo
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- JPH06187066A JPH06187066A JP4338495A JP33849592A JPH06187066A JP H06187066 A JPH06187066 A JP H06187066A JP 4338495 A JP4338495 A JP 4338495A JP 33849592 A JP33849592 A JP 33849592A JP H06187066 A JPH06187066 A JP H06187066A
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- signal
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Abstract
(57)【要約】
【目的】 各ＣＰＵ毎に独立して制御可能な複数のＣＰ
Ｕを有するマイクロプロセッサを提供する。 【構成】 複数のＣＰＵ７−１等と、クロック信号及び
選択信号を発生し、上記複数のＣＰＵのそれぞれに上記
クロック信号を送出するクロック発生手段１,２,３,６
と、上記複数のＣＰＵの出力情報が供給され、該情報を
上記クロック発生手段から供給される上記選択信号によ
って選択する選択手段８,９,１０,１１と、上記選択手
段から供給される各ＣＰＵ毎の情報を格納し、すべての
ＣＰＵが停止モード情報を送出したときには上記クロッ
ク信号の発生を停止させる停止信号を上記クロック発生
手段へ送出する発振停止手段１５,１６と、を備えたこ
とを特徴とする。
Ｕを有するマイクロプロセッサを提供する。 【構成】 複数のＣＰＵ７−１等と、クロック信号及び
選択信号を発生し、上記複数のＣＰＵのそれぞれに上記
クロック信号を送出するクロック発生手段１,２,３,６
と、上記複数のＣＰＵの出力情報が供給され、該情報を
上記クロック発生手段から供給される上記選択信号によ
って選択する選択手段８,９,１０,１１と、上記選択手
段から供給される各ＣＰＵ毎の情報を格納し、すべての
ＣＰＵが停止モード情報を送出したときには上記クロッ
ク信号の発生を停止させる停止信号を上記クロック発生
手段へ送出する発振停止手段１５,１６と、を備えたこ
とを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、複数の中央演算処理装
置を有するマイクロプロセッサに関する。
置を有するマイクロプロセッサに関する。
【０００２】
【従来の技術】従来、ワンチップ・マイクロコンピュー
タ・システムで、複数の中央演算処理装置（以下、ＣＰ
Ｕと記す。）を内蔵したワンチップ・マイクロコンピュ
ータにおいてストップモードを実現する場合、図６に示
すように、発振子１、発振器２、発振制御回路３、マス
タＣＰＵ４、サブＣＰＵ５−１、サブＣＰＵ５−ｎで構
成される。発振子１を有する発振回路２の出力側は、マ
スタＣＰＵ４、サブＣＰＵ５−１ないし５−nのそれぞ
れに接続され、発振回路２から各ＣＰＵへクロックが供
給される。又、マスタＣＰＵ４、サブＣＰＵ５−１ない
し５−nのそれぞれはデータ通信線にて接続される。
又、マスタＣＰＵのストップ信号出力端子(ＳＴＰ)は発
振制御回路３に接続され、発振制御回路３は発振回路２
に接続される。
タ・システムで、複数の中央演算処理装置（以下、ＣＰ
Ｕと記す。）を内蔵したワンチップ・マイクロコンピュ
ータにおいてストップモードを実現する場合、図６に示
すように、発振子１、発振器２、発振制御回路３、マス
タＣＰＵ４、サブＣＰＵ５−１、サブＣＰＵ５−ｎで構
成される。発振子１を有する発振回路２の出力側は、マ
スタＣＰＵ４、サブＣＰＵ５−１ないし５−nのそれぞ
れに接続され、発振回路２から各ＣＰＵへクロックが供
給される。又、マスタＣＰＵ４、サブＣＰＵ５−１ない
し５−nのそれぞれはデータ通信線にて接続される。
又、マスタＣＰＵのストップ信号出力端子(ＳＴＰ)は発
振制御回路３に接続され、発振制御回路３は発振回路２
に接続される。
【０００３】このようなマルチプロセッサシステムで、
ソフトウェアによりストップモードに移行するには、ス
トップモードに移行するマスタＣＰＵ４が他のサブＣＰ
Ｕ５−１ないし５−ｎにストップモードに移行すること
をポートか外部割り込みにより知らせてストップモード
に移行していた。ストップモードに移行するにはストッ
プモードレジスタにデータセットするか、または、命令
により発振制御回路３にストップ信号を出力し、発振回
路２を停止し、消費電力を低減していた。
ソフトウェアによりストップモードに移行するには、ス
トップモードに移行するマスタＣＰＵ４が他のサブＣＰ
Ｕ５−１ないし５−ｎにストップモードに移行すること
をポートか外部割り込みにより知らせてストップモード
に移行していた。ストップモードに移行するにはストッ
プモードレジスタにデータセットするか、または、命令
により発振制御回路３にストップ信号を出力し、発振回
路２を停止し、消費電力を低減していた。
【０００４】
【発明が解決しようとする課題】ところが、従来、図６
に示すようにＣＰＵを複数個使用したマルチプロセッサ
システムで低消費電力化を計るためには、発振器１を停
止させるＣＰＵ以外のＣＰＵで最後にストップ・モード
に移行するＣＰＵの処理時間分ウエイト時間を経過して
から発振器１を停止させるか、またはストップ・モード
に移行してもよいことの連絡を受けてから発振器１を停
止させる方法であった。そのため、マルチプロセッサ
で、低消費電力化を計る場合、ストップ・モードに移行
するのに各プロセッサ間で通信をするとかストップ・モ
ード移行時間分のウエイト時間を設定するとか、すべて
のＣＰＵがストップ・モードに移行して発振器１を停止
させるのに時間がかかり、またハードウェア的に回路が
増え、ソフトウェアの処理が複雑化、増大化するという
問題点があった。
に示すようにＣＰＵを複数個使用したマルチプロセッサ
システムで低消費電力化を計るためには、発振器１を停
止させるＣＰＵ以外のＣＰＵで最後にストップ・モード
に移行するＣＰＵの処理時間分ウエイト時間を経過して
から発振器１を停止させるか、またはストップ・モード
に移行してもよいことの連絡を受けてから発振器１を停
止させる方法であった。そのため、マルチプロセッサ
で、低消費電力化を計る場合、ストップ・モードに移行
するのに各プロセッサ間で通信をするとかストップ・モ
ード移行時間分のウエイト時間を設定するとか、すべて
のＣＰＵがストップ・モードに移行して発振器１を停止
させるのに時間がかかり、またハードウェア的に回路が
増え、ソフトウェアの処理が複雑化、増大化するという
問題点があった。
【０００５】また、従来、上記低消費電力化を計るため
に、ストップ・モードから復帰する場合、全ＣＰＵが復
帰し、復帰するＣＰＵを指定できなかった。そのため、
復帰したＣＰＵがマルチプロセッサ・システムを復帰さ
せていた。ストップ・モードから同時に復帰するＣＰＵ
を自由に設定できるようにするにはハードウェア的に回
路が増大し、ストップ・モードから復帰するのにソフト
ウェア処理の時間も増大し、ソフトウェア自体も複雑
化、増大化するという問題点もあった。
に、ストップ・モードから復帰する場合、全ＣＰＵが復
帰し、復帰するＣＰＵを指定できなかった。そのため、
復帰したＣＰＵがマルチプロセッサ・システムを復帰さ
せていた。ストップ・モードから同時に復帰するＣＰＵ
を自由に設定できるようにするにはハードウェア的に回
路が増大し、ストップ・モードから復帰するのにソフト
ウェア処理の時間も増大し、ソフトウェア自体も複雑
化、増大化するという問題点もあった。
【０００６】また、上記低消費電力化を計るために、あ
るＣＰＵが他のＣＰＵをストップさせたり、復帰させた
りするのにポートとか割り込みをつかって通信し、強制
的にストップさせたり、また、復帰させたりしていた
が、他のＣＰＵのストップ・モードの制御を行うＣＰＵ
が固定されるのが普通であった。制御状態により他のＣ
ＰＵのストップ・モードの制御を行うＣＰＵを自由に選
択するには、ハードウェア的に回路が増大し、ソフトウ
ェア処理の時間も増大し、ソフトウェア自体も複雑化、
増大化するという問題点もあった。本発明はこのような
問題点を解決するためになされたもので、各ＣＰＵ毎に
独立して制御可能な複数のＣＰＵを有するマイクロプロ
セッサを提供することを目的とする。
るＣＰＵが他のＣＰＵをストップさせたり、復帰させた
りするのにポートとか割り込みをつかって通信し、強制
的にストップさせたり、また、復帰させたりしていた
が、他のＣＰＵのストップ・モードの制御を行うＣＰＵ
が固定されるのが普通であった。制御状態により他のＣ
ＰＵのストップ・モードの制御を行うＣＰＵを自由に選
択するには、ハードウェア的に回路が増大し、ソフトウ
ェア処理の時間も増大し、ソフトウェア自体も複雑化、
増大化するという問題点もあった。本発明はこのような
問題点を解決するためになされたもので、各ＣＰＵ毎に
独立して制御可能な複数のＣＰＵを有するマイクロプロ
セッサを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、複数のＣＰＵ
と、複数のクロック信号及び複数の選択信号を発生し、
上記複数のＣＰＵのそれぞれに上記クロック信号を送出
するクロック発生手段と、上記複数のそれぞれのＣＰＵ
から送出される複数の出力情報が供給され、該情報を上
記クロック発生手段から供給される上記選択信号によっ
て選択する選択手段と、上記選択手段から供給される各
ＣＰＵ毎の情報を格納し、すべてのＣＰＵが停止モード
情報を送出したときにはすべての上記クロック信号の発
生を停止させる停止信号を上記クロック発生手段へ送出
する発振停止手段と、を備えたことを特徴とする。
と、複数のクロック信号及び複数の選択信号を発生し、
上記複数のＣＰＵのそれぞれに上記クロック信号を送出
するクロック発生手段と、上記複数のそれぞれのＣＰＵ
から送出される複数の出力情報が供給され、該情報を上
記クロック発生手段から供給される上記選択信号によっ
て選択する選択手段と、上記選択手段から供給される各
ＣＰＵ毎の情報を格納し、すべてのＣＰＵが停止モード
情報を送出したときにはすべての上記クロック信号の発
生を停止させる停止信号を上記クロック発生手段へ送出
する発振停止手段と、を備えたことを特徴とする。
【０００８】
【作用】このように構成することでクロック発生手段
は、それぞれのＣＰＵへ個別にそれぞれのクロック信号
を送出し、各ＣＰＵはそれぞれのクロック信号にて独立
して動作し、又、選択手段は動作するＣＰＵを選択す
る。さらに発振停止手段は、すべてのＣＰＵが停止モー
ド情報を送出したときには上記クロック信号の発生を停
止させ消費電力を低減させる作用をする。このようにク
ロック発生手段、選択手段等は、各ＣＰＵを別個に動作
させ、消費電力の低減に作用する。
は、それぞれのＣＰＵへ個別にそれぞれのクロック信号
を送出し、各ＣＰＵはそれぞれのクロック信号にて独立
して動作し、又、選択手段は動作するＣＰＵを選択す
る。さらに発振停止手段は、すべてのＣＰＵが停止モー
ド情報を送出したときには上記クロック信号の発生を停
止させ消費電力を低減させる作用をする。このようにク
ロック発生手段、選択手段等は、各ＣＰＵを別個に動作
させ、消費電力の低減に作用する。
【０００９】
第１実施例 ;本発明のマイクロプロセッサの一実施例を
図１を参照し以下に説明する。本マイクロプロセッサ
は、複数のＣＰＵを有しワンチップにて構成され、発振
子１、発振回路２、発振制御回路３、ＣＰＵクロック発
生回路６、ＣＰＵ７−１ないし７−n、アドレスバスセ
レクタ８、Ｒ／Ｗセレクタ９、データバスセレクタ１
０、アドレスデコーダ１１、ＲＯＭ１２、ＲＡＭ１３、
周辺回路１４、ストップレジスタ１５、及びストップ制
御回路１６から構成される。
図１を参照し以下に説明する。本マイクロプロセッサ
は、複数のＣＰＵを有しワンチップにて構成され、発振
子１、発振回路２、発振制御回路３、ＣＰＵクロック発
生回路６、ＣＰＵ７−１ないし７−n、アドレスバスセ
レクタ８、Ｒ／Ｗセレクタ９、データバスセレクタ１
０、アドレスデコーダ１１、ＲＯＭ１２、ＲＡＭ１３、
周辺回路１４、ストップレジスタ１５、及びストップ制
御回路１６から構成される。
【００１０】このようなマイクロプロセッサにおいて、
基本クロック信号であるクロックφを送出する基本クロ
ック信号発生手段たる発振回路２の出力側は、ＣＰＵク
ロック発生回路６に接続され、ＣＰＵクロック発生回路
６の出力側はＣＰＵ７−１ないし７−nのそれぞれに接
続され、ＣＰＵクロック発生回路６はＣＰＵ７−１ない
し７−nに対応してクロックφ１ないしφnを送出する。
基本クロック信号であるクロックφを送出する基本クロ
ック信号発生手段たる発振回路２の出力側は、ＣＰＵク
ロック発生回路６に接続され、ＣＰＵクロック発生回路
６の出力側はＣＰＵ７−１ないし７−nのそれぞれに接
続され、ＣＰＵクロック発生回路６はＣＰＵ７−１ない
し７−nに対応してクロックφ１ないしφnを送出する。
【００１１】各ＣＰＵ７−１ないし７−nのアドレス出
力端子は、アドレスバスセレクタ８に接続され、各ＣＰ
Ｕ７−１ないし７−nのデータ出力端子は、データバス
セレクタ１０に接続され、各ＣＰＵ７−１ないし７−n
のリード／ライト(Ｒ／Ｗ)出力端子は、Ｒ／Ｗセレクタ
９に接続される。アドレスバスセレクタ８の出力側は、
共通アドレスバスを介してアドレスデコーダ１１、ＲＯ
Ｍ１２及びＲＡＭ１３に接続され、アドレスバスセレク
タ８はＣＰＵクロック発生回路６から供給されるアドレ
スバス切換信号(ＡＢＣＨＧ)にてアドレスを伝送するア
ドレスバスを選択する。
力端子は、アドレスバスセレクタ８に接続され、各ＣＰ
Ｕ７−１ないし７−nのデータ出力端子は、データバス
セレクタ１０に接続され、各ＣＰＵ７−１ないし７−n
のリード／ライト(Ｒ／Ｗ)出力端子は、Ｒ／Ｗセレクタ
９に接続される。アドレスバスセレクタ８の出力側は、
共通アドレスバスを介してアドレスデコーダ１１、ＲＯ
Ｍ１２及びＲＡＭ１３に接続され、アドレスバスセレク
タ８はＣＰＵクロック発生回路６から供給されるアドレ
スバス切換信号(ＡＢＣＨＧ)にてアドレスを伝送するア
ドレスバスを選択する。
【００１２】データバスセレクタ１０は、共通データバ
スを介してＲＯＭ１２、ＲＡＭ１３、周辺回路１４、及
びストップレジスタ１５と接続され、データバスセレク
タ１０はＣＰＵクロック発生回路６から供給されるデー
タバス切換信号(ＤＢＣＨＧ)にてデータを伝送するデー
タバスを選択する。
スを介してＲＯＭ１２、ＲＡＭ１３、周辺回路１４、及
びストップレジスタ１５と接続され、データバスセレク
タ１０はＣＰＵクロック発生回路６から供給されるデー
タバス切換信号(ＤＢＣＨＧ)にてデータを伝送するデー
タバスを選択する。
【００１３】又、Ｒ／Ｗセレクタ９の出力側は、ＲＯＭ
１２、ＲＡＭ１３、及びストップレジスタ１５に接続さ
れ、Ｒ／Ｗセレクタ９はＣＰＵクロック発生回路６から
供給されるＲ／Ｗ切換信号(Ｒ／ＷＣＨＧ)にてＲ／Ｗ信
号を伝送する伝送先を選択する。アドレスデコーダ１１
の出力側は、ＲＯＭ１２、ＲＡＭ１３、周辺回路１４、
及びストップレジスタ１５に接続される。
１２、ＲＡＭ１３、及びストップレジスタ１５に接続さ
れ、Ｒ／Ｗセレクタ９はＣＰＵクロック発生回路６から
供給されるＲ／Ｗ切換信号(Ｒ／ＷＣＨＧ)にてＲ／Ｗ信
号を伝送する伝送先を選択する。アドレスデコーダ１１
の出力側は、ＲＯＭ１２、ＲＡＭ１３、周辺回路１４、
及びストップレジスタ１５に接続される。
【００１４】各ＣＰＵ７−１ないし７−nと同数のレジ
スタを有するストップレジスタ１５の上記各レジスタの
それぞれの出力側はストップ制御回路１６に接続される
とともに、ＣＰＵクロック発生回路６に接続される。ス
トップ制御回路１６の出力側は発振制御回路３に接続さ
れる。ストップ制御回路１６はＡＮＤ回路にて構成さ
れ、すべての上記レジスタからストップ信号が供給され
たときのみストップ信号を発振制御回路３へ送出する。
スタを有するストップレジスタ１５の上記各レジスタの
それぞれの出力側はストップ制御回路１６に接続される
とともに、ＣＰＵクロック発生回路６に接続される。ス
トップ制御回路１６の出力側は発振制御回路３に接続さ
れる。ストップ制御回路１６はＡＮＤ回路にて構成さ
れ、すべての上記レジスタからストップ信号が供給され
たときのみストップ信号を発振制御回路３へ送出する。
【００１５】このように構成されるマイクロプロセッサ
の動作を以下に説明する。各ＣＰＵ７−１ないし７−n
は、それぞれＣＰＵクロック発生回路６が送出するクロ
ックφ１等によりそれぞれ独立して動作し、それぞれア
ドレス情報をアドレスバスセレクタ８へ送出し、データ
情報をデータバスセレクタ１０へ送出し、Ｒ／Ｗの情報
をＲ／Ｗセレクタ９へそれぞれ送出する。アドレスバス
セレクタ８、データバスセレクタ１０、Ｒ／Ｗセレクタ
９は、ＣＰＵクロック発生回路６から供給されるアドレ
スバス切換信号、データバス切換信号、Ｒ／Ｗ切換信号
にて使用するアドレスバス等を選択する。したがって各
ＣＰＵは、ＲＯＭ１２、ＲＡＭ１３、周辺回路１４、ス
トップレジスタ１５を占有することができ、各ＣＰＵは
互いに干渉することなくＲＯＭ１２、ＲＡＭ１３、周辺
回路１４、ストップレジスタ１５にアクセスすることが
できる。
の動作を以下に説明する。各ＣＰＵ７−１ないし７−n
は、それぞれＣＰＵクロック発生回路６が送出するクロ
ックφ１等によりそれぞれ独立して動作し、それぞれア
ドレス情報をアドレスバスセレクタ８へ送出し、データ
情報をデータバスセレクタ１０へ送出し、Ｒ／Ｗの情報
をＲ／Ｗセレクタ９へそれぞれ送出する。アドレスバス
セレクタ８、データバスセレクタ１０、Ｒ／Ｗセレクタ
９は、ＣＰＵクロック発生回路６から供給されるアドレ
スバス切換信号、データバス切換信号、Ｒ／Ｗ切換信号
にて使用するアドレスバス等を選択する。したがって各
ＣＰＵは、ＲＯＭ１２、ＲＡＭ１３、周辺回路１４、ス
トップレジスタ１５を占有することができ、各ＣＰＵは
互いに干渉することなくＲＯＭ１２、ＲＡＭ１３、周辺
回路１４、ストップレジスタ１５にアクセスすることが
できる。
【００１６】又、消費電力を低減するために各ＣＰＵが
ソフトウエアによりストップレジスタ１５の自分自身の
ビットにデータを設定して、自分自身のクロックを停止
する。そしてすべてのＣＰＵにおいてクロック停止とな
ったときにはストップレジスタ１５が送出する発振停止
信号(ＳＴＰＯＵＴ)にて発振制御回路３が発振停止の信
号を発振回路２へ送出する。よって発振回路２はクロッ
クφの出力を停止する。
ソフトウエアによりストップレジスタ１５の自分自身の
ビットにデータを設定して、自分自身のクロックを停止
する。そしてすべてのＣＰＵにおいてクロック停止とな
ったときにはストップレジスタ１５が送出する発振停止
信号(ＳＴＰＯＵＴ)にて発振制御回路３が発振停止の信
号を発振回路２へ送出する。よって発振回路２はクロッ
クφの出力を停止する。
【００１７】第２実施例 ;次に、第２実施例について図
２を参照し説明する。尚、図２において図１と同じ構成
部分については同じ符号を付しその説明を省略する。第
２実施例では第１実施例の構成に、ストップモードリリ
ースレジスタ１７を共通データバスに設けた。ストップ
モードリリースレジスタ１７の入力側は発振制御回路３
に接続され、出力側はＣＰＵクロック発生回路６におけ
る各ＣＰＵに対応するクロック発生回路へ接続される。
２を参照し説明する。尚、図２において図１と同じ構成
部分については同じ符号を付しその説明を省略する。第
２実施例では第１実施例の構成に、ストップモードリリ
ースレジスタ１７を共通データバスに設けた。ストップ
モードリリースレジスタ１７の入力側は発振制御回路３
に接続され、出力側はＣＰＵクロック発生回路６におけ
る各ＣＰＵに対応するクロック発生回路へ接続される。
【００１８】このようなストップモードリリースレジス
タ１７は、ストップ制御回路１６から供給される発振停
止信号により発振制御回路３が発振停止の信号を送出し
た後、外部割り込み信号(ＩＮＴ)により発振制御回路３
が再び発振を開始したときにその旨の信号(ＩＮＴＯＵ
Ｔ)が供給され、指定されたＣＰＵにのみＣＰＵクロッ
クの供給を行うべくＣＰＵクロック発生回路６へ信号を
送出するものである。
タ１７は、ストップ制御回路１６から供給される発振停
止信号により発振制御回路３が発振停止の信号を送出し
た後、外部割り込み信号(ＩＮＴ)により発振制御回路３
が再び発振を開始したときにその旨の信号(ＩＮＴＯＵ
Ｔ)が供給され、指定されたＣＰＵにのみＣＰＵクロッ
クの供給を行うべくＣＰＵクロック発生回路６へ信号を
送出するものである。
【００１９】即ち、第１実施例では、発振制御回路３が
再び発振を開始したときにはＣＰＵクロック発生回路６
からすべてのＣＰＵ７−１等へクロックが供給されすべ
てのＣＰＵが動作を開始するが、第２実施例の回路では
動作の必要なＣＰＵへのみクロックを供給するものであ
る。
再び発振を開始したときにはＣＰＵクロック発生回路６
からすべてのＣＰＵ７−１等へクロックが供給されすべ
てのＣＰＵが動作を開始するが、第２実施例の回路では
動作の必要なＣＰＵへのみクロックを供給するものであ
る。
【００２０】このように構成することで、ストップモー
ドリリースレジスタ１７により指定されたＣＰＵのみＣ
ＰＵクロックの供給を受けることができるので、第１実
施例の場合に比べ動作不要なＣＰＵを動作させる必要が
ないので、プログラムサイズを小さくすることができ、
消費電力も低減することができる。
ドリリースレジスタ１７により指定されたＣＰＵのみＣ
ＰＵクロックの供給を受けることができるので、第１実
施例の場合に比べ動作不要なＣＰＵを動作させる必要が
ないので、プログラムサイズを小さくすることができ、
消費電力も低減することができる。
【００２１】又、第２実施例における構成を採ること
で、ＣＰＵ７−１ないし７−nは、ストップレジスタ１
５及びストップモードリリースレジスタ１７にアクセス
することができるので、いずれのＣＰＵからでも他のＣ
ＰＵの動作を停止させたり、又、ストップモード中のＣ
ＰＵを復帰させることができる。さらに、ストップレジ
スタ１５の内容を参照することにより、いずれのＣＰＵ
がストップモード中であるのかを判断することができ
る。
で、ＣＰＵ７−１ないし７−nは、ストップレジスタ１
５及びストップモードリリースレジスタ１７にアクセス
することができるので、いずれのＣＰＵからでも他のＣ
ＰＵの動作を停止させたり、又、ストップモード中のＣ
ＰＵを復帰させることができる。さらに、ストップレジ
スタ１５の内容を参照することにより、いずれのＣＰＵ
がストップモード中であるのかを判断することができ
る。
【００２２】第３実施例 ;次に第３実施例について図３
を参照し以下に説明する。尚、図３において図１に示さ
れる構成部分と同じ構成部分については同じ符号を付し
その説明を省略する。図７に示すように、従来、各ＣＰ
Ｕに対してそれぞれ割り込み要求制御回路２１−１ない
し２１−nが接続されている回路構成においてＣＰＵが
タスクの受け渡しを行う場合、タスクの受け渡しを共有
メモリを介して行っているが、その起動方法がタイマ割
り込みを利用したソフトウエアによるサンプリングが従
来の方法であった。そのためタスクの受け渡しに時間が
かかり、又、モニタソフトウエアも複雑化していた。し
たがって、マルチプロセッサシステムではＣＰＵの数が
多くなればなるほど、各ＣＰＵ間のタスクの受け渡しに
は時間を要し、又、ソフトウエアを構築するのが困難で
あった。尚、図７に示される構成部分で図１に示される
構成部分と同じものについては同じ符号を付している。
を参照し以下に説明する。尚、図３において図１に示さ
れる構成部分と同じ構成部分については同じ符号を付し
その説明を省略する。図７に示すように、従来、各ＣＰ
Ｕに対してそれぞれ割り込み要求制御回路２１−１ない
し２１−nが接続されている回路構成においてＣＰＵが
タスクの受け渡しを行う場合、タスクの受け渡しを共有
メモリを介して行っているが、その起動方法がタイマ割
り込みを利用したソフトウエアによるサンプリングが従
来の方法であった。そのためタスクの受け渡しに時間が
かかり、又、モニタソフトウエアも複雑化していた。し
たがって、マルチプロセッサシステムではＣＰＵの数が
多くなればなるほど、各ＣＰＵ間のタスクの受け渡しに
は時間を要し、又、ソフトウエアを構築するのが困難で
あった。尚、図７に示される構成部分で図１に示される
構成部分と同じものについては同じ符号を付している。
【００２３】そこで図３に示すように、各割り込み要求
制御回路２１−１ないし２１−nをそれぞれ個別に動作
可能とするソフトウエア割り込み発生レジスタ２０を設
けた。即ち、ソフトウエア割り込み発生レジスタ２０の
入力側はアドレスデコーダ１１及びデータバスセレクタ
１０に接続され、出力側はそれぞれの割り込み要求制御
回路２１−１ないし２１−nに接続される。
制御回路２１−１ないし２１−nをそれぞれ個別に動作
可能とするソフトウエア割り込み発生レジスタ２０を設
けた。即ち、ソフトウエア割り込み発生レジスタ２０の
入力側はアドレスデコーダ１１及びデータバスセレクタ
１０に接続され、出力側はそれぞれの割り込み要求制御
回路２１−１ないし２１−nに接続される。
【００２４】このように構成される第３実施例の動作を
ＣＰＵ７−１、７−２の場合を例に以下に説明する。例
えばＣＰＵ７−１がＣＰＵ７−２にタスクを渡す場合、
ＣＰＵ７−１はＣＰＵ７−２もリード／ライトできるＲ
ＡＭ１３に処理内容をセットし、ソフトウエア割り込み
発生レジスタのＣＰＵ７−２にソフトウエア割り込みを
発生させるビットにデータをセットすることにより、Ｃ
ＰＵ７−２にソフトウエア割り込みを発生させ、ＣＰＵ
７−２は発生したソフトウエア割り込みにより受け渡さ
れたタスク処理に移行することができる。
ＣＰＵ７−１、７−２の場合を例に以下に説明する。例
えばＣＰＵ７−１がＣＰＵ７−２にタスクを渡す場合、
ＣＰＵ７−１はＣＰＵ７−２もリード／ライトできるＲ
ＡＭ１３に処理内容をセットし、ソフトウエア割り込み
発生レジスタのＣＰＵ７−２にソフトウエア割り込みを
発生させるビットにデータをセットすることにより、Ｃ
ＰＵ７−２にソフトウエア割り込みを発生させ、ＣＰＵ
７−２は発生したソフトウエア割り込みにより受け渡さ
れたタスク処理に移行することができる。
【００２５】従来ではタスクを受け取る側のＣＰＵが常
にタスクを受け渡されているか否かを監視しなければな
らないが、第３実施例の構成によればソフトウエア割り
込みによりタスクを受け取るため高速にタスクの受け渡
しが行なわれるとともに、ソフトウエアの容量、負担を
小さくすることができる。
にタスクを受け渡されているか否かを監視しなければな
らないが、第３実施例の構成によればソフトウエア割り
込みによりタスクを受け取るため高速にタスクの受け渡
しが行なわれるとともに、ソフトウエアの容量、負担を
小さくすることができる。
【００２６】又、他の実施例として図４に示すように、
上述した図１と図２に示す構成を合わせた構成としても
良く、又、図５に示すように図２と図３を合わせた構成
としても良い。尚、図４及び図５において、図１ないし
図３に示す構成部分と同じ構成部分については同じ符号
を付している。
上述した図１と図２に示す構成を合わせた構成としても
良く、又、図５に示すように図２と図３を合わせた構成
としても良い。尚、図４及び図５において、図１ないし
図３に示す構成部分と同じ構成部分については同じ符号
を付している。
【００２７】
【発明の効果】以上詳述したように本発明によれば、そ
れぞれのＣＰＵへ個別にそれぞれのクロック信号を送出
し、又、選択手段により動作するＣＰＵを選択するよう
に構成したことより、各ＣＰＵは上記クロック信号にて
独立して動作することができ、又、動作するＣＰＵを選
択することができる。さらに、すべてのＣＰＵが停止モ
ード情報を送出したときには上記クロック信号の発生を
停止するようにしたことより、消費電力を低減させるこ
とができる。
れぞれのＣＰＵへ個別にそれぞれのクロック信号を送出
し、又、選択手段により動作するＣＰＵを選択するよう
に構成したことより、各ＣＰＵは上記クロック信号にて
独立して動作することができ、又、動作するＣＰＵを選
択することができる。さらに、すべてのＣＰＵが停止モ
ード情報を送出したときには上記クロック信号の発生を
停止するようにしたことより、消費電力を低減させるこ
とができる。
【図１】 本発明の複数の中央演算処理装置を有するマ
イクロプロセッサの第１実施例における構成を示すブロ
ック図である。
イクロプロセッサの第１実施例における構成を示すブロ
ック図である。
【図２】 本発明の複数の中央演算処理装置を有するマ
イクロプロセッサの第２実施例における構成を示すブロ
ック図である。
イクロプロセッサの第２実施例における構成を示すブロ
ック図である。
【図３】 本発明の複数の中央演算処理装置を有するマ
イクロプロセッサの第３実施例における構成を示すブロ
ック図である。
イクロプロセッサの第３実施例における構成を示すブロ
ック図である。
【図４】 本発明の複数の中央演算処理装置を有するマ
イクロプロセッサの他の実施例における構成を示すブロ
ック図である。
イクロプロセッサの他の実施例における構成を示すブロ
ック図である。
【図５】 本発明の複数の中央演算処理装置を有するマ
イクロプロセッサの他の実施例における構成を示すブロ
ック図である。
イクロプロセッサの他の実施例における構成を示すブロ
ック図である。
【図６】 従来の複数の中央演算処理装置を有するマイ
クロプロセッサの構成を示すブロック図である。
クロプロセッサの構成を示すブロック図である。
【図７】 従来の複数の中央演算処理装置を有するマイ
クロプロセッサの構成を示すブロック図である。
クロプロセッサの構成を示すブロック図である。
２…発振回路、３…発振制御回路、６…ＣＰＵクロック
発生回路、７−１ないし７−n …ＣＰＵ、８…アドレ
スバスセレクタ、９…Ｒ／Ｗセレクタ、１０…データバ
スセレクタ、１１…アドレスデコーダ、１５…ストップ
レジスタ、１６…ストップ制御回路、１７…ストップモ
ードリリースレジスタ、２０…ソフトウエア割り込み発
生レジスタ、２１−１ないし２１−n …割り込み要求
制御回路。
発生回路、７−１ないし７−n …ＣＰＵ、８…アドレ
スバスセレクタ、９…Ｒ／Ｗセレクタ、１０…データバ
スセレクタ、１１…アドレスデコーダ、１５…ストップ
レジスタ、１６…ストップ制御回路、１７…ストップモ
ードリリースレジスタ、２０…ソフトウエア割り込み発
生レジスタ、２１−１ないし２１−n …割り込み要求
制御回路。
Claims (4)
- 【請求項１】 複数の中央演算処理装置と、 複数のクロック信号及び複数の選択信号を発生し、上記
複数の中央演算処理装置のそれぞれに上記クロック信号
を送出するクロック発生手段と、 上記複数のそれぞれの中央演算処理装置から送出される
複数の出力情報が供給され、該情報を上記クロック発生
手段から供給される上記選択信号によって選択する選択
手段と、 上記選択手段から供給される各中央演算処理装置毎の情
報を格納し、すべての中央演算処理装置が停止モード情
報を送出したときにはすべての上記クロック信号の発生
を停止させる停止信号を上記クロック発生手段へ送出す
る発振停止手段と、を備えたことを特徴とする複数の中
央演算処理装置を有するマイクロプロセッサ。 - 【請求項２】 上記クロック発生手段は、基本クロック
信号を発生し、又、上記停止信号が供給される基本クロ
ック信号発生手段と、上記基本クロック信号が供給され
該基本クロック信号に基づき上記それぞれの中央演算処
理装置へ供給する上記クロック信号を発生し、又、上記
選択信号を発生する中央演算処理装置クロック信号発生
手段とを備えた、請求項１記載の複数の中央演算処理装
置を有するマイクロプロセッサ。 - 【請求項３】 上記発振停止手段が送出する上記停止信
号により上記中央演算処理装置クロック信号発生手段か
らすべての中央演算処理装置へのクロック信号の送出が
停止した後、上記基本クロック信号発生手段へ供給され
る外部割り込み信号により上記基本クロック信号発生手
段が発振を再開する場合、上記基本クロック信号発生手
段から発振再開信号が供給され所定の上記中央演算処理
装置のみを復帰させる復帰選択信号を上記中央演算処理
装置クロック信号発生手段へ送出する復帰選択手段を備
えた、請求項２記載の複数の中央演算処理装置を有する
マイクロプロセッサ。 - 【請求項４】 上記複数の中央演算処理装置のそれぞれ
に接続され、該中央演算処理装置へ供給される割り込み
要求を制御する割り込み要求制御手段と、 出力側が上記割り込み要求制御手段のそれぞれに接続さ
れ、上記中央演算処理装置のいずれかが他の上記中央演
算処理装置に対してソフトウエア割り込みを要求する信
号が上記選択手段から供給されたとき割り込み要求のあ
る中央演算処理装置に接続されている上記割り込み要求
制御手段へ割り込みを行うための制御信号を送出するソ
フトウエア割り込み発生手段と、を備えた、請求項１記
載の複数の中央演算処理装置を有するマイクロプロセッ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4338495A JPH06187066A (ja) | 1992-12-18 | 1992-12-18 | 複数の中央演算処理装置を有するマイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4338495A JPH06187066A (ja) | 1992-12-18 | 1992-12-18 | 複数の中央演算処理装置を有するマイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187066A true JPH06187066A (ja) | 1994-07-08 |
Family
ID=18318698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4338495A Pending JPH06187066A (ja) | 1992-12-18 | 1992-12-18 | 複数の中央演算処理装置を有するマイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06187066A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08202468A (ja) * | 1995-01-27 | 1996-08-09 | Hitachi Ltd | マルチプロセッサシステム |
| US6928575B2 (en) | 2000-10-12 | 2005-08-09 | Matsushita Electric Industrial Co., Ltd. | Apparatus for controlling and supplying in phase clock signals to components of an integrated circuit with a multiprocessor architecture |
| JP2008511912A (ja) * | 2004-09-03 | 2008-04-17 | インテル コーポレイション | マルチコアプロセッサにおけるアイドル状態移行の調整 |
| JP2011204191A (ja) * | 2010-03-26 | 2011-10-13 | Kyocera Mita Corp | 省電力マルチｃｐｕシステム、画像形成装置 |
| JP2020009324A (ja) * | 2018-07-11 | 2020-01-16 | 株式会社デンソー | 電子装置 |
-
1992
- 1992-12-18 JP JP4338495A patent/JPH06187066A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08202468A (ja) * | 1995-01-27 | 1996-08-09 | Hitachi Ltd | マルチプロセッサシステム |
| US6928575B2 (en) | 2000-10-12 | 2005-08-09 | Matsushita Electric Industrial Co., Ltd. | Apparatus for controlling and supplying in phase clock signals to components of an integrated circuit with a multiprocessor architecture |
| JP2008511912A (ja) * | 2004-09-03 | 2008-04-17 | インテル コーポレイション | マルチコアプロセッサにおけるアイドル状態移行の調整 |
| JP2011204191A (ja) * | 2010-03-26 | 2011-10-13 | Kyocera Mita Corp | 省電力マルチｃｐｕシステム、画像形成装置 |
| JP2020009324A (ja) * | 2018-07-11 | 2020-01-16 | 株式会社デンソー | 電子装置 |
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