JPH0652118A - 複数中央演算処理装置の制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 特別の回路を必要とせず、各ＣＰＵにおいて
周辺装置が共用でき、ＲＯＭの使用効率を向上可能な、
複数ＣＰＵの制御装置を提供する。 【構成】 複数のＣＰＵを備えこれらＣＰＵにて周辺装
置を共用する場合に必要となる複数ＣＰＵの制御装置で
あって、それぞれのＣＰＵへ供給するそれぞれのタイミ
ングクロックにおける所定信号レベル期間が重複するこ
とのない複数相のタイミングクロックを発生するタイミ
ングクロック発生手段１０と、上記複数相のタイミング
クロックが供給され該タイミングクロックにおける上記
所定信号レベル期間のみ同じタイミングで同相のタイミ
ングクロックが供給されているＣＰＵと上記共通バスと
を接続するバス選択手段１１,１３と、を備えたことを
特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２個以上の中央演算処
理装置(以下、ＣＰＵと記す)を備えたシステムにおい
て、これらＣＰＵにて周辺装置を共用する場合に必要と
する複数ＣＰＵの制御装置に関する。

【０００２】

【従来の技術とその課題】従来、２個以上のＣＰＵを使
用するシステムにおいて、これらＣＰＵの周辺装置をこ
れらのＣＰＵが共用する場合には、上記周辺装置にアク
セスするＣＰＵの優先順位を決定する回路であるアービ
ター回路が必要であった。又、ＣＰＵ間の通信にはデュ
アルポートＲＡＭやレジスタを必要とした。このため、
以下に示すような問題点あった。

【０００３】上述したように、アービター回路、デュ
アルポートＲＡＭ等の特別の回路が必要となる。 上記周辺装置を一つのＣＰＵがアクセスしている間は
その他のＣＰＵはその周辺装置を使用できないので、Ｃ
ＰＵにおける演算処理効率が低下する。 プログラム領域の共有ができないため、各ＣＰＵに一
定量のＲＯＭ容量を割り当てなければならず、ＲＯＭの
使用効率を向上させることができない。 上記に記載した理由により、各ＣＰＵに共通するサ
ブルーチンについてもそれぞれのプログラム領域を持た
なければならず、ＲＯＭの使用効率を向上させることが
できない。

【０００４】本発明はこのような問題点を解決するため
になされたもので、特別の回路を必要とせず、各ＣＰＵ
において周辺装置が共用でき、ＲＯＭの使用効率を向上
可能な、複数ＣＰＵの制御装置を提供することを目的と
する。

【０００５】

【課題を解決するための手段とその作用】本発明は、複
数のＣＰＵにて周辺装置を共用する場合に必要となる複
数ＣＰＵの制御装置であって、それぞれの出力側がそれ
ぞれのＣＰＵに接続され、それぞれの上記ＣＰＵへ供給
するそれぞれのタイミングクロックにおける所定信号レ
ベル期間が重複することのない複数相のタイミングクロ
ックを発生するタイミングクロック発生手段と、入力側
がそれぞれの上記ＣＰＵ及び上記タイミングクロック発
生手段に接続され、出力側が共通バスを介して上記周辺
装置に接続される手段であり、上記複数相のタイミング
クロックが供給され該タイミングクロックにおける上記
所定信号レベル期間のみ、同じタイミングで同相のタイ
ミングクロックが供給されているＣＰＵと上記共通バス
とを接続するバス選択手段と、を備えたことを特徴とす
る。

【０００６】このように構成することで、タイミングク
ロック発生手段はタイミングクロックにおける所定信号
レベル期間がいずれも重複しないような複数相のタイミ
ングクロックを発生しこのようなそれぞれのタイミング
クロックにてそれぞれのＣＰＵは動作する。又、バス選
択手段にも上記タイミングクロックが供給され該バス選
択手段は上記所定信号レベル期間のみ、同じタイミング
で同相のタイミングクロックが供給されているＣＰＵと
上記共通バスとを接続することより、タイミングクロッ
ク発生手段及びバス選択手段は、特別の回路を必要とし
なくても各ＣＰＵにおいて周辺装置が共用できるように
作用する。

【０００７】又、本発明は、上記共通バスには記憶手段
が接続され、それぞれの上記中央演算処理装置は、リセ
ット解除後に当該中央演算処理装置が演算を開始する上
記記憶手段の番地であるベクタアドレスが同一であり、
それぞれの上記中央演算周辺装置と上記バス選択手段と
の間にそれぞれ接続され、上記ベクタアドレスを各上記
中央演算処理装置毎に異なった値に変換し上記バス選択
手段へ送出するベクタアドレス変換手段を備えることも
できる。

【０００８】このように構成することで、各ＣＰＵは同
一のベクタアドレスを有するがベクタアドレス変換手段
にてそれぞれ別個のベクタアドレスに変換されるので、
ベクタアドレス変換手段はＲＯＭの使用効率を向上させ
るように作用する。

【０００９】

【実施例】本発明の複数ＣＰＵの制御装置の一実施例に
ついて図１等を参照し以下に説明する。図１には、１な
いしＮのＮ個のＣＰＵを有するシステムにおける制御装
置を示している。各ＣＰＵ１ないしＮのクロック入力端
子には、Ｎ相のタイミングクロックを発生するタイミン
グクロック発生回路１０の出力側がそれぞれ接続され
る。タイミングクロック発生回路１０は、設けられるＣ
ＰＵの数に対応したＮ個のタイミングクロックを発生
し、これらそれぞれのタイミングクロックをそれぞれの
ＣＰＵへ送出する回路であり、さらにそれぞれのタイミ
ングクロックにおいては図３の(a)ないし(c)に示すよう
にハイ(Ｈ)レベルの期間が他のいずれのタイミングクロ
ックにおけるＨレベル期間と時間的に重複しないＮ相の
タイミングクロックを発生する回路である。又、タイミ
ングクロック発生回路１０が発生するそれぞれのタイミ
ングクロックは、アドレス選択回路１１及びデータ選択
回路１３へもそれぞれ送出される。

【００１０】尚、ＣＰＵ１ないしＮのそれぞれは、図２
の(a)に示すタイミングクロックに対して図２の(b)に示
すタイミングにてアドレスをアドレスバスに送出し、図
２の(c)に示すタイミングにてデータをデータバスへ送
出する動作をする。

【００１１】アドレス選択回路１１の入力側は、それぞ
れのＣＰＵ１ないしＮとそれぞれのアドレスバスを介し
て接続され、アドレス選択回路１１の出力側は各ＣＰＵ
１ないしＮが共用する共通アドレスバス１２に接続され
る。尚、上記それぞれのアドレスバスにはそれぞれベク
タアドレス変換回路１５、１６ … がアドレスバスに対
して直列に接続されている。又、共通アドレスバス１２
及び共通データバス１４にはＲＯＭ、ＲＡＭのメモリ等
が接続される。

【００１２】上述しているＣＰＵ１ないしＮは、例えば
ＦＦＦＥとＦＦＦＦの二つのベクタアドレスを共通して
有している。尚、ベクタアドレスとは、リセット解除後
に上記ＣＰＵ１等が演算を開始する、上記メモリの番地
をいう。上述のようにＣＰＵ１等においてベクタアドレ
スは共通であることから、該ベクタアドレスをそのまま
アドレス選択回路１１へ送出したのでは各ＣＰＵは同じ
演算を行うことになる。そこでベクタアドレス変換回路
１５等は、ＣＰＵ１等が送出するベクタアドレスをそれ
ぞれ異なるアドレスに変換しアドレス選択回路１１へ送
出する動作を行う。

【００１３】データ選択回路１３の入力側は、各ＣＰＵ
１ないしＮとそれぞれのデータバスを介して接続され、
データ選択回路１３の出力側は各ＣＰＵ１ないしＮが共
用する共通データバス１４に接続される。

【００１４】よって、各ＣＰＵ１ないしＮに供給される
Ｎ相のそれぞれのタイミングクロックが各ＣＰＵ１ない
しＮへ供給されるタイミングと同じタイミングにてアド
レス選択回路１１及びデータ選択回路１３に供給される
ことから、アドレス選択回路１１及びデータ選択回路１
３は、タイミングクロックがＨレベル期間にありアドレ
ス及びデータを送出可能な一つのＣＰＵが送出するアド
レス及びデータをそのＨレベル期間、共通アドレスバス
１２及び共通データバス１４へ送出する。

【００１５】尚、２個のＣＰＵを有する場合における本
制御装置の具体的回路構成を図４に示す。図４において
図１に示す構成部分と同じ構成部分については同じ符号
を付している。

【００１６】このように構成される複数ＣＰＵの制御装
置における動作を以下に説明する。例えば図３の(a)に
示すタイミングクロック５１がＣＰＵ１に供給されてい
るとすると、アドレス選択回路１１及びデータ選択回路
１３にもタイミングクロック５１が同時刻にタイミング
クロック発生回路１０から供給されている。よって、タ
イミングクロック５１のＨレベル期間である時刻t１か
ら時刻t２の期間において、ＣＰＵ１はアドレスバスへ
アドレスを送出し、又、データバスへデータを入出力す
る。一方、図３の(e)に示すように、データ選択回路１
３も時刻t１から時刻t２の間、データバスを介して入出
力されるデータ、即ちＣＰＵ１が入出力するデータを共
通データバス１４へ入出力する。アドレス選択回路１１
についても同様である。又、他のＣＰＵ２ないしＮにつ
いても同様に動作する。

【００１７】このようにＮ個のＣＰＵのそれぞれについ
て相の異なるタイミングクロックにて制御しそれによっ
て共通アドレスバス及び共通データバスの共用化を図っ
ているので、従来のように、アービター回路、デュアル
ポートＲＡＭ等の特別の回路を設けることなく、共通ア
ドレスバス１２及び共通データバス１４に接続されるＲ
ＯＭ、ＲＡＭ等の周辺回路を各ＣＰＵで共用化すること
がきる。

【００１８】又、共通アドレスバス１２及び共通データ
バス１４にＲＯＭが接続されているので、該ＲＯＭ内の
記憶領域を各ＣＰＵ毎に振り分ける必要がなく、一つの
ＲＯＭを各ＣＰＵ１ないしＮ毎にアドレスで分割するこ
とができる。

【００１９】さらに、上述したようにＲＯＭ内の記憶領
域を各ＣＰＵにて共用することができるので、各ＣＰＵ
１ないしＮにて共通するサブルーチンをＲＯＭ内の一領
域にまとめることができ、ＲＯＭの記憶容量の使用効率
を向上させることができる。

【００２０】又、ベクタアドレス変換回路１５等を設
け、ＣＰＵ１ないしＮにて共通しこれら各ＣＰＵが送出
するリセットベクタアドレスをそれぞれ異なるアドレス
に変換するようにしたので、同じＲＯＭにＣＰＵ１等の
それぞれがアクセスすることができＣＰＵ１等において
それぞれ異なるプログラムを実行することができる。

【００２１】又、このようにベクタアドレス変換回路１
５等を設けることで、ＣＰＵ１ないしＮについてベクタ
アドレスは共通のものでよく、したがってＣＰＵ１ない
しＮはそれぞれ異なる構造ではなく同一の構造とするこ
とができ、ＣＰＵの設計上の労力を低減することができ
る。

【００２２】

【発明の効果】以上詳述したように本発明によれば、タ
イミングクロックにおける所定信号レベル期間がいずれ
も重複しないような複数相のタイミングクロックを発生
しこのようなそれぞれのタイミングクロックにてそれぞ
れのＣＰＵを動作させ、又、バス選択手段にも上記タイ
ミングクロックを供給し該バス選択手段は上記所定信号
レベル期間のみ、同じタイミングで同相のタイミングク
ロックが供給されているＣＰＵと上記共通バスとを接続
することより、特別の回路を必要としなくても各ＣＰＵ
において周辺装置を共用することができ、又、このよう
に周辺装置の共用が可能となることで各ＣＰＵにおける
プログラム領域を共有することができＲＯＭの使用効率
を向上させることができる。

【図面の簡単な説明】

【図１】 本発明の複数ＣＰＵの制御装置の一実施例に
おける構成を示すブロック図である。

【図２】 本発明の複数ＣＰＵの制御装置にて制御され
るＣＰＵの動作を示すタイミングチャートである。

【図３】 本発明の複数ＣＰＵの制御装置の動作を説明
するためのタイミングチャートである。

【図４】 ２個のＣＰＵを制御する場合における本発明
の複数ＣＰＵの制御装置の構成を示す回路図である。

【符号の説明】

１ないしＮ…ＣＰＵ、１０…Ｎ相タイミングクロック発
生回路、１１…アドレス選択回路、１２…共通アドレス
バス、１３…データ選択回路、１４…共通データバス、
１５,１６…ＣＰＵベクタアドレス変換回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数の中央演算処理装置にて周辺装置を
   共用する場合に必要となる複数中央演算処理装置の制御
   装置であって、 それぞれの出力側がそれぞれの中央演算処理装置に接続
   され、それぞれの上記中央演算処理装置へ供給するそれ
   ぞれのタイミングクロックにおける所定信号レベル期間
   が重複することのない複数相のタイミングクロックを発
   生するタイミングクロック発生手段と、 入力側がそれぞれの上記中央演算処理装置及び上記タイ
   ミングクロック発生手段に接続され、出力側が共通バス
   を介して上記周辺装置に接続される手段であり、上記複
   数相のタイミングクロックが供給され該タイミングクロ
   ックにおける上記所定信号レベル期間のみ、同じタイミ
   ングで同相のタイミングクロックが供給されている中央
   演算処理装置と上記共通バスとを接続するバス選択手段
   と、を備えたことを特徴とする複数中央演算処理装置の
   制御装置。
2. 【請求項２】 上記共通バスには記憶手段が接続され、
   それぞれの上記中央演算処理装置は、リセット解除後に
   当該中央演算処理装置が演算を開始する上記記憶手段の
   番地であるベクタアドレスが同一であり、 それぞれの上記中央演算周辺装置と上記バス選択手段と
   の間にそれぞれ接続され、上記ベクタアドレスを各上記
   中央演算処理装置毎に異なった値に変換し上記バス選択
   手段へ送出するベクタアドレス変換手段を備えた請求項
   １記載の複数中央演算周辺装置の制御装置。