JP3183311B2 - データ転送システム - Google Patents
データ転送システムInfo
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- JP3183311B2 JP3183311B2 JP25857292A JP25857292A JP3183311B2 JP 3183311 B2 JP3183311 B2 JP 3183311B2 JP 25857292 A JP25857292 A JP 25857292A JP 25857292 A JP25857292 A JP 25857292A JP 3183311 B2 JP3183311 B2 JP 3183311B2
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Description
【０００１】
【産業上の利用分野】本発明は、複数のＣＰＵと複数の
入出力装置とがバス結合されたマルチＣＰＵシステムに
おいて、ＣＰＵと入出力装置との間でデータを転送する
データ転送システムに関する。
入出力装置とがバス結合されたマルチＣＰＵシステムに
おいて、ＣＰＵと入出力装置との間でデータを転送する
データ転送システムに関する。
【０００２】
【従来の技術】図２は従来のデータ転送システムを示し
ている。図２に示すデータ転送システムにおいては、Ｃ
ＰＵボード２０上にＣＰＵ２３とＤＭＡコントローラ２
５とローカルメモリ２４とインターフェイス２６および
これらを接続するローカルバス２７が設けられている。
前記ＣＰＵボード２０のインターフェイス２６には、デ
ータバス２９を介して共通メモリ２１が接続されてい
る。
ている。図２に示すデータ転送システムにおいては、Ｃ
ＰＵボード２０上にＣＰＵ２３とＤＭＡコントローラ２
５とローカルメモリ２４とインターフェイス２６および
これらを接続するローカルバス２７が設けられている。
前記ＣＰＵボード２０のインターフェイス２６には、デ
ータバス２９を介して共通メモリ２１が接続されてい
る。
【０００３】ＣＰＵ２３が入出力装置２２とのデータ転
送を行う場合、まず共通メモリ２１上のセマフォ２８に
より、入出力装置２２の排他制御を行う。入出力装置２
２が独占的に獲得できた状態でＣＰＵ２３はＣＰＵボー
ド２０上のＤＭＡコントローラ２５にデータ転送条件を
セットすると共に入出力装置２２へデータ転送起動を行
う。入出力装置２２を独占的に獲得してないＣＰＵ２３
は、ＣＰＵボード２０上のＤＭＡコントローラ２５を動
作禁止状態にセットする。入出力装置２２からＤＭＡ制
御信号３０が出力されると、全ＣＰＵボード２０のＤＭ
Ａコントローラ２５に通知されるが、データ転送条件を
セットしたＣＰＵボード２０のみ受けつけられ、ＤＭＡ
転送を行なう。
送を行う場合、まず共通メモリ２１上のセマフォ２８に
より、入出力装置２２の排他制御を行う。入出力装置２
２が独占的に獲得できた状態でＣＰＵ２３はＣＰＵボー
ド２０上のＤＭＡコントローラ２５にデータ転送条件を
セットすると共に入出力装置２２へデータ転送起動を行
う。入出力装置２２を独占的に獲得してないＣＰＵ２３
は、ＣＰＵボード２０上のＤＭＡコントローラ２５を動
作禁止状態にセットする。入出力装置２２からＤＭＡ制
御信号３０が出力されると、全ＣＰＵボード２０のＤＭ
Ａコントローラ２５に通知されるが、データ転送条件を
セットしたＣＰＵボード２０のみ受けつけられ、ＤＭＡ
転送を行なう。
【０００４】
【発明が解決しようとする課題】この従来のデータ転送
システムでは、ＣＰＵボード内にＤＭＡコントローラを
設けたため、複数の入出力装置を同時に制御する場合、
入出力装置の数だけＤＭＡコントローラを追加する必要
があり、また、１つのＤＭＡコントローラで複数の入出
力装置を制御する場合、入出力装置間の待合せ処理を行
う必要があり、十分なデータ転送能力を得られないとい
う問題がある。
システムでは、ＣＰＵボード内にＤＭＡコントローラを
設けたため、複数の入出力装置を同時に制御する場合、
入出力装置の数だけＤＭＡコントローラを追加する必要
があり、また、１つのＤＭＡコントローラで複数の入出
力装置を制御する場合、入出力装置間の待合せ処理を行
う必要があり、十分なデータ転送能力を得られないとい
う問題がある。
【０００５】本発明の課題は、ソフトウェアでＣＰＵナ
ンバーの値を意識することなく入出力装置とＣＰＵとの
間でＤＭＡ転送を可能とし、また、入出力装置の数やＣ
ＰＵボードの数を意識することなく必要な入出力装置を
組合せることでマルチＣＰＵシステムを容易に構成する
ことができるデータ転送システムを提供することにあ
る。
ンバーの値を意識することなく入出力装置とＣＰＵとの
間でＤＭＡ転送を可能とし、また、入出力装置の数やＣ
ＰＵボードの数を意識することなく必要な入出力装置を
組合せることでマルチＣＰＵシステムを容易に構成する
ことができるデータ転送システムを提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明によれば、複数の
ＣＰＵと複数の入出力装置とがバスで結合されたデータ
転送システムにおいて、前記ＣＰＵが自己のＣＰＵナン
バーを設定し読み出し可能なナンバーレジスタを備え、
前記入出力装置がレジスタ、ＤＭＡコントローラおよび
アドレス生成回路を備え、前記レジスタは処理中のＣＰ
Ｕナンバーを記憶し、前記ＤＭＡコントローラは前記Ｃ
ＰＵによりデータ転送条件がセットされて前記アドレス
生成回路を制御し、かつ前記アドレス生成回路は前記Ｄ
ＭＡコントローラがＤＭＡ転送の際に出力するアドレス
と前記レジスタに記憶されているＣＰＵナンバーとを加
算して該当するＣＰＵのローカルメモリアドレスに変換
することにより、入出力装置とＣＰＵとの間でＤＭＡ転
送することを特徴とするデータ転送システムが得られ
る。
ＣＰＵと複数の入出力装置とがバスで結合されたデータ
転送システムにおいて、前記ＣＰＵが自己のＣＰＵナン
バーを設定し読み出し可能なナンバーレジスタを備え、
前記入出力装置がレジスタ、ＤＭＡコントローラおよび
アドレス生成回路を備え、前記レジスタは処理中のＣＰ
Ｕナンバーを記憶し、前記ＤＭＡコントローラは前記Ｃ
ＰＵによりデータ転送条件がセットされて前記アドレス
生成回路を制御し、かつ前記アドレス生成回路は前記Ｄ
ＭＡコントローラがＤＭＡ転送の際に出力するアドレス
と前記レジスタに記憶されているＣＰＵナンバーとを加
算して該当するＣＰＵのローカルメモリアドレスに変換
することにより、入出力装置とＣＰＵとの間でＤＭＡ転
送することを特徴とするデータ転送システムが得られ
る。
【０００７】
【実施例】次に本発明の実施例を図面に基いて詳細に説
明する。図１は本発明の実施例を示すブロック図であ
る。図１に示すように、ＣＰＵボード１，２上にＣＰＵ
５とローカルメモリ６とＣＰＵナンバーレジスタ７とイ
ンターフェイス８とこれらを接続するローカルバス９と
が設けられている。前記ＣＰＵボード１，２のインター
フェイス８には、データバス４を介して入出力装置３が
接続されている。この入出力装置３は、レジスタ１０
と、このレジスタ１０に接続されたアドレス生成回路１
１と、このアドレス生成回路１１を制御するＤＭＡコン
トローラ１２と、前記レジスタ１０とアドレス生成回路
１１とデータバス４に接続されたインタフェース８とを
具備している。データバス４へのアクセス権は各ＣＰＵ
５および各ＤＭＡコントローラ１２が１つのバスサイク
ルごとに排除制御している。
明する。図１は本発明の実施例を示すブロック図であ
る。図１に示すように、ＣＰＵボード１，２上にＣＰＵ
５とローカルメモリ６とＣＰＵナンバーレジスタ７とイ
ンターフェイス８とこれらを接続するローカルバス９と
が設けられている。前記ＣＰＵボード１，２のインター
フェイス８には、データバス４を介して入出力装置３が
接続されている。この入出力装置３は、レジスタ１０
と、このレジスタ１０に接続されたアドレス生成回路１
１と、このアドレス生成回路１１を制御するＤＭＡコン
トローラ１２と、前記レジスタ１０とアドレス生成回路
１１とデータバス４に接続されたインタフェース８とを
具備している。データバス４へのアクセス権は各ＣＰＵ
５および各ＤＭＡコントローラ１２が１つのバスサイク
ルごとに排除制御している。
【０００８】各ＣＰＵボード１，２上のＣＰＵ５は、入
出力装置３を使用する場合入出力装置３上のレジスタ１
０をチェックし、リセット状態であれば、自己のＣＰＵ
ナンバーレジスタ７の値をレジスタ１０にセットすると
共に入出力装置３上のＤＭＡコントローラ１２にＣＰＵ
ボード上のローカルメモリアドレス、転送バイト数、転
送方向などのデータ転送条件をセットする。入出力装置
３にてＤＭＡ転送要求が発生すると、レジスタ１０にセ
ットされたＣＰＵナンバーにＤＭＡコントローラ１２か
ら出力されるアドレスをアドレス生成回路１１で加算
し、データバス４上の該当するＣＰＵボードのローカル
メモリアドレスに変換され出力する。ＣＰＵボード１，
２ではＣＰＵナンバーレジスタ７の値により、データバ
ス４上のアドレス空間から、自己のローカルメモリ６へ
のアクセスか否かを判断し、該当するＣＰＵボード１，
２のみ許可し、入出力装置３とローカルメモリ６との間
でＤＭＡ転送を行なう。
出力装置３を使用する場合入出力装置３上のレジスタ１
０をチェックし、リセット状態であれば、自己のＣＰＵ
ナンバーレジスタ７の値をレジスタ１０にセットすると
共に入出力装置３上のＤＭＡコントローラ１２にＣＰＵ
ボード上のローカルメモリアドレス、転送バイト数、転
送方向などのデータ転送条件をセットする。入出力装置
３にてＤＭＡ転送要求が発生すると、レジスタ１０にセ
ットされたＣＰＵナンバーにＤＭＡコントローラ１２か
ら出力されるアドレスをアドレス生成回路１１で加算
し、データバス４上の該当するＣＰＵボードのローカル
メモリアドレスに変換され出力する。ＣＰＵボード１，
２ではＣＰＵナンバーレジスタ７の値により、データバ
ス４上のアドレス空間から、自己のローカルメモリ６へ
のアクセスか否かを判断し、該当するＣＰＵボード１，
２のみ許可し、入出力装置３とローカルメモリ６との間
でＤＭＡ転送を行なう。
【０００９】本発明の構成では入出力装置３内にＣＰＵ
ナンバーをセットするレジスタ１０とＤＭＡコントロー
ラ１２及びアドレス生成回路１１を有するため、各入出
力装置３毎にデータ転送条件をセットすることが可能と
なり、各入出力装置３にＤＭＡ転送要求が発生する毎に
データバス４のアクセス権を獲得し、複数の入出力装置
３と、ＣＰＵボードとの間でＤＭＡ転送を行うことがで
きる。
ナンバーをセットするレジスタ１０とＤＭＡコントロー
ラ１２及びアドレス生成回路１１を有するため、各入出
力装置３毎にデータ転送条件をセットすることが可能と
なり、各入出力装置３にＤＭＡ転送要求が発生する毎に
データバス４のアクセス権を獲得し、複数の入出力装置
３と、ＣＰＵボードとの間でＤＭＡ転送を行うことがで
きる。
【００１０】
【発明の効果】本発明は、自己のＣＰＵナンバーレジス
タの内容を入出力装置内のレジスタにＣＰＵナンバーを
セットすることで自己のＣＰＵのローカルメモリアクセ
スを可能とするアドレスを生成するから、ソフトウェア
でＣＰＵナンバーの値を意識することなく入出力装置と
ＣＰＵとの間でＤＭＡ転送が可能となる。また、本発明
は、入出力装置の数やＣＰＵボードの数を意識すること
なく必要な入出力装置を組合せることで、マルチＣＰＵ
システムを容易に構成することができる。
タの内容を入出力装置内のレジスタにＣＰＵナンバーを
セットすることで自己のＣＰＵのローカルメモリアクセ
スを可能とするアドレスを生成するから、ソフトウェア
でＣＰＵナンバーの値を意識することなく入出力装置と
ＣＰＵとの間でＤＭＡ転送が可能となる。また、本発明
は、入出力装置の数やＣＰＵボードの数を意識すること
なく必要な入出力装置を組合せることで、マルチＣＰＵ
システムを容易に構成することができる。
【図１】本発明の１実施例を示すブロック図である。
【図２】従来のデータ転送システムを示すブロック図で
ある。
ある。
１，２ ＣＰＵボード３ 入出力装置４ データバス５ ＣＰＵ６ ローカルメモリ７ ＣＰＵナンバーレジスタ８ インタフェース９ ローカルバス １０ レジスタ １１ アドレス生成回路１２ ＤＭＡコントローラ
Claims (1)
- 【請求項１】 複数のＣＰＵと複数の入出力装置とがバ
スで結合されたデータ転送システムにおいて、前記ＣＰ
Ｕが自己のＣＰＵナンバーを設定し読み出し可能なナン
バーレジスタを備え、前記入出力装置がレジスタ、ＤＭ
Ａコントローラおよびアドレス生成回路を備え、前記レ
ジスタは処理中のＣＰＵナンバーを記憶し、前記ＤＭＡ
コントローラは前記ＣＰＵによりデータ転送条件がセッ
トされて前記アドレス生成回路を制御し、かつ前記アド
レス生成回路は前記ＤＭＡコントローラがＤＭＡ転送の
際に出力するアドレスと前記レジスタに記憶されている
ＣＰＵナンバーとを加算して該当するＣＰＵのローカル
メモリアドレスに変換することにより、入出力装置とＣ
ＰＵとの間でＤＭＡ転送することを特徴とするデータ転
送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25857292A JP3183311B2 (ja) | 1992-09-28 | 1992-09-28 | データ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25857292A JP3183311B2 (ja) | 1992-09-28 | 1992-09-28 | データ転送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06110821A JPH06110821A (ja) | 1994-04-22 |
| JP3183311B2 true JP3183311B2 (ja) | 2001-07-09 |
Family
ID=17322112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25857292A Expired - Fee Related JP3183311B2 (ja) | 1992-09-28 | 1992-09-28 | データ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3183311B2 (ja) |
-
1992
- 1992-09-28 JP JP25857292A patent/JP3183311B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06110821A (ja) | 1994-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010328 |
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| LAPS | Cancellation because of no payment of annual fees |