JP3183311B2 - データ転送システム - Google Patents
データ転送システムInfo
- Publication number
- JP3183311B2 JP3183311B2 JP25857292A JP25857292A JP3183311B2 JP 3183311 B2 JP3183311 B2 JP 3183311B2 JP 25857292 A JP25857292 A JP 25857292A JP 25857292 A JP25857292 A JP 25857292A JP 3183311 B2 JP3183311 B2 JP 3183311B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- input
- register
- data transfer
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
Description
【0001】
【産業上の利用分野】本発明は、複数のCPUと複数の
入出力装置とがバス結合されたマルチCPUシステムに
おいて、CPUと入出力装置との間でデータを転送する
データ転送システムに関する。
入出力装置とがバス結合されたマルチCPUシステムに
おいて、CPUと入出力装置との間でデータを転送する
データ転送システムに関する。
【0002】
【従来の技術】図2は従来のデータ転送システムを示し
ている。図2に示すデータ転送システムにおいては、C
PUボード20上にCPU23とDMAコントローラ2
5とローカルメモリ24とインターフェイス26および
これらを接続するローカルバス27が設けられている。
前記CPUボード20のインターフェイス26には、デ
ータバス29を介して共通メモリ21が接続されてい
る。
ている。図2に示すデータ転送システムにおいては、C
PUボード20上にCPU23とDMAコントローラ2
5とローカルメモリ24とインターフェイス26および
これらを接続するローカルバス27が設けられている。
前記CPUボード20のインターフェイス26には、デ
ータバス29を介して共通メモリ21が接続されてい
る。
【0003】CPU23が入出力装置22とのデータ転
送を行う場合、まず共通メモリ21上のセマフォ28に
より、入出力装置22の排他制御を行う。入出力装置2
2が独占的に獲得できた状態でCPU23はCPUボー
ド20上のDMAコントローラ25にデータ転送条件を
セットすると共に入出力装置22へデータ転送起動を行
う。入出力装置22を独占的に獲得してないCPU23
は、CPUボード20上のDMAコントローラ25を動
作禁止状態にセットする。入出力装置22からDMA制
御信号30が出力されると、全CPUボード20のDM
Aコントローラ25に通知されるが、データ転送条件を
セットしたCPUボード20のみ受けつけられ、DMA
転送を行なう。
送を行う場合、まず共通メモリ21上のセマフォ28に
より、入出力装置22の排他制御を行う。入出力装置2
2が独占的に獲得できた状態でCPU23はCPUボー
ド20上のDMAコントローラ25にデータ転送条件を
セットすると共に入出力装置22へデータ転送起動を行
う。入出力装置22を独占的に獲得してないCPU23
は、CPUボード20上のDMAコントローラ25を動
作禁止状態にセットする。入出力装置22からDMA制
御信号30が出力されると、全CPUボード20のDM
Aコントローラ25に通知されるが、データ転送条件を
セットしたCPUボード20のみ受けつけられ、DMA
転送を行なう。
【0004】
【発明が解決しようとする課題】この従来のデータ転送
システムでは、CPUボード内にDMAコントローラを
設けたため、複数の入出力装置を同時に制御する場合、
入出力装置の数だけDMAコントローラを追加する必要
があり、また、1つのDMAコントローラで複数の入出
力装置を制御する場合、入出力装置間の待合せ処理を行
う必要があり、十分なデータ転送能力を得られないとい
う問題がある。
システムでは、CPUボード内にDMAコントローラを
設けたため、複数の入出力装置を同時に制御する場合、
入出力装置の数だけDMAコントローラを追加する必要
があり、また、1つのDMAコントローラで複数の入出
力装置を制御する場合、入出力装置間の待合せ処理を行
う必要があり、十分なデータ転送能力を得られないとい
う問題がある。
【0005】本発明の課題は、ソフトウェアでCPUナ
ンバーの値を意識することなく入出力装置とCPUとの
間でDMA転送を可能とし、また、入出力装置の数やC
PUボードの数を意識することなく必要な入出力装置を
組合せることでマルチCPUシステムを容易に構成する
ことができるデータ転送システムを提供することにあ
る。
ンバーの値を意識することなく入出力装置とCPUとの
間でDMA転送を可能とし、また、入出力装置の数やC
PUボードの数を意識することなく必要な入出力装置を
組合せることでマルチCPUシステムを容易に構成する
ことができるデータ転送システムを提供することにあ
る。
【0006】
【課題を解決するための手段】本発明によれば、複数の
CPUと複数の入出力装置とがバスで結合されたデータ
転送システムにおいて、前記CPUが自己のCPUナン
バーを設定し読み出し可能なナンバーレジスタを備え、
前記入出力装置がレジスタ、DMAコントローラおよび
アドレス生成回路を備え、前記レジスタは処理中のCP
Uナンバーを記憶し、前記DMAコントローラは前記C
PUによりデータ転送条件がセットされて前記アドレス
生成回路を制御し、かつ前記アドレス生成回路は前記D
MAコントローラがDMA転送の際に出力するアドレス
と前記レジスタに記憶されているCPUナンバーとを加
算して該当するCPUのローカルメモリアドレスに変換
することにより、入出力装置とCPUとの間でDMA転
送することを特徴とするデータ転送システムが得られ
る。
CPUと複数の入出力装置とがバスで結合されたデータ
転送システムにおいて、前記CPUが自己のCPUナン
バーを設定し読み出し可能なナンバーレジスタを備え、
前記入出力装置がレジスタ、DMAコントローラおよび
アドレス生成回路を備え、前記レジスタは処理中のCP
Uナンバーを記憶し、前記DMAコントローラは前記C
PUによりデータ転送条件がセットされて前記アドレス
生成回路を制御し、かつ前記アドレス生成回路は前記D
MAコントローラがDMA転送の際に出力するアドレス
と前記レジスタに記憶されているCPUナンバーとを加
算して該当するCPUのローカルメモリアドレスに変換
することにより、入出力装置とCPUとの間でDMA転
送することを特徴とするデータ転送システムが得られ
る。
【0007】
【実施例】次に本発明の実施例を図面に基いて詳細に説
明する。図1は本発明の実施例を示すブロック図であ
る。図1に示すように、CPUボード1,2上にCPU
5とローカルメモリ6とCPUナンバーレジスタ7とイ
ンターフェイス8とこれらを接続するローカルバス9と
が設けられている。前記CPUボード1,2のインター
フェイス8には、データバス4を介して入出力装置3が
接続されている。この入出力装置3は、レジスタ10
と、このレジスタ10に接続されたアドレス生成回路1
1と、このアドレス生成回路11を制御するDMAコン
トローラ12と、前記レジスタ10とアドレス生成回路
11とデータバス4に接続されたインタフェース8とを
具備している。データバス4へのアクセス権は各CPU
5および各DMAコントローラ12が1つのバスサイク
ルごとに排除制御している。
明する。図1は本発明の実施例を示すブロック図であ
る。図1に示すように、CPUボード1,2上にCPU
5とローカルメモリ6とCPUナンバーレジスタ7とイ
ンターフェイス8とこれらを接続するローカルバス9と
が設けられている。前記CPUボード1,2のインター
フェイス8には、データバス4を介して入出力装置3が
接続されている。この入出力装置3は、レジスタ10
と、このレジスタ10に接続されたアドレス生成回路1
1と、このアドレス生成回路11を制御するDMAコン
トローラ12と、前記レジスタ10とアドレス生成回路
11とデータバス4に接続されたインタフェース8とを
具備している。データバス4へのアクセス権は各CPU
5および各DMAコントローラ12が1つのバスサイク
ルごとに排除制御している。
【0008】各CPUボード1,2上のCPU5は、入
出力装置3を使用する場合入出力装置3上のレジスタ1
0をチェックし、リセット状態であれば、自己のCPU
ナンバーレジスタ7の値をレジスタ10にセットすると
共に入出力装置3上のDMAコントローラ12にCPU
ボード上のローカルメモリアドレス、転送バイト数、転
送方向などのデータ転送条件をセットする。入出力装置
3にてDMA転送要求が発生すると、レジスタ10にセ
ットされたCPUナンバーにDMAコントローラ12か
ら出力されるアドレスをアドレス生成回路11で加算
し、データバス4上の該当するCPUボードのローカル
メモリアドレスに変換され出力する。CPUボード1,
2ではCPUナンバーレジスタ7の値により、データバ
ス4上のアドレス空間から、自己のローカルメモリ6へ
のアクセスか否かを判断し、該当するCPUボード1,
2のみ許可し、入出力装置3とローカルメモリ6との間
でDMA転送を行なう。
出力装置3を使用する場合入出力装置3上のレジスタ1
0をチェックし、リセット状態であれば、自己のCPU
ナンバーレジスタ7の値をレジスタ10にセットすると
共に入出力装置3上のDMAコントローラ12にCPU
ボード上のローカルメモリアドレス、転送バイト数、転
送方向などのデータ転送条件をセットする。入出力装置
3にてDMA転送要求が発生すると、レジスタ10にセ
ットされたCPUナンバーにDMAコントローラ12か
ら出力されるアドレスをアドレス生成回路11で加算
し、データバス4上の該当するCPUボードのローカル
メモリアドレスに変換され出力する。CPUボード1,
2ではCPUナンバーレジスタ7の値により、データバ
ス4上のアドレス空間から、自己のローカルメモリ6へ
のアクセスか否かを判断し、該当するCPUボード1,
2のみ許可し、入出力装置3とローカルメモリ6との間
でDMA転送を行なう。
【0009】本発明の構成では入出力装置3内にCPU
ナンバーをセットするレジスタ10とDMAコントロー
ラ12及びアドレス生成回路11を有するため、各入出
力装置3毎にデータ転送条件をセットすることが可能と
なり、各入出力装置3にDMA転送要求が発生する毎に
データバス4のアクセス権を獲得し、複数の入出力装置
3と、CPUボードとの間でDMA転送を行うことがで
きる。
ナンバーをセットするレジスタ10とDMAコントロー
ラ12及びアドレス生成回路11を有するため、各入出
力装置3毎にデータ転送条件をセットすることが可能と
なり、各入出力装置3にDMA転送要求が発生する毎に
データバス4のアクセス権を獲得し、複数の入出力装置
3と、CPUボードとの間でDMA転送を行うことがで
きる。
【0010】
【発明の効果】本発明は、自己のCPUナンバーレジス
タの内容を入出力装置内のレジスタにCPUナンバーを
セットすることで自己のCPUのローカルメモリアクセ
スを可能とするアドレスを生成するから、ソフトウェア
でCPUナンバーの値を意識することなく入出力装置と
CPUとの間でDMA転送が可能となる。また、本発明
は、入出力装置の数やCPUボードの数を意識すること
なく必要な入出力装置を組合せることで、マルチCPU
システムを容易に構成することができる。
タの内容を入出力装置内のレジスタにCPUナンバーを
セットすることで自己のCPUのローカルメモリアクセ
スを可能とするアドレスを生成するから、ソフトウェア
でCPUナンバーの値を意識することなく入出力装置と
CPUとの間でDMA転送が可能となる。また、本発明
は、入出力装置の数やCPUボードの数を意識すること
なく必要な入出力装置を組合せることで、マルチCPU
システムを容易に構成することができる。
【図1】本発明の1実施例を示すブロック図である。
【図2】従来のデータ転送システムを示すブロック図で
ある。
ある。
1,2 CPUボード3 入出力装置4 データバス5 CPU6 ローカルメモリ7 CPUナンバーレジスタ8 インタフェース9 ローカルバス 10 レジスタ 11 アドレス生成回路12 DMAコントローラ
Claims (1)
- 【請求項1】 複数のCPUと複数の入出力装置とがバ
スで結合されたデータ転送システムにおいて、前記CP
Uが自己のCPUナンバーを設定し読み出し可能なナン
バーレジスタを備え、前記入出力装置がレジスタ、DM
Aコントローラおよびアドレス生成回路を備え、前記レ
ジスタは処理中のCPUナンバーを記憶し、前記DMA
コントローラは前記CPUによりデータ転送条件がセッ
トされて前記アドレス生成回路を制御し、かつ前記アド
レス生成回路は前記DMAコントローラがDMA転送の
際に出力するアドレスと前記レジスタに記憶されている
CPUナンバーとを加算して該当するCPUのローカル
メモリアドレスに変換することにより、入出力装置とC
PUとの間でDMA転送することを特徴とするデータ転
送システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25857292A JP3183311B2 (ja) | 1992-09-28 | 1992-09-28 | データ転送システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25857292A JP3183311B2 (ja) | 1992-09-28 | 1992-09-28 | データ転送システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06110821A JPH06110821A (ja) | 1994-04-22 |
JP3183311B2 true JP3183311B2 (ja) | 2001-07-09 |
Family
ID=17322112
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25857292A Expired - Fee Related JP3183311B2 (ja) | 1992-09-28 | 1992-09-28 | データ転送システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3183311B2 (ja) |
-
1992
- 1992-09-28 JP JP25857292A patent/JP3183311B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06110821A (ja) | 1994-04-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0458304B1 (en) | Direct memory access transfer controller and use | |
JPH0561951A (ja) | イメージ処理装置 | |
US4417303A (en) | Multi-processor data communication bus structure | |
JP4761487B2 (ja) | バスアーキテクチャ及びそれを用いた情報処理装置 | |
JPH0792782B2 (ja) | 処理実行システム | |
WO2004109437A2 (en) | System boot method | |
JP3183311B2 (ja) | データ転送システム | |
JP3859173B2 (ja) | 分散プロセス制御システムの汎用オペレータステーションモジュール | |
JPS63175962A (ja) | 直接メモリアクセス制御装置とマルチマイクロコンピュータシステム内におけるデータ転送方法 | |
US6940311B2 (en) | Data transmission system | |
JPS5864529A (ja) | 計算機システムの入出力制御装置 | |
JPH0562384B2 (ja) | ||
JP3415474B2 (ja) | バスブリッジ調停方式 | |
JPH09186836A (ja) | ディジタル複写機 | |
JPS622342A (ja) | コマンドデータ処理方法 | |
JP2667285B2 (ja) | 割込制御装置 | |
JP2821218B2 (ja) | キーボードおよび情報処理装置 | |
JPH05120205A (ja) | Dma転送用アドレス変換装置付きプロセツサシステムおよびdma転送方法 | |
JPH01113848A (ja) | メモリアクセス制御方式 | |
JPH07334453A (ja) | メモリアクセスシステム | |
JPS61269545A (ja) | 計算機システム | |
JPH0583848U (ja) | 演算処理装置 | |
JP2000207274A (ja) | 共有メモリの読出制御装置および読出制御方法 | |
JPH05159042A (ja) | 画像処理装置 | |
JPH03282859A (ja) | データ転送制御装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010328 |
|
LAPS | Cancellation because of no payment of annual fees |