JPH03282859A - データ転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、例えばＤＭＡ方式に使用されるデータ転送制
御装置に関する。

（従来の技術） 従来、ＤＭＡ　（ダイレクト・メモリ・アクセス）方式
のシステムにおいて、例えば１６ビツトのデータを８ビ
ツトのデータに変換して転送するための制御動作がある
。このような動作では、ＤＭＡコントローラは、１６ビ
ツトのデータバスを通じて転送される１６ビツトデータ
をラッチし、上位８ビツトと下位８ビツトの各データに
分割する。この分割された８ビツトの各データを順次、
８ビツトのデータバスに出力して転送することになる。

このようなデータ転送方式では、１６ビツトデータをラ
ッチするサイクル、上位（下位）８ビツトのデータを転
送するサイクル、下位（上位）８ビツトのデータを転送
するサイクルからなる３回の転送サイクルが必要になる
。このため、データ転送時に、データバスの占有時間が
長時間となる。

（発明が解決しようとする課題） ＤＭＡ方式のシステムにおいて、例えば１６ビツトのデ
ータを８ビツトのデータに変換して転送する場合に、転
送サイクルが多く、データバスの占有時間が長時間とな
る。このため、結果的にデータ転送速度が低下し、デー
タ処理効率の低下を招く問題がある。

本発明の目的は、データのビット数を変換して転送する
方式において、データ転送時のデータバスの占有時間を
短縮化して、結果的にデータ処理効率を向上することが
できるデータ転送制御装置を提供することにある。

［発明の構成コ （課題を解決するための手段と作用） 本発明は、第１のデータバス手段によるデータ転送要求
がなされた際に、第１のデータバス手段を通じて転送さ
れるデータを受信し、このデータの一部である所定ビッ
ト数分のデータを第２のデータバス手段に出力し、残り
のデータをラッチする第１のデータ転送制御手段及び第
２のデータバス手段によるデータ転送要求がなされた際
に、第１のデータ転送制御手段によりラッチされたデー
タを第２のデータバス手段に出力する第２のデータ転送
制御手段とを備えたデータ転送制御装置である。

このような構成により、データをラッチする際のサイク
ル及びラッチしたデータを転送する際のサイクルからな
る２回の転送サイクルにより、データのビット数を変換
して転送することができる。

（実施例） 以下図面を参照して本発明の詳細な説明する。

第１図は同実施例に係わるＤＭＡ方式を使用したデータ
処理システムの構成を示すブロック図である。本システ
ムでは、システム全体の制御を行なうプロセッサ（ＣＰ
Ｕ）１０及びＤＭＡ転送を制御するためのＤＭＡコント
ローラ１１が設けられている。ＣＰＵｌ０はＣＰＵバス
１２を通じてＤＭＡコントローラＩｆに接続されており
、データ及びアドレスの転送を行なう。

ＤＭＡコントローラ１１は、１６ビツトのデータバス１
３を通じて、１６ビツトＩ１０ポート１４との間で１６
ビツトデータの転送を制御する。また、ＤＭＡコントロ
ーラ１１は、８ビツトのデータバス１５を通じて、８ビ
ツトＩ１０ポート１６との間で８とットデータの転送を
制御する。ＤＭＡコントローラ１１は、１６ビツトのデ
ータバス１３を通じて転送されるデータの中で、８ビツ
トのデータをラッチするためのバッファ回路１１ａを有
する。

次に、同実施例の動作を説明する。

先ず、第２図のステップＳ１に示すように、１６ビツト
Ｉ１０ポート１ＢからＤＭＡ転送を要求するＤＭＡリク
エスト信号ＤＲが出力されると、ＤＭＡコントローラ１
１はデータ転送制御を開始する。即ち、ＤＭＡコントロ
ーラ１１はＣＰＵｌ０に対してＣＰＵホールドリクエス
ト信号ＨＲを出力し、ＣＰＵｌ０に対してバス１３．１
５の開放を要求する（ステップＳ２）。ＣＰＵｌ０はバ
ス開放要求に応して、応答信号であるＣＰＵホールドア
クノリッジ信号ＨＡをＤ　ＦｖＩ　Ａコントローラ１１
に出力する（ステップＳ３）　　この信号ＨＡに応じて
、ＤＭＡコントローラ１１は１６ビツトＩ１０ポート１
６に対してＤＭＡアクノリッジ信号ＤＡを出力し、ＤＭ
Ａ転送を可能にする（ステップＳ４）。

１６ビツトＩ１０ボート１６は、例えば外部システムか
らの１６ビツトデータを１６ビツトのデータバス１３に
出力する（ステップＳ５）。ＤＭＡコントローラ１１は
データバス１３から転送される１６ビツトデータを受信
し、下位（または上位）の８ビツトデータをそのまま８
ビツトのデータバス１５に出力する（ステップＳ６）。

同時に、ＤＭＡコントローラ１１は残りの上位の８ビツ
トデータをバッファ回路１１ａにラッチする（ステップ
Ｓ７）。

８ビツトＩ１０ポート１６は、８ビツトのデータバス１
５を通じて下位の８ビツトデータを受信する。

これにより、１回目のデータ転送サイクルが終了する。

次に、ＤＭＡコントローラ１１がＣＰＵ１０に対してＣ
ＰＵホールドリクエスト信号ＨＲを出力すると、２回目
のデータ転送サイクルが開始される（ステップＳ８）。

ＣＰＵｌ０はＤＭＡコントローラ１１からのバス開放要
求に応じて、応答信号であるＣＰＵホールドアクノリッ
ジ信号ＨＡをＤＭＡコントローラ１１に出力する（ステ
ップＳ９）。この信号ＨＡに応じて、ＤＭＡコントロー
ラ１１は、バッファ回路１１ａにラッチした上位の８ビ
ツトデータをデータバス１５に出力する（ステップ５１
０）。８ビツトＩ１０ポート１６は、８ビツトのデータ
バス１５を通じて上位の８ビツトデータを受信する。こ
れにより、２回目のデータ転送サイクルが終了する。

このようにして、１回目の転送サイクルで、１６ビツト
のデータの中で、例えば下位の８ビツトデータをそのま
ま８ビツトバス１５に出力する共に、残りの上位の８ビ
ツトデータを一時的にラッチする。そして、２回目の転
送サイクルで、ラッチした上位の８ビツトデータを８ビ
ツトバス１５に出力する。したがって、２回の転送サイ
クルで、１６ビツトデータを８ビツトデータに変換し、
８ビツトバス１５を通じて８ビツトＩ１０ポート１６ま
で転送する動作を実現することができる。これにより、
従来では３回の転送サイクルが必要であるが、これを２
回の転送サイクルに減少することが可能となる。

［発明の効果コ 以上詳述したように本発明によれば、データのビット数
を変換して転送する方式において、転送サイクルを減少
してデータ転送時のデータバスの占有時間を短縮化する
ことができる。これにより、結果的にデータ転送の高速
化を実現し、データ処理効率を向上することができるも
のである。

【図面の簡単な説明】

第１図は本発明の実施例に係わるシステムの構成を示す
ブロック図、第２図は同実施例の動作を説明するための
フローチャートである。 １Ｏ−ＣＰＵ、１１−ＤＭＡコントローラ、Ｈａ−・・
バッファ回路、１３・・・１６ビツトのデータバス、１
５・・・８ビツトのデータバス。 第２図

Claims (1)

1. 【特許請求の範囲】 所定のビット数のデータを転送するための第１のデータ
   バス手段と、 前記ビット数のデータの一部である所定ビット数分のデ
   ータを転送するための第２のデータバス手段と、 前記第１のデータバス手段によるデータ転送要求がなさ
   れた際に、前記第１のデータバス手段を通じて転送され
   るデータを受信し、このデータの一部である前記所定ビ
   ット数分のデータを前記第２のデータバス手段に出力し
   、残りのデータをラッチする第１のデータ転送制御手段
   と、 前記第２のデータバス手段によるデータ転送要求がなさ
   れた際に、前記第１のデータ転送制御手段によりラッチ
   されたデータを前記第２のデータバス手段に出力する第
   ２のデータ転送制御手段とを具備したことを特徴とする
   データ転送制御装置。