JPS62293455A - Ｄｍａコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （産業上の利用分野） −本発明は、マイクロコンピュータシステム等において
入出力装置等と記憶装置との間で中央処理装置を介する
ことなく、直接にデータの転送を行なわせるＤＨＡ　Ｄ
ントローラ（Ｄｉｒｅｃｔ　ＭｅｍｏｒｙＡｃｃｅｓｓ
　Ｃｏｎｔｒｏｌ　Ｉｅｒ、以下ＤＨＡＣという）に関
するものである。

（従来の技術） 従来、このような分野の技術としては、例えば第２図及
び第３図のようなものがあった。以下、その構成を説明
する。

第２図は従来のＤＨＡＣを用いたＤＭＡ転送システムの
−構成例を示すブロック図でおる。

この種のＤＨＡ転送システムは、マイクロコンピュータ
システムにおける中央処理装置（以下、ＣＰＵという）
の負担が減少し、かつ高速のデータ転送が可能なために
広く用いられているもので、ＣＰＩＪ　１　、Ｄ）ＩＡ
転送の制御を行なうＤ）ＩＡｃ　２、入出力装置（以下
、Ｉｌｏという）３、及び記憶装置（以下、メモリとい
う）４を備え、それらがデータバス５−１、アドレスバ
ス５−２及びＩ１１御バス５−３からなるシステムバス
５により相互に接続されている。

以上の構成において、ｌ１０３はデータ転送の必要か生
じると、Ｄ）ＩＡｃ　２に対してＤＩ−ＩＡ転送要求信
号ＤＩ’ｉＱを出力する。Ｄ）ＩＡｃ　２はその要求信
号ＤＲＱを認めると、システムバス５の専有権を獲得す
るために、ＣＰＵ　１に対してバス専有権要求信号１１
ＲＱを出力する。ＣＰＵ　１はその要求信号ＨＲＱを認
めると、ＤＨＡＣ２に対してバス専有権許可信＠ＩＩＡ
ｃＫを出力する。これによりシステムバス５の専有権は
ＣＰＵ　’１からＤＨＡＣ２に移る。すると、囲ＡＣ２
はｌ１０３に対してＤＨＡ転送訂可信号ＤＡＣＫを出力
してＤＭＡ転送に入る。

ＤＩ（へ転送においてＤＲＡＧ　２はメモリ４に対して
転送すべきアドレスをアドレスバス５−２を通して出力
すると共に、制御バス５−３を通して読出し書込信号な
どの制御信号を出力する。同時に、ｌ１０３に対しても
制御バス５−３を通して制御信号を出力する。これによ
りメモリ４からｌ１０３へ、またｌ１０３からメモリ４
へ直接に高速なデータ転送を行うことができる。ＤＩ−
ＩＡ転送が終了すると、ＤＨＡＣ２はＣＰＵ　１に対し
てバス専有権要求信号ＨＲＱを取下げ、システムバス５
の専有権をＣＰＵ１に返す。

第３図は第２図における従来のＤＭＡＣの一構成例を示
す主要部のブロック図である。

このＤＨＡＣは４ヂヤネル構成のもので、ＣＰＵインタ
フェース回路１０、Ｉ１０インタフェース回路１１、タ
イミング制御回路１２、内部制御回路１３、命令デコー
ダ１４、カウントレジスタ１５、アドレスレジスタ１６
、カウントカウンタ１７、及びアドレスカウンタ１８を
備えている。チャネルとはＤ）ＩＡ転送の受付は口であ
り、４チヤネルあれば４つのＩｌｏと接続可能となる。

ＣＰＵインタフェース回路１０は、第２図のＣＰＵ　１
とのインタフェースをとる回路で、バス専有権獲得のた
めの請求信号Ｈ［？Ｑ及び許可信号ＨＡＣＫの入出力に
用いられている。Ｉ１０インタフェース回路１１は、ｌ
１０３とのインタフェースをとる回路で、Ｄ）ＩＡ転送
獲得のためのそれぞれ４つの要求信号ＤＲＱ　Ｏ〜３及
び許可信号り八ＣＫＯ〜３の入出力に用いられる。タイ
ミング制御回路１２はメモリ４′つｌ１０３に対しての
読出し、書込み等の制御信号を制御バス５−３へ出力す
る回路、内部制御回路１３はＤ）！ＡＣ内部の動作を１
１用Ｕする回路である。命令デコーダ１４は、内部デー
タバス１９に接続され、ＣＰＵ　１からデータバス５−
１及び内部データバス１９を通して送られてきた命令を
保持しそれを解読して内部制御回路１３に与える回路で
ある。

カウントレジスタ１５及びアドレスレジスタ１６は内部
データバス１９に接続されており、そのうちカウントレ
ジスタ１５は各チャネル独立なｍビット幅のレジスタを
４つもち、同じくアドレスレジスタ１６は各チャネル独
立なｎビット幅のレジスタを４つもち、それらカウント
レジスタ１５側のレジスタとアドレスレジスタ１６側の
レジスタとがチャネルを通して対になっている。カウン
トレジスタ１５側の各レジスタは、ＤＭＡ転送を残り何
回行えばよいかというｍビット幅の転送回数を保持する
回路、ざらにアドレスレジスタ１６側の各レジスタは、
転送すべきメモリ４の［１ビット幅アドレスを保持する
回路でおる。これらカウントレジスタ１５には力ラン１
〜カウンタ１７が、アドレスレジスタ１６にはアドレス
カウンタ１８か、それぞれ接続されている。

カラン１〜カウンタ１７は、カウントレジスタ１５にお
ける選択されたチャネルのレジスタから１回の＋７．送
毎に送られてくるｍビット幅のカウント値を入力し、そ
れを計暉してその結果を該レジスタに与えると共に、前
記カラン臼直に対して減算等のｈ（算を行って転送終了
等のある条件に達したら内部制御回路１３に知らせる回
路である。アドレスカウンタ１８１Ｊ、アドレスレジス
タ１６における選択ざれだチャネルのレジスタから１回
の転送毎に送られてくるｎビット幅のアドレス値を入力
し、それを計算してその結果を該レジスタとアドレスバ
ス５−２へ与える回路である。

このＤ）ＩＡｃにおいて、Ｉ１０インタフェース回路１
１はＤＭＡ転送要求信号ＤＲＱを受けると、ＣＰＵイン
タフェース回路１０を通してバス専有権要求信号ＩＲＱ
を出力させ、それをＣＰＵ　１に与える。ＣＰＵ　１か
らバス専有権許可信号■＾ＣＫが返ってくると、ＣＰＵ
インタフェース回路１０はそれを受け、Ｉ１０インタフ
ェース回路１１を通してＤＭＡ転送許可信号ＤＡＣＫを
出力させ、その信＠ＤＡＣＫを１１０３へ与える。これ
によりＤ）ＩＡ転送に入る。

命令デコーダ１４はＣＰＵ　１から送られてきた命令を
解読し、それを内部制御回路１３に与える。内部制御回
路１３は前記命令に従ってメモリ４から１１０３への読
出し転送か、ｌ１０３からメモリ４への書込み転送か等
の転送形式を決定し、それに必要な制御信号をタイミン
グ制御回路１２で発生させてメモリ４及びｌ１０３側へ
与える。また、アドレスカウンタ１８はメモリ４に対し
て転送アドレスを与える。これによりメモリ４とｌ１０
３との間でデータ転送が行なわれる。データ転送回路が
設定値になると、カウントカウンタ１７の出力信号によ
り、内部制御回路１３及びタイミング制御回路１２を通
して［）ＨＡ転送終了の制御信号を出力させ、ＤＨ＾転
送を終る。

（発明が解決しようとする問題点） しかしながら、上記構成のＤＨＡＣでは、次のような問
題点があった。

第２図に示すように、ＣＰＩＩ　１　、ＤＨＡＣ２、ｌ
１０３及びメモリ４は、同一のアドレスバス５−２に接
続されているので、ＣＰＵ　１の処理能力を高める等の
理由によりアドレスバス５−２の幅が拡張されると、当
然Ｄ）ＩＡｃ　２のアドレス幅も拡張しなければならな
い。ところが、第３図に示すように、ＤＨＡＣのアドレ
ス幅はアドレスレジスタ１６のアドレス幅、つまりｎビ
ットで固定である。それを補うために従来は、複雑な外
部回路を設番ブで足りないアドレスを補充するか、ある
いは新たに拡張されたアドレスに見合うアドレス幅を持
ったＤＨＡＣを用いるしかなかった。しかし、それらも
さらにアドレス幅が拡張されると使用できなくなってし
まう。このような問題は転送回路を拡張する場合につい
ても生じる。

本発明は前記従来技術が持っていた問題点として、簡単
にアドレス幅及び転送回数の拡張を行えない点について
解決したＤＨＡＣを提供するもので必る。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、チャネル毎の転
送回数を記憶するレジスタを複数個有するカウントレジ
スタと、転送すべきメモリのアドレスをチャネル毎に記
・敗する機数個のレジスタを有するアドレスレジスタと
、前記カウントレジスタ及びアドレスレジスタの内容を
それぞれ計数するカウントカウンタ及びアドレスカウン
タとを備え、ＣＰＵと信号の授受を行ない、前記アドレ
スカウンタの出力で指定されたアドレスと前記カウント
カウンタの出力で指定された転送回路とに従つて、前記
ＣＰｕを介することなく直接に、前記メモリと他の装置
との間でデータの転送を行なわぜるＤ）ＩＡｃにおいて
、前記ＣＰＵにより内部動作が設定され、前記カウント
カウンタ及びアドレスカウンタの出力に基づき前記カウ
ントレジスタ及びアドレスレジスタのチャネルを切換え
てそれらのチャネルに前記メモリのアドレスを所定ビッ
ト毎に割当てる制御回路を設けたものである。

（作　用） 本発明によれば、以上のようにＤ）ＩＡｃを構成したの
で、制御回路はＣＰＵからの命令に基づいてチャネルを
切換えることにより、アドレスをチャネルで分割させる
と共に、各チャネル間のビット数調整を行うように働く
。これによりＤ）ＩＡｃが持つアドレス幅以上のアドレ
ス幅の拡張と、転送回数の拡張か行える。従って前記問
題点を除去できるのでおる。

（実施例） 第１図は本発明の実施例を示すＤＨＡＣの要部構成ブロ
ック図であり、従来の第３図中の要素と同一の要素には
同一の符号が付されている。

本実施例の特徴は、アドレスレジスタ１６のビット幅、
すなわちアドレス幅を拡張するにつき、このＤ）ＩＡｃ
の有している複数個のチャネルのうち、第１のチャネル
はアドレスの最上位から何ビットまで、第２のチャネル
は次のビットから何ビットまで、というように、アドレ
スを各チャネルで分割し、全体的に見てアドレス幅を拡
張するというものである。そのため、本実施例では、従
来の第３図の回路に、アドレスをチャネルで分割させる
ための制御回路、すなわちチャネルスライス回路２０が
付加されている。

チャネルスライス回路２０は、第２図のＣＰＵ　１、カ
ウントカウンタ１７、及びアドレスカウンタ１８の出力
に基づき、カウントレジスタ１５及びアドレスレジスタ
１６のチャネルを切換えてそれらのチャネルに第２図の
メモリ４のアドレスを所定ビット毎に割当てる回路であ
り、Ｉ１０インタフェース回路１１、内部制御回路１３
、カウントレジスタ１５、アドレスレジスタ１６、カウ
ントカウンタ１７、及びアドレスカウンタ１８に接続さ
れている。

更に詳しく云えば、このチャネルスライス回路２０は、
第２図のＣＰＵ　１から送られてきた情報（命令）を保
持する内部レジスタを有すると共に、次のような機能を
持っている。アドレスカウンタ１７からキャリー（桁上
げ）やボロー（桁借り）等の情報をもらい、アドレスレ
ジスタ１６におけるチャネルの切換えを行なってそれを
Ｉ１０インタフェース回路１１に知らせ、現在、アドレ
スレジスタ１６のどのチャネルの値がアドレスカウンタ
１８で計算されているかを示す。ざらに、カウントカウ
ンタ１７からボローなどの情報をもらってカウントレジ
スタ１５のチャネルの切換えを行い、またチャネルごと
の転送終了情報を蓄えてすべて終了条件に達したらそれ
を内部制御回路１３に知らせるという機能のを有してい
る。

次に、チャネルスライス回路２０の動作、およびＤＨＡ
Ｃにおける開Ａ転送中の動作を説明する。

（Ａ）チャネルスライス回路２０の動作まず、チャネル
スライス回路２０には、第２図のＣＰＵ１からの情報を
与えなければならない。その情報とは、チャネルスライ
ス回路２０を動作させるか否かである。動作させない場
合、つまりアドレス拡張を必要としないときは、従来の
第３図のＤ）ＩＡｃと全く同じ回路となる。

チャネルスライス回路２０を動作させる場合は、より詳
しい情報が必要となる。すなわち、どのチャネルとどの
チャネルを使用し、それは転送アドレスの何ビットから
何ビット目までの値を示すかということや、どのチャネ
ルにＤＨへ転送要求がきたらＤＭＡ転送を開始するかな
どである。例えば、従来の第３図のＤＨＡＣが扱える２
倍のアドレス幅、つまり２×ｎビット幅のアドレスを扱
いたい場合に、アドレスレジスタ１６のチャネルＯと１
を使用し、チャネル０が下位、チャネル１が上位を受持
ち（ここで同時にカウントレジスタ１５における転送回
数のビット数もチャネルＯが下位を、チャネル１が上位
を受持つ）、チャネル０にＤＮＡ転送要求がきたら転送
を開始するといった情報でおる。

当然この場合には、第２図のｃｐｕ　１がアドレスレジ
スタ１６のチャネル０に下位アドレスを、チャネル１に
上位アドレスを設定し、またカウントレジスタ１５のチ
ャネルＯに転送回数のビット数の下位ビットを、チャネ
ル１に上位ビットを設定しなければならない。

（Ｂ）ｏＨＡ転送中の動作 まず、第２図ｌ１０３等から有効なりＭＡ転送要求があ
った場合、最初の転送では、アドレス拡張に使用されて
いるチャネルのアドレスレジスタ１６の値をアドレスカ
ウンタ１８から順番に出力させる。

その値は、各チャネルに対応した例えば図示しない外部
の保持回路に蓄えられる。この外部保持回路のラッチ信
号には、各チャネルに対して持っているＤ）Ｉへ転送許
可信＠ＤＡＣにを用いる。そして次の転送からは、最下
位のビットの増減に割当てられたチャネルの値がアドレ
スカウンタ１８で計算され、キャリーやボローが生じた
ら、その上位のチャネルに切換えられて上位のチャネル
の値か計算される。その上位のチャネルの値にキャリー
やボローが生じたら、ざらに上位のチャネルに切換える
。

また、カウントカウンタ１７では、１回の転送ごとに最
下位のチャネルの値を計算し、終了条件に達したらチャ
ネルスライス回路２０に知らせる。するとチャネルスラ
イス回路２０は、次のチャネルを選ぶ。そして使用され
るすべてのチャネルが終了条件に達したら、転送を中止
するように内部制御回路１３に知らせる。従って最大４
ｘｎビツトのアドレスと４ｘｍビットの転送回路を扱う
ことが可能となる。

次に、本実施例のＤ）ＩＡｃを用いてアドレス拡張を行
なうときのｆ）ＨＡ転送システム例を第４図に示す。

第４図では、チャネル２個を用いてアドレス幅を２倍に
拡張した例が示されており、従来の第２図中の要素と共
通の要素には同一の符号が付されている。

このＤＭＡ転送シスデム例では、第１図の回路構成をも
つＤ）ｌＡｃ３０が、データバス５−１及び制御バス５
−３を介してＣＰＵ　１に接続されている。ＤＨＡＣ３
０はバス専有権要求信号ＨＲＱを出力してＣＰＵ　１の
ホールドＨＯＬＤ＠子に与えると、ＣＰＵ　Ｉ側では許
可の応答信号ＨＬＤＡを出力してＤＨＡＣ３０側に与え
る構成になっている。Ｄ）ｌＡｃ３０はｎビットのアド
レス端子を有し、そのアドレス端子にはｎビットのアド
レスバス５−２を介してｎビットの外部保持回路３１．
３２が接続され、ざらにその外部保持回路３１．３２の
出力側が２ｎビツトのアドレスバス５−２を介して第２
図のｌ１０３へ接続されている。外部保持回路３１．３
２は入力端子Ｅ丁を有し、その入力端子Ｅ丁にＤ）ｌＡ
ｃ３０のＤＨＡ転送許可信＠ＤＡＣＫＯ−１が与えられ
ると、アドレスのラッチ（保持）動作を開始する回路で
ある。

次に、第４図の動作を説明する。

まずＣＰＵ　１からＤ）ｌＡｃ３０に、制御バス５−３
及びデータバス５−１を通して内部動作の設定を行なう
。

この例では、チャネルＯにアドレスの下位、チャネル１
にアドレスの上位の指定をさせ、チャネルＯにＤＭＡ要
求が来たときに転送を開始するとする。

そして、チャネル０に有効なりＨ＾要求がきたら、ＣＰ
Ｕ　１に対してバス専有権要求信号ｔｌＲＱを与え、そ
れが認められて応答信号ＨＬＤＡを受けるとＤ）ｌＡｃ
３０は開Ａ動作に移る。

ＤＨＡＣ３０における１回目の転送では、まずチャネル
Ｏのアドレスを出力し、それをＤ）ｔＡ転送許可信号Ｄ
ＡＣＫＱにより一方の外部保持回路３１にラッチさせ、
次にチャネル１のアドレスを出力し、それをＤ）ｆＡ転
送許可信号ＤＡＣに１により使方の外部保持回路３２に
ラッチさせる。これで１回目の転送が終了し、２回目の
転送に移る。２回目以降は主にチャネル０が計算され、
キャリーまたはボローが起きたときだけチャネル２が１
回だけ計算され、再びチャネルＯの計算に戻る。従って
２×ｎビツトのアドレスのＤ）ｌΔ転送が可能となる。

この際、ＣＰＵ　１によりチャネルＯに転送回数の下位
ビットが、チャネル１に上位ビットがそれぞれ指定され
ると、１回の転送ごとに主にチャネルＯの値が計算され
、終了条件に達したらチャネル１の値が１回だけ計算さ
れ、再びチャネルＯの値の計算に戻る。そして、チャネ
ルＯとチャネル１のカウントレジスタ（第１図の１５）
が両方とも終了条件に達したときに、転送が終了する。

従って２ｘｍビット回のＤ）ＩＡ転送が可能となる。

このように、本実施例のＤ）ｌＡｃ３０を用いれば、複
雑な外部回路も必要とせず、またより大きなアドレス幅
をもった析たなりＨＡＣも必要とせずに、アドレス幅と
転送回数を簡易、的確に拡張できる。

なお、本発明は図示の実施例に限定されず、Ｄ）ＩＡｃ
の回路構成を他の構成に変形できる。また、上記実施例
ではメモリと１１０間のデータ転送について説明したが
、メモリとメモリ間、さらにはＩｌｏと１１０間のデー
タ転送にも本発明を適用できる。

（発明の効果） 以上詳細に説明したように本発明によれば、アドレスを
チャネルで分割するための制御回路を設けたので、ＣＰ
Ｕなどで取扱うアドレスがＤＨＡＣのアドレスレジスタ
の範囲を超えても、足りないアドレスを補うための複雑
な外部回路ヤｊ、その拡張されたアドレスに見合うアド
レスレジスタを持った新たなりＨＡＣを必要とせずに、
ＣＰＵにより開ＡＣの内部動作を設定する、つまりプロ
グラムするだけでアドレス拡張ができる。従ってこのＤ
ＨＡＣを使用したシステムで、アドレスを拡張しても、
複雑な手続きを一際必要とせずに、そのままこのＤＨＡ
Ｃを使用することができる。また同時に転送回数も拡張
できるので、ＤＭＡ転送で取扱うデータ量も拡張できる
。

【図面の簡単な説明】

第１図は本発明の実施例を示すＤ）ｆＡＣの要部構成ブ
ロック図、第２図は従来のＤＭＡ転送システムの構成ブ
ロック図、第３図は第２図中のＤ）ＩＡＣの要部構成ブ
ロック図、第４図は第１図のＤ）ＩＡｃを用いたＤＭＡ
転送システムの要部構成ブロック図である。 １・・・・・・ＣＰＵ　１３・・・・・・Ｉｌｏ　、４
・・・・・・メモリ、５・・・・・・システムバス、５
−１・・・・・・データバス、５−２・・・・・・アド
レスバス、５−３・・・・・・制御バス、１２・・・・
・・タイミング制御回路、１３・・・・・・内部制御回
路、１４・・・・・・命令デコーダ、１５・・・・・・
カウントレジスタ、１６・・・・・・アドレスレジスタ
、１７・・・・・・カウントカウンタ、１８・・・・・
・アドレスカウンタ、２０・・・・・・チャネルスライ
ス回路（制御回路）、３０・・・・・・Ｄ）ＩＡｃ。

Claims (1)

1. 【特許請求の範囲】 チャネル毎の転送回数を記憶するレジスタを複数個有す
   るカウントレジスタと、転送すべき記憶装置のアドレス
   をチャネル毎に記憶する複数個のレジスタを有するアド
   レスレジスタと、前記カウントレジスタ及びアドレスレ
   ジスタの内容をそれぞれ計数するカウントカウンタ及び
   アドレスカウンタとを備え、中央処理装置と信号の授受
   を行ない、前記アドレスカウンタの出力で指定されたア
   ドレスと前記カウントカウンタの出力で指定された転送
   回路とに従って、前記中央処理装置を介することなく直
   接に、前記記憶装置と他の装置との間でデータの転送を
   行なわせるＤＭＡコントローラにおいて、 前記中央処理装置により内部動作が設定さ れ、前記カウントカウンタ及びアドレスカウンタの出力
   に基づき、前記カウントレジスタ及びアドレスレジスタ
   のチャネルを切換えてそれらのチャネルに前記記憶装置
   のアドレスを所定ビット毎に割当てる制御回路を設けた
   ことを特徴とするＤＭＡコントローラ。