JPH04170664A - マイクロプロセッサ装置 - Google Patents
マイクロプロセッサ装置Info
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- JPH04170664A JPH04170664A JP29868090A JP29868090A JPH04170664A JP H04170664 A JPH04170664 A JP H04170664A JP 29868090 A JP29868090 A JP 29868090A JP 29868090 A JP29868090 A JP 29868090A JP H04170664 A JPH04170664 A JP H04170664A
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- 230000015654 memory Effects 0.000 claims abstract description 54
- 230000002093 peripheral effect Effects 0.000 claims abstract description 34
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 40
- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 241000277269 Oncorhynchus masou Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バス幅が異なるメモリ間の又は入出力装置(
以下I10という)とメモリとのデータ転送を、MPU
を介することなく、ダイレクトメモリアクセスコントロ
ーラ(Direct Memory AccessCo
n tro 1)er ;以下DMACという)により
直接転送(ダイレクトメモリアクセス転送;以下DMA
転送という)する機能を備えたマイクロプロセッサ装置
に関するものである。
以下I10という)とメモリとのデータ転送を、MPU
を介することなく、ダイレクトメモリアクセスコントロ
ーラ(Direct Memory AccessCo
n tro 1)er ;以下DMACという)により
直接転送(ダイレクトメモリアクセス転送;以下DMA
転送という)する機能を備えたマイクロプロセッサ装置
に関するものである。
第6図は、バス幅が異なる周辺回路でのDMA転送の一
例として、8ビツト出力のIloからメモリへのDMA
転送を行う場合の従来のマイクロプロセッサ装置の構成
を示すブロック図である。図において、1は32ビツト
データを記憶できるメモリであり、該メモリ1はマイク
ロプロセッサユニット(以下MPUという)2.8ビツ
ト出力端子を有するl103及びMPU 2に内蔵され
たDMAC4とバス幅32ビツトのメインバス5を介し
て接続されている。
例として、8ビツト出力のIloからメモリへのDMA
転送を行う場合の従来のマイクロプロセッサ装置の構成
を示すブロック図である。図において、1は32ビツト
データを記憶できるメモリであり、該メモリ1はマイク
ロプロセッサユニット(以下MPUという)2.8ビツ
ト出力端子を有するl103及びMPU 2に内蔵され
たDMAC4とバス幅32ビツトのメインバス5を介し
て接続されている。
第7図は、第6図に示す従来のマイクロプロセソサ装置
におけるデータの流れを模式的に示す図である。図にお
いて、6aはDMAC4に内蔵され、l103から1サ
イクル当り8ビツトずつ送られてくるデータを保持する
レジスタであり、8ビツトのレジスタを4個用いて構成
される。
におけるデータの流れを模式的に示す図である。図にお
いて、6aはDMAC4に内蔵され、l103から1サ
イクル当り8ビツトずつ送られてくるデータを保持する
レジスタであり、8ビツトのレジスタを4個用いて構成
される。
次に動作について説明する。
第8図は、第6図に示す従来のマイクロプロセッサ装置
におけるデータの流れの詳細を、横軸を時間にとって示
した図である。図において、データAは32ビツトの転
送データであり、データA1、データA2、データA3
、データA4は、それぞれデータAを構成する8ビツト
データである。
におけるデータの流れの詳細を、横軸を時間にとって示
した図である。図において、データAは32ビツトの転
送データであり、データA1、データA2、データA3
、データA4は、それぞれデータAを構成する8ビツト
データである。
従来技術を用いて、8ビツトのバス幅の1)03からメ
モリ1へのDMA転送を行うには、まず、32ビツト幅
のメインバス5内の8ビツトを用いて、1サイクル当り
8ピントずつ、l103からDMAC4内のレジスタ6
aに転送する。この転送を4回行うことにより、32ビ
ツトのデータをDMACd内のレジスタ6aに転送した
後、引続きメインバス5を介してメモリ1へ転送する。
モリ1へのDMA転送を行うには、まず、32ビツト幅
のメインバス5内の8ビツトを用いて、1サイクル当り
8ピントずつ、l103からDMAC4内のレジスタ6
aに転送する。この転送を4回行うことにより、32ビ
ツトのデータをDMACd内のレジスタ6aに転送した
後、引続きメインバス5を介してメモリ1へ転送する。
そのために、8ビツト出力のl103からメモリ1への
DMA転送の間、メインハス5を計5サイクル占有しな
ければならず、その間、MPU 2はメインバス5を用
いる処理が禁止されていた。
DMA転送の間、メインハス5を計5サイクル占有しな
ければならず、その間、MPU 2はメインバス5を用
いる処理が禁止されていた。
従来は、メモリとそれぞれの周辺回路との間のDMA転
送が、メインバスを介して行われていたために、例えば
8ビツトのデータ出力端子を持つIloから、32ビツ
トデータを記憶できるメモリへのDMA転送を行う場合
、IloからDMAC内のレジスタに転送するための4
サイクルと、DMAC内のレジスタからメモリへ転送す
るための1サイクルの合計5サイクルが必要であり、そ
の間、メインバスが占有されていたために、メインバス
を用いた他の処理を実行することができず、システム全
体の処理速度の向上を図る上で障害となっていた。
送が、メインバスを介して行われていたために、例えば
8ビツトのデータ出力端子を持つIloから、32ビツ
トデータを記憶できるメモリへのDMA転送を行う場合
、IloからDMAC内のレジスタに転送するための4
サイクルと、DMAC内のレジスタからメモリへ転送す
るための1サイクルの合計5サイクルが必要であり、そ
の間、メインバスが占有されていたために、メインバス
を用いた他の処理を実行することができず、システム全
体の処理速度の向上を図る上で障害となっていた。
この発明は、上記のような問題点を解消するためになさ
れたものであり、メインバスを介してメモリと接続され
ているDMACの他にローカルダイレクトメモリアクセ
スコントローラ(以下ローカルDMACという)を用意
し、Ilo等の周辺回路からローカルDMACへのデー
タ転送を行うためのバスをメインバスと分離することに
より、例えば、8ビツトのデータ出力端子を持つIlo
から、32ビツトデータを記憶できるメモリへのDMA
転送を行う場合、メインバスの占有サイクルを従来の半
分以下に減らすことができ、DMA転送と、メインバス
を用いた他の処理とを並列に処理することを可能にし、
システム全体の処理速度の向上を図ることができるマイ
クロプロセッサ装置を提供することを目的とする。
れたものであり、メインバスを介してメモリと接続され
ているDMACの他にローカルダイレクトメモリアクセ
スコントローラ(以下ローカルDMACという)を用意
し、Ilo等の周辺回路からローカルDMACへのデー
タ転送を行うためのバスをメインバスと分離することに
より、例えば、8ビツトのデータ出力端子を持つIlo
から、32ビツトデータを記憶できるメモリへのDMA
転送を行う場合、メインバスの占有サイクルを従来の半
分以下に減らすことができ、DMA転送と、メインバス
を用いた他の処理とを並列に処理することを可能にし、
システム全体の処理速度の向上を図ることができるマイ
クロプロセッサ装置を提供することを目的とする。
本発明に係るマイクロプロセッサ装置は、第1のバス幅
を有する第1のバスで接続されたマイクロプロセッサ、
第1のダイレクトメモリアクセスコントローラ及びml
の周辺回路と、第1のバス幅と異なる第2のバス幅を有
する′M2のバスで接続された第2のダイレクトメモリ
アクセスコントローラ及び第2の周辺回路とを設け、第
1のダイレクトメモリアクセスコントローラと第2のダ
イレフトメそりアクセスコントローラとを第1のハス幅
を有する第3のハスで接続し、第1の周辺回路と第2の
周辺回路との間のデータ転送を第3のバス及び2つのダ
イレクトメモリアクセスコントローラを介して行うよう
にしたものである。
を有する第1のバスで接続されたマイクロプロセッサ、
第1のダイレクトメモリアクセスコントローラ及びml
の周辺回路と、第1のバス幅と異なる第2のバス幅を有
する′M2のバスで接続された第2のダイレクトメモリ
アクセスコントローラ及び第2の周辺回路とを設け、第
1のダイレクトメモリアクセスコントローラと第2のダ
イレフトメそりアクセスコントローラとを第1のハス幅
を有する第3のハスで接続し、第1の周辺回路と第2の
周辺回路との間のデータ転送を第3のバス及び2つのダ
イレクトメモリアクセスコントローラを介して行うよう
にしたものである。
本発明により、バス幅が異なる第2の周辺回路から第1
の周辺回路間へのデータ転送をDMA転送で行う場合、
第2のバスを介して、第2の周辺回路から第2のダイレ
クトメモリアクセスコントローラにデータを転送し、デ
ータ転送が完了すると、あとは第3のバスを介して第1
のダイレクトメモリアクセスコントローラに転送し、さ
らにそこから第1の周辺回路へ第1のバスを介してデー
タをDMA転送するだけで、第1の周辺回路と第2の周
辺回路との闇のDIIA転送を行うことができ、DI′
l^転送による第1のバスの占有サイクルを第1のダイ
レクトメモリアクセスコントローラから第1の周辺回路
にデータ転送する際の1サイクルだけに減少させること
ができる。
の周辺回路間へのデータ転送をDMA転送で行う場合、
第2のバスを介して、第2の周辺回路から第2のダイレ
クトメモリアクセスコントローラにデータを転送し、デ
ータ転送が完了すると、あとは第3のバスを介して第1
のダイレクトメモリアクセスコントローラに転送し、さ
らにそこから第1の周辺回路へ第1のバスを介してデー
タをDMA転送するだけで、第1の周辺回路と第2の周
辺回路との闇のDIIA転送を行うことができ、DI′
l^転送による第1のバスの占有サイクルを第1のダイ
レクトメモリアクセスコントローラから第1の周辺回路
にデータ転送する際の1サイクルだけに減少させること
ができる。
以下、本発明をその実施例を示す図面に基づき詳述する
。
。
第1図は、DMAC内蔵のMPU、メモリ及びIlo。
ローカルDMACがそれぞれ別ボードである本発明に係
るマイクロプロセッサ装置の一実施例の構成を示す模式
的斜視図である。図において、1は第1の周辺回路であ
る32ビツトデータを記憶できるメモリであり、該メモ
リ1は第1のバスである32ビツト幅のメインバス5を
介してMPU 2に接続されている。MPU 2は本発
明装置の全体制御を行うものであり、第1のDPIAC
であるDl’lAC4を内蔵している。DMAC4はメ
インバス5を介してメモリ1に接続されている(第2図
)。これらのMPU 2、メモIJ 1はメインボード
7上に実装されている。またDMAC4は第3のバスで
ある32ビツト幅のシステムバスllaを介してサブボ
ード8上にある第2のDMACであるローカルDMAC
9と接続されている。ローカルDMAC9はサブボード
8上のDMA転送を制御する。
るマイクロプロセッサ装置の一実施例の構成を示す模式
的斜視図である。図において、1は第1の周辺回路であ
る32ビツトデータを記憶できるメモリであり、該メモ
リ1は第1のバスである32ビツト幅のメインバス5を
介してMPU 2に接続されている。MPU 2は本発
明装置の全体制御を行うものであり、第1のDPIAC
であるDl’lAC4を内蔵している。DMAC4はメ
インバス5を介してメモリ1に接続されている(第2図
)。これらのMPU 2、メモIJ 1はメインボード
7上に実装されている。またDMAC4は第3のバスで
ある32ビツト幅のシステムバスllaを介してサブボ
ード8上にある第2のDMACであるローカルDMAC
9と接続されている。ローカルDMAC9はサブボード
8上のDMA転送を制御する。
サブボード8上にはローカルDMAC9と第2のバスで
ある8ビ、ト幅のローカルハス10で接続された第2の
周辺回路であるT103が実装されている。
ある8ビ、ト幅のローカルハス10で接続された第2の
周辺回路であるT103が実装されている。
第2図は、第1図に示すマイクロプロセッサ装置の詳細
を示すブロック図である。図において、6bはローカル
DMAC9に内蔵され、l103からローカルハス10
を介して1サイクル当り8ビツトずつ送られてくるデー
タを保持するレジスタである。
を示すブロック図である。図において、6bはローカル
DMAC9に内蔵され、l103からローカルハス10
を介して1サイクル当り8ビツトずつ送られてくるデー
タを保持するレジスタである。
またローカルバス10はシステムハスllaを介してメ
インバス5と接続されており、ローカルハス10とシス
テムバスIlaとの間及びシステムハスIlaとメイン
バス5との間にはそれらの接続を制御するバススイッチ
12.12が介装されている。
インバス5と接続されており、ローカルハス10とシス
テムバスIlaとの間及びシステムハスIlaとメイン
バス5との間にはそれらの接続を制御するバススイッチ
12.12が介装されている。
次にT103からメモリ1へのDMA転送動作について
説明する。
説明する。
第3図は、第1図に示す実施例におけるデータの流れを
、横軸を時間にとり詳細に示した図である。
、横軸を時間にとり詳細に示した図である。
MPU 2がDMAC4に対し、l103から入力され
る32ビツトデータAをメモリ1にDMA転送すること
を指示すると、まず、l103からローカルDMAC9
内のレジスタ6bへの転送が行われる。この転送は、バ
ス幅8ビツトのローカルバスlOを介して、■サイクル
当り8ビツトずつ、合計4回行われる。
る32ビツトデータAをメモリ1にDMA転送すること
を指示すると、まず、l103からローカルDMAC9
内のレジスタ6bへの転送が行われる。この転送は、バ
ス幅8ビツトのローカルバスlOを介して、■サイクル
当り8ビツトずつ、合計4回行われる。
つまり8ビツトのデータA1〜A4を1サイクルずつ転
送する。この転送が終了すると、次に、システムバスl
laを介して、ローカルDMAC9内のレジスタ6bに
保持された32ビツトのデータAがDMAC4に転送さ
れる。その後、DMAC4はMPU 2に対して割り込
み要求を行った後、メインバス5を介して、メモリ1に
データAを転送する。
送する。この転送が終了すると、次に、システムバスl
laを介して、ローカルDMAC9内のレジスタ6bに
保持された32ビツトのデータAがDMAC4に転送さ
れる。その後、DMAC4はMPU 2に対して割り込
み要求を行った後、メインバス5を介して、メモリ1に
データAを転送する。
以上の処理を行うことにより、8ビツトのデータ出力端
子を持つl103の32ビツト長のデータが、メモリ1
に聞^転送される。
子を持つl103の32ビツト長のデータが、メモリ1
に聞^転送される。
この例に示されたように、メインバス5の占有サイクル
が、従来は5サイクルであったものが、この発明によれ
ばDMACd内の32ビツト長のレジスタから32ビツ
トデータを記憶できるメモリ1へ転送するために使用さ
れる1サイクルだけになり、システム全体の処理速度が
向上する。
が、従来は5サイクルであったものが、この発明によれ
ばDMACd内の32ビツト長のレジスタから32ビツ
トデータを記憶できるメモリ1へ転送するために使用さ
れる1サイクルだけになり、システム全体の処理速度が
向上する。
次に本発明の他の実施例について説明する。
第4図は、本発明の他の実施例のマイクロプロセッサ装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
この例は、MPU 2内のDMAC4、メモリ1、l1
03及びローカルDMA09が、制御信号の人出力を専
用の外部端子を用いて行う場合を示している。即ちMP
U 2がDMAC4ニ対し、l103から出力されるデ
ータをメモリ1に直接転送することを指示すると、DM
AC4はローカルDMAC9に対しCS信号を出力する
。それを受けてローカルDMAC9はl103に対し、
CSA信号を出力する。T103がローカルDMAC9
に対して出力準備が完了したことを知らせるRDY信号
を出力すると、ローカルDMAC9はT103に対して
RD傷信号出力する。RD傷信号受信すると、l103
は32ビツトのデータを、1サイクル当り8ビツトずつ
、ローカルバス10を介してローカル叶^09に転送す
る。転送が終了すると、ローカルDMAC9はDMAC
4に対してEND信号を出力すると共に、システムバス
llaに対して32ビツトのデータを出力する。DMA
C4はEND信号が入力されると、システムバスlla
からデータを入力する。
03及びローカルDMA09が、制御信号の人出力を専
用の外部端子を用いて行う場合を示している。即ちMP
U 2がDMAC4ニ対し、l103から出力されるデ
ータをメモリ1に直接転送することを指示すると、DM
AC4はローカルDMAC9に対しCS信号を出力する
。それを受けてローカルDMAC9はl103に対し、
CSA信号を出力する。T103がローカルDMAC9
に対して出力準備が完了したことを知らせるRDY信号
を出力すると、ローカルDMAC9はT103に対して
RD傷信号出力する。RD傷信号受信すると、l103
は32ビツトのデータを、1サイクル当り8ビツトずつ
、ローカルバス10を介してローカル叶^09に転送す
る。転送が終了すると、ローカルDMAC9はDMAC
4に対してEND信号を出力すると共に、システムバス
llaに対して32ビツトのデータを出力する。DMA
C4はEND信号が入力されると、システムバスlla
からデータを入力する。
その後、DMAC4はMPU 2に対して割り込み要求
を行った後、メモリ1に対しWR倍信号出力し、メイン
バス5を介して、データを転送する。
を行った後、メモリ1に対しWR倍信号出力し、メイン
バス5を介して、データを転送する。
以上の動作を行うことにより、8ビツトのデータ出力端
子を持つl103の32ビツト長のデータがメモリ1に
DMA転送される。
子を持つl103の32ビツト長のデータがメモリ1に
DMA転送される。
第5図は周辺回路を2つ以上含むさらに他の実施例のマ
イクロプロセッサ装置の構成を示すブロック図である。
イクロプロセッサ装置の構成を示すブロック図である。
図において、3aは8ビツト出力端子を持つl10A、
3bは8ビツトの出力端子を持つl10Bであり、これ
らはローカルバス10によりローカルDMAC9と接続
されている。また、DMAC4とローカルDMAC9と
は32ビツト幅のシステムハスllaを介して直接接続
され、システムバスllaとメインバス5及びローカル
バス10とはバススイッチ12.12を介して接続され
ている。バススイッチ12.12はシステムバスlla
と、メインバス5又はローカルバス10との接続及び非
接続を制御する。
3bは8ビツトの出力端子を持つl10Bであり、これ
らはローカルバス10によりローカルDMAC9と接続
されている。また、DMAC4とローカルDMAC9と
は32ビツト幅のシステムハスllaを介して直接接続
され、システムバスllaとメインバス5及びローカル
バス10とはバススイッチ12.12を介して接続され
ている。バススイッチ12.12はシステムバスlla
と、メインバス5又はローカルバス10との接続及び非
接続を制御する。
次にDMA転送動作について説明する。MPU 2がD
MAC4に対し、l10A3aのデータをメモリ1にD
MA転送することを指示すると、DMAC4はローカル
DMAC9に対しCS信号を出力する、と同時にSEL
信号によりローカルDMAC9に対しl10A3aを選
択することを指示する。それを受けて、ローカルDMA
C9がC5A信号を出力すると、CSA信号を受信した
l10A3aは出力準備が完了したことを伝えるために
、ローカルDMAC9に対し、I’1DYA信号を出力
する。ローカルDMAC9はRDYA信号を受信すると
、l10A3aに対しRD倍信号出力し、ローカルハス
10を介して、l10A3aのテ゛−夕を1サイクル当
り8ビツトずつ計32ビットのデータをローカルDMA
C9内のレジスタ6bに転送する。転送が完了すると、
DMAC4にEND信号を出力すると共に、システムハ
スllaに対して32ビツトのデータを出力する。DM
AC4はEND信号が入力されると、MPU 2に対し
て割り込み要求を行った後、S−信号を出力することに
よりバススイッチ12.12をONL、メインバス5を
介して、システムバスlla上のデータを入力する。
MAC4に対し、l10A3aのデータをメモリ1にD
MA転送することを指示すると、DMAC4はローカル
DMAC9に対しCS信号を出力する、と同時にSEL
信号によりローカルDMAC9に対しl10A3aを選
択することを指示する。それを受けて、ローカルDMA
C9がC5A信号を出力すると、CSA信号を受信した
l10A3aは出力準備が完了したことを伝えるために
、ローカルDMAC9に対し、I’1DYA信号を出力
する。ローカルDMAC9はRDYA信号を受信すると
、l10A3aに対しRD倍信号出力し、ローカルハス
10を介して、l10A3aのテ゛−夕を1サイクル当
り8ビツトずつ計32ビットのデータをローカルDMA
C9内のレジスタ6bに転送する。転送が完了すると、
DMAC4にEND信号を出力すると共に、システムハ
スllaに対して32ビツトのデータを出力する。DM
AC4はEND信号が入力されると、MPU 2に対し
て割り込み要求を行った後、S−信号を出力することに
よりバススイッチ12.12をONL、メインバス5を
介して、システムバスlla上のデータを入力する。
引続き、メモリ1に対し−R倍信号出力し、メインバス
5を介して、メモリ1にデータを転送する。
5を介して、メモリ1にデータを転送する。
以上の動作を行うことにより、8ビツトのデータ出力端
子を持つl10A3aの32ビツト長のデータがメモリ
1にDMA転送される。
子を持つl10A3aの32ビツト長のデータがメモリ
1にDMA転送される。
なお、l10B3bを選択する場合、あるいは3つ以上
のIloあるいはメモリを含むシステムに対してDMA
転送を行う場合も、同様の動作を行うことによりDMA
転送が可能になる。
のIloあるいはメモリを含むシステムに対してDMA
転送を行う場合も、同様の動作を行うことによりDMA
転送が可能になる。
以上3つの実施例によると、メインバス5の占有サイク
ルがDMAC4からメモリ1へのデータ転送に要する1
サイクルとなる。
ルがDMAC4からメモリ1へのデータ転送に要する1
サイクルとなる。
また、以上3つの実施例の如くメインボード7とサブボ
ード8との2枚のボードにより構成し、メインバス5と
システムバスllaとをバススイッチ12により分離し
たことにより、例えば、メインバス5よりシステムバス
llaの方がバス配線の容量負荷が重い場合、システム
バスllaとメインバス5とのバスサイクルを異なるも
のとすることができ、システム全体として処理速度がよ
り一層向上する。
ード8との2枚のボードにより構成し、メインバス5と
システムバスllaとをバススイッチ12により分離し
たことにより、例えば、メインバス5よりシステムバス
llaの方がバス配線の容量負荷が重い場合、システム
バスllaとメインバス5とのバスサイクルを異なるも
のとすることができ、システム全体として処理速度がよ
り一層向上する。
なお、上記の3つの実施例はメインバスとシステムバス
を分離したものであるが、システムバスとメインバスと
を同一のバスにより構成したシステムに対しこの発明を
実施しても、システム全体の処理速度の向上が図れる。
を分離したものであるが、システムバスとメインバスと
を同一のバスにより構成したシステムに対しこの発明を
実施しても、システム全体の処理速度の向上が図れる。
また、以上の3つの実施例はメインボードとサブボード
との2枚のボードにより構成されたシステムに関するも
のであるが、本発明はこれに制限されることはなく、ワ
ンボードマイコンあるいはワンチップマイコンであって
も実現されうろことは言うまでもない。
との2枚のボードにより構成されたシステムに関するも
のであるが、本発明はこれに制限されることはなく、ワ
ンボードマイコンあるいはワンチップマイコンであって
も実現されうろことは言うまでもない。
さらに、上記の3つの実施例はローカルDMACとメモ
リ間の転送の際に、1度DMAC内のレジスタを介して
いるが、これに制限されるものではなく、ローカルDM
ACからシステムバスとメインバスを介して、メモリに
直接データを転送してもよい。
リ間の転送の際に、1度DMAC内のレジスタを介して
いるが、これに制限されるものではなく、ローカルDM
ACからシステムバスとメインバスを介して、メモリに
直接データを転送してもよい。
さらにまた、以上3つの実施例では第1の周辺回路とし
てメモリを、また第2の周辺回路としてIloを用いた
例を説明したが、本発明はこれに限るものではなく、第
1及び第2の周辺回路としてはマツプ化されたA/Dコ
ンバータ、シリアル1)0等アドレスを割当てられた全
ての周辺回路に適用できることは言うまでもない。
てメモリを、また第2の周辺回路としてIloを用いた
例を説明したが、本発明はこれに限るものではなく、第
1及び第2の周辺回路としてはマツプ化されたA/Dコ
ンバータ、シリアル1)0等アドレスを割当てられた全
ての周辺回路に適用できることは言うまでもない。
また、以上3つの実施例ではDMACをMPUに内蔵し
ているが、本発明はこれに限るものではなく、DMAC
をMPUと別個に設けてもよいことは言うまでもない。
ているが、本発明はこれに限るものではなく、DMAC
をMPUと別個に設けてもよいことは言うまでもない。
以上説明したとおり本発明においては、ハス幅の異なる
メモリと周辺回路間とでDMA転送を行う場合、第2の
周辺回路から第2のDMAC内のレジスタに、データを
転送するときには第2のハスを使用するため、第1のバ
スを用いるのは第1のDMACと第1の周辺回路との間
のデータ転送だけであり、それを占有するのが1サイク
ルに減少し、第2のバスを使用している間、MPUは第
1のバスを用いて別の処理を並列に行うことができ、装
置全体としての処理速度を向上させることができる等価
れた効果を奏する。
メモリと周辺回路間とでDMA転送を行う場合、第2の
周辺回路から第2のDMAC内のレジスタに、データを
転送するときには第2のハスを使用するため、第1のバ
スを用いるのは第1のDMACと第1の周辺回路との間
のデータ転送だけであり、それを占有するのが1サイク
ルに減少し、第2のバスを使用している間、MPUは第
1のバスを用いて別の処理を並列に行うことができ、装
置全体としての処理速度を向上させることができる等価
れた効果を奏する。
第1図は、本発明のマイクロプロセッサ装置の構成を示
す模式的斜視図、第2図は、第1図に示すマイクロプロ
セッサ装置の詳細を示すブロック図、第3図は、第1図
に示す実施例のデータの流れを詳細に示す図、第4図は
、他の実施例のマイクロプロセ・ノサ装置の詳細構成を
示すブロック図、第5図は、周辺回路を2つ以上含むさ
らに他の実施例のマイクロプロセッサ装置の詳細構成を
示すブロック図、第6図は、従来のマイクロプロセッサ
装置の構成を示すブロック図、第7図は、第6図に示さ
れた従来例のデータの流れを示す図、第8図は、第6図
に示された従来例のデータの流れを横軸を時間として詳
細に示した図である。 1・・・メモリ 2・・・MPU 3・・・Ilo
4・・・DMAC5・・・メインハス 9・・・ロー
カルDMAC10・・・ローカルバス lla・・・シ
ステムバス なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 誰? 第 6 図 8ビツト 第 7 図
す模式的斜視図、第2図は、第1図に示すマイクロプロ
セッサ装置の詳細を示すブロック図、第3図は、第1図
に示す実施例のデータの流れを詳細に示す図、第4図は
、他の実施例のマイクロプロセ・ノサ装置の詳細構成を
示すブロック図、第5図は、周辺回路を2つ以上含むさ
らに他の実施例のマイクロプロセッサ装置の詳細構成を
示すブロック図、第6図は、従来のマイクロプロセッサ
装置の構成を示すブロック図、第7図は、第6図に示さ
れた従来例のデータの流れを示す図、第8図は、第6図
に示された従来例のデータの流れを横軸を時間として詳
細に示した図である。 1・・・メモリ 2・・・MPU 3・・・Ilo
4・・・DMAC5・・・メインハス 9・・・ロー
カルDMAC10・・・ローカルバス lla・・・シ
ステムバス なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 誰? 第 6 図 8ビツト 第 7 図
Claims (1)
- (1)マイクロプロセッサ、第1のダイレクトメモリア
クセスコントローラ及び第1の周辺回路を第1のバス幅
を有する第1のバスで接続してあり、また、第2のダイ
レクトメモリアクセスコントローラ及び第2の周辺回路
を第1のバス幅と異なる第2のバス幅を有する第2のバ
スで接続してあり、さらに、第1のダイレクトメモリア
クセスコントローラと第2のダイレクトメモリアクセス
コントローラとを第1のバス幅を有する第3のバスで接
続してあり、第1の周辺回路と第2の周辺回路との間の
データ転送を、第3のバス及び2つのダイレクトメモリ
アクセスコントローラを介して行うべくなしてあること
を特徴とするマイクロプロセッサ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29868090A JPH04170664A (ja) | 1990-11-02 | 1990-11-02 | マイクロプロセッサ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29868090A JPH04170664A (ja) | 1990-11-02 | 1990-11-02 | マイクロプロセッサ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04170664A true JPH04170664A (ja) | 1992-06-18 |
Family
ID=17862889
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29868090A Pending JPH04170664A (ja) | 1990-11-02 | 1990-11-02 | マイクロプロセッサ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04170664A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012118687A (ja) * | 2010-11-30 | 2012-06-21 | Sharp Corp | 半導体集積回路 |
-
1990
- 1990-11-02 JP JP29868090A patent/JPH04170664A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012118687A (ja) * | 2010-11-30 | 2012-06-21 | Sharp Corp | 半導体集積回路 |
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