JPH0311446A - メモリの接続制御回路 - Google Patents
メモリの接続制御回路Info
- Publication number
- JPH0311446A JPH0311446A JP14521989A JP14521989A JPH0311446A JP H0311446 A JPH0311446 A JP H0311446A JP 14521989 A JP14521989 A JP 14521989A JP 14521989 A JP14521989 A JP 14521989A JP H0311446 A JPH0311446 A JP H0311446A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- control circuit
- information
- connection
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、外部制御装置に付随するメモリを中央処理
装置に接続させることを制御するメモリの接続制御回路
に関する。
装置に接続させることを制御するメモリの接続制御回路
に関する。
［従来の技術］
従来、外部制御装置に付随するメモリと中央処理装置と
の間で情報をやり取りするには、ＤＭＡ（ダイレクトメ
モリアクセス）転送により、外部制御装置に付随するメ
モリから中央処理装置の配下のメモリにデータを展開し
ていた。あるいは、Ｉ１０アクセス制御によって、中央
処理装置′力（外部制御装置に付随するメモリにアクセ
スできるようになっていた。
の間で情報をやり取りするには、ＤＭＡ（ダイレクトメ
モリアクセス）転送により、外部制御装置に付随するメ
モリから中央処理装置の配下のメモリにデータを展開し
ていた。あるいは、Ｉ１０アクセス制御によって、中央
処理装置′力（外部制御装置に付随するメモリにアクセ
スできるようになっていた。
［発明が解決しようとする課題］
上述した従来の接続制御回路は、中央処理装置から直接
制御を受けないので、外部制御装置に付随するメモリを
中央処理装置に簡単に接続できないという欠点がある。
制御を受けないので、外部制御装置に付随するメモリを
中央処理装置に簡単に接続できないという欠点がある。
この発明の目的は、外部制御装置に付随するメモリを中
央処理装置に簡単に接続できる接続制御回路を提供する
ことである。
央処理装置に簡単に接続できる接続制御回路を提供する
ことである。
［課題を解決するための手段］
上記の目的を達成するために、この発明に係るメモリの
接続制御回路は、以下の特徴を有している。
接続制御回路は、以下の特徴を有している。
すなわち、この発明は、中央処理装置と、内部バスと、
主記憶装置と、外部装置を制御する外部制御装置と、こ
の外部制御装置に付随するメモリとを有するメモリの接
続制御回路において、前記メモリを前記外部制御装置側
に接続するか、前記中央処理装置側に接続するかを指示
する接続指示制御回路と、 前記接続指示制御回路からの接続情報を基に、前記メモ
リを前記外部制御装置側に接続するときのアドレス情報
と、前記メモリを前記中央処理装置側に接続するときの
アドレス情報とを選択的に出力するアドレス情報制御回
路と、 前記接続指示制御回路からの接続情報を基に、前記メモ
リを前記外部制御装置側に接続するときのアクセスタイ
ミング情報と、前記メモリを前記中央処理装置側に接続
するときのアクセスタイミング情報とを選択的に出力す
るメモリアクセスタイミング制御回路と、 前記接続指示制御回路からの接続情報を基に、前記メモ
リのデータバスを前記外部制御装置側に接続するか、前
記中央処理装置側に接続するかを制御するデータバス切
り替え制御回路とを有することを特徴としている。
主記憶装置と、外部装置を制御する外部制御装置と、こ
の外部制御装置に付随するメモリとを有するメモリの接
続制御回路において、前記メモリを前記外部制御装置側
に接続するか、前記中央処理装置側に接続するかを指示
する接続指示制御回路と、 前記接続指示制御回路からの接続情報を基に、前記メモ
リを前記外部制御装置側に接続するときのアドレス情報
と、前記メモリを前記中央処理装置側に接続するときの
アドレス情報とを選択的に出力するアドレス情報制御回
路と、 前記接続指示制御回路からの接続情報を基に、前記メモ
リを前記外部制御装置側に接続するときのアクセスタイ
ミング情報と、前記メモリを前記中央処理装置側に接続
するときのアクセスタイミング情報とを選択的に出力す
るメモリアクセスタイミング制御回路と、 前記接続指示制御回路からの接続情報を基に、前記メモ
リのデータバスを前記外部制御装置側に接続するか、前
記中央処理装置側に接続するかを制御するデータバス切
り替え制御回路とを有することを特徴としている。
し作用コ
まず、中央処理装置が、接続指示制御回路に対して、メ
モリを中央処理装置側に接続するように指示すると仮定
する。接続指示制御回路は、メモリを中央処理装置側に
付随させるための接続情報をアドレス情報制御回路とメ
モリアクセスタイミング制御回路とデータバス切り替え
制御回路とへ送る。
モリを中央処理装置側に接続するように指示すると仮定
する。接続指示制御回路は、メモリを中央処理装置側に
付随させるための接続情報をアドレス情報制御回路とメ
モリアクセスタイミング制御回路とデータバス切り替え
制御回路とへ送る。
アドレス情報制御回路は、この接続情報を基に、中央処
理装置からのアドレス情報（第一のアドレス情報）と外
部制御装置からのアドレス情報（第二のアドレス情報）
とのうちから第一のアドレス情報を選択し、メモリへ送
る。同様に、メモリアクセスタイミング制御回路は、中
央処理装置からのメモリアクセスタイミング情報（第一
のメモリアクセスタイミング情報）と外部制御装置から
のメモリアクセスタイミング情報（第二のメモリアクセ
スタイミング情報）とのうちから第一のメモリアクセス
タイミング情報を選択し、メモリへ送る。
理装置からのアドレス情報（第一のアドレス情報）と外
部制御装置からのアドレス情報（第二のアドレス情報）
とのうちから第一のアドレス情報を選択し、メモリへ送
る。同様に、メモリアクセスタイミング制御回路は、中
央処理装置からのメモリアクセスタイミング情報（第一
のメモリアクセスタイミング情報）と外部制御装置から
のメモリアクセスタイミング情報（第二のメモリアクセ
スタイミング情報）とのうちから第一のメモリアクセス
タイミング情報を選択し、メモリへ送る。
データバス切り替え制御回路は、受は取った接続情報に
基づいて、メモリのデータバスを中央処理装置側に接続
する。
基づいて、メモリのデータバスを中央処理装置側に接続
する。
メモリは、第一のアドレス情報と第一のメモリアクセス
タイミング情報とを受けて、中央処理装置との間で情報
交換を行う。
タイミング情報とを受けて、中央処理装置との間で情報
交換を行う。
メモリを外部制御装置側に接続するときは、アドレス情
報制御回路とメモリアクセスタイミンク制御回路とデー
タバス切り替え制御回路とにおいて、上述と反対の選択
をすることになる。
報制御回路とメモリアクセスタイミンク制御回路とデー
タバス切り替え制御回路とにおいて、上述と反対の選択
をすることになる。
［実施例］
次に、図面を参照してこの発明の詳細な説明する。
図面はこの発明の一実施例の接続制御回路のブロック図
である。
である。
この接続制御回路は、以下の装置、回路等を有している
。中央処理装置１゜主記憶装置２゜外部装置を制御する
外部制御装置３゜外部制御装置３に付随するメモリ８（
通常は複数のメモリ群からなる）。メモリ８を外部制御
装置３側に接続するか中央処理装置１側に接続するかを
指示する接続指示制御回路４゜中央処理装置１にメモリ
８を接続させるためのアドレス情報とメモリアクセスタ
イミング情報とを生成するメモリ制御情報生成回路５゜
メモリ８に与えるアドレス情報を選択するアドレス情報
制御回路６゜メモリ８のアクセスタイミングを選択する
メモリアクセスタイミング制御回路７゜データバスの切
り替えを行うデータバス切り替え制御回路９゜中央処理
装置１と主記憶装置２とを結ぶ内部ハスａ０内部バスａ
と外部制御装置３とを結ぶ内部バスｓ０中央処理装置１
からメモリ制御情報生成回路５への制御情報バス上０メ
そり制御情報生成回路５からアドレス情報制御回路６へ
のアドレスバスＣ０メそり制御情報生成回路５からメモ
リアクセスタイミング制御回路７へのアクセス情報バス
ｄ０外部制御装置３からアドレス情報ｍ制御回路６への
アドレスバスｅ ｏ 外部制御装置３からメモリアクセ
スタイミング制御回路７へのアクセス情報バスｆ０アド
レス情報制御回路６からメモリ８へのアドレスバスｇ０
メモリアクセスタイミング制御回路７からメモリ８への
アクセス情報バスト０内部バスＳとデータバス切り替え
制御回路９とを結ぶデータパスコ０外部制御装置３から
データバス切り替え制御回路９へのデータバスｋ。メモ
リ８とデータバス切り替え制御回路９とを結ぶデータバ
スｍ０ 次に、この接続制御回路によるメモリの接続動作につい
て説明する。
。中央処理装置１゜主記憶装置２゜外部装置を制御する
外部制御装置３゜外部制御装置３に付随するメモリ８（
通常は複数のメモリ群からなる）。メモリ８を外部制御
装置３側に接続するか中央処理装置１側に接続するかを
指示する接続指示制御回路４゜中央処理装置１にメモリ
８を接続させるためのアドレス情報とメモリアクセスタ
イミング情報とを生成するメモリ制御情報生成回路５゜
メモリ８に与えるアドレス情報を選択するアドレス情報
制御回路６゜メモリ８のアクセスタイミングを選択する
メモリアクセスタイミング制御回路７゜データバスの切
り替えを行うデータバス切り替え制御回路９゜中央処理
装置１と主記憶装置２とを結ぶ内部ハスａ０内部バスａ
と外部制御装置３とを結ぶ内部バスｓ０中央処理装置１
からメモリ制御情報生成回路５への制御情報バス上０メ
そり制御情報生成回路５からアドレス情報制御回路６へ
のアドレスバスＣ０メそり制御情報生成回路５からメモ
リアクセスタイミング制御回路７へのアクセス情報バス
ｄ０外部制御装置３からアドレス情報ｍ制御回路６への
アドレスバスｅ ｏ 外部制御装置３からメモリアクセ
スタイミング制御回路７へのアクセス情報バスｆ０アド
レス情報制御回路６からメモリ８へのアドレスバスｇ０
メモリアクセスタイミング制御回路７からメモリ８への
アクセス情報バスト０内部バスＳとデータバス切り替え
制御回路９とを結ぶデータパスコ０外部制御装置３から
データバス切り替え制御回路９へのデータバスｋ。メモ
リ８とデータバス切り替え制御回路９とを結ぶデータバ
スｍ０ 次に、この接続制御回路によるメモリの接続動作につい
て説明する。
外部制御装置３に付随するメモリ８を外部制御装置３側
に付随させるか、主記憶装置２の一部として中央処理装
置１側に付随させるかを中央処理装置１からの指示によ
り、接続指示制御回路４が認識する。そして、接続指示
制御回路４は、接続指示情報ｎ、ｐ、ｑ、ｒを、それぞ
れ、メモリ制御情報生成回路５、アドレス情報制御回路
６、メモリアクセスタ・イミング制御回路７、データバ
ス切り替え制御回路９に通知する。
に付随させるか、主記憶装置２の一部として中央処理装
置１側に付随させるかを中央処理装置１からの指示によ
り、接続指示制御回路４が認識する。そして、接続指示
制御回路４は、接続指示情報ｎ、ｐ、ｑ、ｒを、それぞ
れ、メモリ制御情報生成回路５、アドレス情報制御回路
６、メモリアクセスタ・イミング制御回路７、データバ
ス切り替え制御回路９に通知する。
メモリ制御情報生成回路５は、この接続指示情報ｎを基
に、外部制御装置３に付随するメモリ８を主記憶装置２
の一部として接続するための第一のアドレス情報及び第
一のメモリアクセスタイミング情報を、中央処理装置ｌ
から制御情報バスｂを介して受は取り、これらを生成す
る。メモリ制御情報生成回路５によって生成された第一
のアドレス情報は、アドレスバスＣを介してアドレス情
報制御回路６へ送られる。また、第一のメモリアクセス
タイミング情報は、アクセス情報バスｄを介して、メモ
リアクセスタイミング制御回路７へ送られる。さらに、
アドレス情報制御回路６は外部制御装置３の動作情報を
収集するための第二のアドレス情報をアドレスバスｅを
介して受は取る。
に、外部制御装置３に付随するメモリ８を主記憶装置２
の一部として接続するための第一のアドレス情報及び第
一のメモリアクセスタイミング情報を、中央処理装置ｌ
から制御情報バスｂを介して受は取り、これらを生成す
る。メモリ制御情報生成回路５によって生成された第一
のアドレス情報は、アドレスバスＣを介してアドレス情
報制御回路６へ送られる。また、第一のメモリアクセス
タイミング情報は、アクセス情報バスｄを介して、メモ
リアクセスタイミング制御回路７へ送られる。さらに、
アドレス情報制御回路６は外部制御装置３の動作情報を
収集するための第二のアドレス情報をアドレスバスｅを
介して受は取る。
そして、接続指示制御回路４からの接続指示情報ｐを基
に、受は取った二つのアドレス情報のうちから一つを選
択して、そのアドレス情報をアドレスバスｇを介してメ
モリ８へ送る。
に、受は取った二つのアドレス情報のうちから一つを選
択して、そのアドレス情報をアドレスバスｇを介してメ
モリ８へ送る。
また、メモリアクセスタイミング制御回路７は、外部制
御装置３の動作情報をメモリ８に取り込ませるための第
二のメモリアクセスタイミング情報をアクセス情報バス
ｆを介して受は取る。そして、接続指示制御回路４から
の接続指示情報ｑを基に、二つのメモリアクセスタイミ
ング情報のうちから一つを選択して、そのメモリアクセ
スタイミング情報をアクセス情報バスｈを介してメモリ
８へ送る。
御装置３の動作情報をメモリ８に取り込ませるための第
二のメモリアクセスタイミング情報をアクセス情報バス
ｆを介して受は取る。そして、接続指示制御回路４から
の接続指示情報ｑを基に、二つのメモリアクセスタイミ
ング情報のうちから一つを選択して、そのメモリアクセ
スタイミング情報をアクセス情報バスｈを介してメモリ
８へ送る。
データバス切り替え制御回路９は、接続指示制御回路４
からの接続指示情報ｒを基に、外部制御装置３に付随す
るデータバスにと中央処理装置１に接続しているデルタ
バス」との切り替えを制御し、その切り替えたデータバ
スとデータバスｍとの接続を行う。
からの接続指示情報ｒを基に、外部制御装置３に付随す
るデータバスにと中央処理装置１に接続しているデルタ
バス」との切り替えを制御し、その切り替えたデータバ
スとデータバスｍとの接続を行う。
」１記の選択されたアドレス情報と選択されたメモリア
クセスタイミング情報とを基にして、メモリ８と中央処
理装置１との接続と、メモリ８と外部制御装置３との接
続とが可能になる。
クセスタイミング情報とを基にして、メモリ８と中央処
理装置１との接続と、メモリ８と外部制御装置３との接
続とが可能になる。
［発明の効果］
以上説明したようにこの発明は、外部制御装置に付随す
るメモリを中央処理装置から直接制御できるようにする
ことにより、外部装置の情報を収集しない場合には、こ
のメモリを中央処理装置の配下のメモリの一部として利
用することがきる効果がある。さらに、このメモリが外
部装置の情報を収集した後においては、中央処理装置が
、この収集した情報に簡単にアクセスすることができる
効果がある。
るメモリを中央処理装置から直接制御できるようにする
ことにより、外部装置の情報を収集しない場合には、こ
のメモリを中央処理装置の配下のメモリの一部として利
用することがきる効果がある。さらに、このメモリが外
部装置の情報を収集した後においては、中央処理装置が
、この収集した情報に簡単にアクセスすることができる
効果がある。
図面はこの発明の一実施例のブロック図である。
１・・・中央処理装置
２・・・主記憶装置
３・・・外部制御装置
４・・・接続指示制御回路
６・・・アドレス情報制御回路
７・・・メモリアクセスタイミング制御回路８・・・メ
モリ ９・・・データバス切り替え制御回路 ａ、ｓ・・・内部バス ｍ・・・データバス
モリ ９・・・データバス切り替え制御回路 ａ、ｓ・・・内部バス ｍ・・・データバス
Claims (1)
- 【特許請求の範囲】 中央処理装置と、内部バスと、主記憶装置と、外部装置
を制御する外部制御装置と、この外部制御装置に付随す
るメモリとを有するメモリの接続制御回路において、 前記メモリを前記外部制御装置側に接続するか、前記中
央処理装置側に接続するかを指示する接続指示制御回路
と、 前記接続指示制御回路からの接続情報を基に、前記メモ
リを前記外部制御装置側に接続するときのアドレス情報
と、前記メモリを前記中央処理装置側に接続するときの
アドレス情報とを選択的に出力するアドレス情報制御回
路と、 前記接続指示制御回路からの接続情報を基に、前記メモ
リを前記外部制御装置側に接続するときのアクセスタイ
ミング情報と、前記メモリを前記中央処理装置側に接続
するときのアクセスタイミング情報とを選択的に出力す
るメモリアクセスタイミング制御回路と、 前記接続指示制御回路からの接続情報を基に、前記メモ
リのデータバスを前記外部制御装置側に接続するか、前
記中央処理装置側に接続するかを制御するデータバス切
り替え制御回路とを有することを特徴とするメモリの接
続制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14521989A JPH0311446A (ja) | 1989-06-09 | 1989-06-09 | メモリの接続制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14521989A JPH0311446A (ja) | 1989-06-09 | 1989-06-09 | メモリの接続制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0311446A true JPH0311446A (ja) | 1991-01-18 |
Family
ID=15380116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14521989A Pending JPH0311446A (ja) | 1989-06-09 | 1989-06-09 | メモリの接続制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0311446A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6138320A (en) * | 1995-03-27 | 2000-10-31 | Asmo Co., Ltd. | Wiper pivot shaft and wiper apparatus |
| US10415734B2 (en) | 2015-10-02 | 2019-09-17 | Nitto Kohki Co., Ltd. | Pipe coupling |
-
1989
- 1989-06-09 JP JP14521989A patent/JPH0311446A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6138320A (en) * | 1995-03-27 | 2000-10-31 | Asmo Co., Ltd. | Wiper pivot shaft and wiper apparatus |
| US10415734B2 (en) | 2015-10-02 | 2019-09-17 | Nitto Kohki Co., Ltd. | Pipe coupling |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2886856B2 (ja) | 二重化バス接続方式 | |
| JPH0311446A (ja) | メモリの接続制御回路 | |
| JPH0343804A (ja) | シーケンス制御装置 | |
| JPS61271555A (ja) | ダイレクトメモリアクセス転送方式 | |
| JPH01185757A (ja) | データ転送装置 | |
| JPH0363995A (ja) | デュアルポートメモリ | |
| JPS61251943A (ja) | デ−タ処理装置 | |
| JPH0460737A (ja) | データ処理方式 | |
| JPH0410031A (ja) | マイクロプログラム制御装置 | |
| JPS61175750A (ja) | Ｄｍａ機能付きマイクロプロセツサシステム | |
| JP3270040B2 (ja) | バス制御方式 | |
| JPH03238549A (ja) | マイクロプロセッサ | |
| JPH03156552A (ja) | ダイレクトメモリアクセス制御回路方式 | |
| JPS61133465A (ja) | Ｃｐｕの切換方法 | |
| JPH08106432A (ja) | Ｄｍａ制御回路 | |
| JPH03266160A (ja) | Ｄｍａ制御方式 | |
| JPH03116350A (ja) | データ転送のバス構造 | |
| JPS61245735A (ja) | 多重伝送監視制御システム | |
| JPH0191955U (ja) | ||
| JPS58139234A (ja) | 信号入力方式 | |
| JPH0433152A (ja) | バスシステム | |
| JPS59201153A (ja) | スタンドアロン型画像処理システムのホスト接続方式 | |
| JPS59115646A (ja) | 呼連続形蓄積交換機 | |
| JPH06149725A (ja) | プロセッサ応用装置 | |
| JPH0650494B2 (ja) | 入出力制御装置におけるデータ転送方式 |