JPH0311446A - メモリの接続制御回路 - Google Patents

メモリの接続制御回路

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Publication number
JPH0311446A
JPH0311446A JP14521989A JP14521989A JPH0311446A JP H0311446 A JPH0311446 A JP H0311446A JP 14521989 A JP14521989 A JP 14521989A JP 14521989 A JP14521989 A JP 14521989A JP H0311446 A JPH0311446 A JP H0311446A
Authority
JP
Japan
Prior art keywords
memory
control circuit
information
connection
central processing
Prior art date
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Pending
Application number
JP14521989A
Other languages
English (en)
Inventor
Hidenori Ishikawa
石川 英則
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NEC Ibaraki Ltd
Original Assignee
NEC Ibaraki Ltd
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Publication date
Application filed by NEC Ibaraki Ltd filed Critical NEC Ibaraki Ltd
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Publication of JPH0311446A publication Critical patent/JPH0311446A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は、外部制御装置に付随するメモリを中央処理
装置に接続させることを制御するメモリの接続制御回路
に関する。
[従来の技術] 従来、外部制御装置に付随するメモリと中央処理装置と
の間で情報をやり取りするには、DMA(ダイレクトメ
モリアクセス)転送により、外部制御装置に付随するメ
モリから中央処理装置の配下のメモリにデータを展開し
ていた。あるいは、I10アクセス制御によって、中央
処理装置′力(外部制御装置に付随するメモリにアクセ
スできるようになっていた。
[発明が解決しようとする課題] 上述した従来の接続制御回路は、中央処理装置から直接
制御を受けないので、外部制御装置に付随するメモリを
中央処理装置に簡単に接続できないという欠点がある。
この発明の目的は、外部制御装置に付随するメモリを中
央処理装置に簡単に接続できる接続制御回路を提供する
ことである。
[課題を解決するための手段] 上記の目的を達成するために、この発明に係るメモリの
接続制御回路は、以下の特徴を有している。
すなわち、この発明は、中央処理装置と、内部バスと、
主記憶装置と、外部装置を制御する外部制御装置と、こ
の外部制御装置に付随するメモリとを有するメモリの接
続制御回路において、前記メモリを前記外部制御装置側
に接続するか、前記中央処理装置側に接続するかを指示
する接続指示制御回路と、 前記接続指示制御回路からの接続情報を基に、前記メモ
リを前記外部制御装置側に接続するときのアドレス情報
と、前記メモリを前記中央処理装置側に接続するときの
アドレス情報とを選択的に出力するアドレス情報制御回
路と、 前記接続指示制御回路からの接続情報を基に、前記メモ
リを前記外部制御装置側に接続するときのアクセスタイ
ミング情報と、前記メモリを前記中央処理装置側に接続
するときのアクセスタイミング情報とを選択的に出力す
るメモリアクセスタイミング制御回路と、 前記接続指示制御回路からの接続情報を基に、前記メモ
リのデータバスを前記外部制御装置側に接続するか、前
記中央処理装置側に接続するかを制御するデータバス切
り替え制御回路とを有することを特徴としている。
し作用コ まず、中央処理装置が、接続指示制御回路に対して、メ
モリを中央処理装置側に接続するように指示すると仮定
する。接続指示制御回路は、メモリを中央処理装置側に
付随させるための接続情報をアドレス情報制御回路とメ
モリアクセスタイミング制御回路とデータバス切り替え
制御回路とへ送る。
アドレス情報制御回路は、この接続情報を基に、中央処
理装置からのアドレス情報(第一のアドレス情報)と外
部制御装置からのアドレス情報(第二のアドレス情報)
とのうちから第一のアドレス情報を選択し、メモリへ送
る。同様に、メモリアクセスタイミング制御回路は、中
央処理装置からのメモリアクセスタイミング情報(第一
のメモリアクセスタイミング情報)と外部制御装置から
のメモリアクセスタイミング情報(第二のメモリアクセ
スタイミング情報)とのうちから第一のメモリアクセス
タイミング情報を選択し、メモリへ送る。
データバス切り替え制御回路は、受は取った接続情報に
基づいて、メモリのデータバスを中央処理装置側に接続
する。
メモリは、第一のアドレス情報と第一のメモリアクセス
タイミング情報とを受けて、中央処理装置との間で情報
交換を行う。
メモリを外部制御装置側に接続するときは、アドレス情
報制御回路とメモリアクセスタイミンク制御回路とデー
タバス切り替え制御回路とにおいて、上述と反対の選択
をすることになる。
[実施例] 次に、図面を参照してこの発明の詳細な説明する。
図面はこの発明の一実施例の接続制御回路のブロック図
である。
この接続制御回路は、以下の装置、回路等を有している
。中央処理装置1゜主記憶装置2゜外部装置を制御する
外部制御装置3゜外部制御装置3に付随するメモリ8(
通常は複数のメモリ群からなる)。メモリ8を外部制御
装置3側に接続するか中央処理装置1側に接続するかを
指示する接続指示制御回路4゜中央処理装置1にメモリ
8を接続させるためのアドレス情報とメモリアクセスタ
イミング情報とを生成するメモリ制御情報生成回路5゜
メモリ8に与えるアドレス情報を選択するアドレス情報
制御回路6゜メモリ8のアクセスタイミングを選択する
メモリアクセスタイミング制御回路7゜データバスの切
り替えを行うデータバス切り替え制御回路9゜中央処理
装置1と主記憶装置2とを結ぶ内部ハスa0内部バスa
と外部制御装置3とを結ぶ内部バスs0中央処理装置1
からメモリ制御情報生成回路5への制御情報バス上0メ
そり制御情報生成回路5からアドレス情報制御回路6へ
のアドレスバスC0メそり制御情報生成回路5からメモ
リアクセスタイミング制御回路7へのアクセス情報バス
d0外部制御装置3からアドレス情報m制御回路6への
アドレスバスe o 外部制御装置3からメモリアクセ
スタイミング制御回路7へのアクセス情報バスf0アド
レス情報制御回路6からメモリ8へのアドレスバスg0
メモリアクセスタイミング制御回路7からメモリ8への
アクセス情報バスト0内部バスSとデータバス切り替え
制御回路9とを結ぶデータパスコ0外部制御装置3から
データバス切り替え制御回路9へのデータバスk。メモ
リ8とデータバス切り替え制御回路9とを結ぶデータバ
スm0 次に、この接続制御回路によるメモリの接続動作につい
て説明する。
外部制御装置3に付随するメモリ8を外部制御装置3側
に付随させるか、主記憶装置2の一部として中央処理装
置1側に付随させるかを中央処理装置1からの指示によ
り、接続指示制御回路4が認識する。そして、接続指示
制御回路4は、接続指示情報n、p、q、rを、それぞ
れ、メモリ制御情報生成回路5、アドレス情報制御回路
6、メモリアクセスタ・イミング制御回路7、データバ
ス切り替え制御回路9に通知する。
メモリ制御情報生成回路5は、この接続指示情報nを基
に、外部制御装置3に付随するメモリ8を主記憶装置2
の一部として接続するための第一のアドレス情報及び第
一のメモリアクセスタイミング情報を、中央処理装置l
から制御情報バスbを介して受は取り、これらを生成す
る。メモリ制御情報生成回路5によって生成された第一
のアドレス情報は、アドレスバスCを介してアドレス情
報制御回路6へ送られる。また、第一のメモリアクセス
タイミング情報は、アクセス情報バスdを介して、メモ
リアクセスタイミング制御回路7へ送られる。さらに、
アドレス情報制御回路6は外部制御装置3の動作情報を
収集するための第二のアドレス情報をアドレスバスeを
介して受は取る。
そして、接続指示制御回路4からの接続指示情報pを基
に、受は取った二つのアドレス情報のうちから一つを選
択して、そのアドレス情報をアドレスバスgを介してメ
モリ8へ送る。
また、メモリアクセスタイミング制御回路7は、外部制
御装置3の動作情報をメモリ8に取り込ませるための第
二のメモリアクセスタイミング情報をアクセス情報バス
fを介して受は取る。そして、接続指示制御回路4から
の接続指示情報qを基に、二つのメモリアクセスタイミ
ング情報のうちから一つを選択して、そのメモリアクセ
スタイミング情報をアクセス情報バスhを介してメモリ
8へ送る。
データバス切り替え制御回路9は、接続指示制御回路4
からの接続指示情報rを基に、外部制御装置3に付随す
るデータバスにと中央処理装置1に接続しているデルタ
バス」との切り替えを制御し、その切り替えたデータバ
スとデータバスmとの接続を行う。
」1記の選択されたアドレス情報と選択されたメモリア
クセスタイミング情報とを基にして、メモリ8と中央処
理装置1との接続と、メモリ8と外部制御装置3との接
続とが可能になる。
[発明の効果] 以上説明したようにこの発明は、外部制御装置に付随す
るメモリを中央処理装置から直接制御できるようにする
ことにより、外部装置の情報を収集しない場合には、こ
のメモリを中央処理装置の配下のメモリの一部として利
用することがきる効果がある。さらに、このメモリが外
部装置の情報を収集した後においては、中央処理装置が
、この収集した情報に簡単にアクセスすることができる
効果がある。
【図面の簡単な説明】
図面はこの発明の一実施例のブロック図である。 1・・・中央処理装置 2・・・主記憶装置 3・・・外部制御装置 4・・・接続指示制御回路 6・・・アドレス情報制御回路 7・・・メモリアクセスタイミング制御回路8・・・メ
モリ 9・・・データバス切り替え制御回路 a、s・・・内部バス m・・・データバス

Claims (1)

  1. 【特許請求の範囲】 中央処理装置と、内部バスと、主記憶装置と、外部装置
    を制御する外部制御装置と、この外部制御装置に付随す
    るメモリとを有するメモリの接続制御回路において、 前記メモリを前記外部制御装置側に接続するか、前記中
    央処理装置側に接続するかを指示する接続指示制御回路
    と、 前記接続指示制御回路からの接続情報を基に、前記メモ
    リを前記外部制御装置側に接続するときのアドレス情報
    と、前記メモリを前記中央処理装置側に接続するときの
    アドレス情報とを選択的に出力するアドレス情報制御回
    路と、 前記接続指示制御回路からの接続情報を基に、前記メモ
    リを前記外部制御装置側に接続するときのアクセスタイ
    ミング情報と、前記メモリを前記中央処理装置側に接続
    するときのアクセスタイミング情報とを選択的に出力す
    るメモリアクセスタイミング制御回路と、 前記接続指示制御回路からの接続情報を基に、前記メモ
    リのデータバスを前記外部制御装置側に接続するか、前
    記中央処理装置側に接続するかを制御するデータバス切
    り替え制御回路とを有することを特徴とするメモリの接
    続制御回路。
JP14521989A 1989-06-09 1989-06-09 メモリの接続制御回路 Pending JPH0311446A (ja)

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JP14521989A JPH0311446A (ja) 1989-06-09 1989-06-09 メモリの接続制御回路

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JP14521989A JPH0311446A (ja) 1989-06-09 1989-06-09 メモリの接続制御回路

Publications (1)

Publication Number Publication Date
JPH0311446A true JPH0311446A (ja) 1991-01-18

Family

ID=15380116

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Application Number Title Priority Date Filing Date
JP14521989A Pending JPH0311446A (ja) 1989-06-09 1989-06-09 メモリの接続制御回路

Country Status (1)

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JP (1) JPH0311446A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6138320A (en) * 1995-03-27 2000-10-31 Asmo Co., Ltd. Wiper pivot shaft and wiper apparatus
US10415734B2 (en) 2015-10-02 2019-09-17 Nitto Kohki Co., Ltd. Pipe coupling

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6138320A (en) * 1995-03-27 2000-10-31 Asmo Co., Ltd. Wiper pivot shaft and wiper apparatus
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