JPH0410031A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPH0410031A JPH0410031A JP11027990A JP11027990A JPH0410031A JP H0410031 A JPH0410031 A JP H0410031A JP 11027990 A JP11027990 A JP 11027990A JP 11027990 A JP11027990 A JP 11027990A JP H0410031 A JPH0410031 A JP H0410031A
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- JP
- Japan
- Prior art keywords
- control circuit
- general
- register group
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Links
- 238000000034 method Methods 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプログラム制御装置に関し、特に汎
用レジスタ群とメモリとの間のデータ転送を行うマイク
ロプログラム制御装置に関するものである。
用レジスタ群とメモリとの間のデータ転送を行うマイク
ロプログラム制御装置に関するものである。
従来のマイクロプログラム制御装置では、汎用レジスタ
群と、メモリとの間のデータの転送は、マイクロプログ
ラム制御回路がプログラムに従って行っていた。
群と、メモリとの間のデータの転送は、マイクロプログ
ラム制御回路がプログラムに従って行っていた。
上述した従来のマイクロプログラム制御装置では、汎用
レジスタ群とメモリとの間のデータ転送を、マイクロプ
ログラム制御回路がプログラムに従って行っていたため
、汎用レジスタ群とメモリとの間のデータの転送時間に
マイクロプログラム制御回路の処理時間が加わり、デー
タ転送全体の処理時間が長くなってデータ処理能力が落
ちるという欠点がある。
レジスタ群とメモリとの間のデータ転送を、マイクロプ
ログラム制御回路がプログラムに従って行っていたため
、汎用レジスタ群とメモリとの間のデータの転送時間に
マイクロプログラム制御回路の処理時間が加わり、デー
タ転送全体の処理時間が長くなってデータ処理能力が落
ちるという欠点がある。
〔課題を解決するための手段］
本発明は、データを処理するマイクロプログラム制御回
路と、 データを保持する第１及び第２の汎用レジスタ群と、 割り込み要因毎のデータを格納するメモリと、マイクロ
プログラム制御回路と第１の汎用レジスタ群とを接続す
る第１のセレクタ群と、第２の汎用レジスタ群とメモリ
とを接続する第２のセレクタ群と、 割り込み信号を受けると、第１及び第２のセレクタ群を
制御することにより、マイクロプログラム制御回路と第
１の汎用レジスタ群との間及び第２の汎用レジスタ群と
メモリとの間を接続してデータ転送を行い、データ転送
が終了して前記マイクロプログラム制御回路がデータ処
理待ち状態になると、第１及び第２のセレクタ群を制御
して接続を入れ換え、マイクロプログラム制御回路と第
２の汎用レジスタ群との間及び第１の汎用レジスタ群と
メモリとの間を接続する割り込み制御回路とを有するこ
とを特徴とする。
路と、 データを保持する第１及び第２の汎用レジスタ群と、 割り込み要因毎のデータを格納するメモリと、マイクロ
プログラム制御回路と第１の汎用レジスタ群とを接続す
る第１のセレクタ群と、第２の汎用レジスタ群とメモリ
とを接続する第２のセレクタ群と、 割り込み信号を受けると、第１及び第２のセレクタ群を
制御することにより、マイクロプログラム制御回路と第
１の汎用レジスタ群との間及び第２の汎用レジスタ群と
メモリとの間を接続してデータ転送を行い、データ転送
が終了して前記マイクロプログラム制御回路がデータ処
理待ち状態になると、第１及び第２のセレクタ群を制御
して接続を入れ換え、マイクロプログラム制御回路と第
２の汎用レジスタ群との間及び第１の汎用レジスタ群と
メモリとの間を接続する割り込み制御回路とを有するこ
とを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す回路ブロンク図であ
る。
る。
このマイクロプログラム制御装置は、マイクロプログラ
ム制御回路１と、割り込み制御回路９と、レジスタ・メ
モリ部１４とを備え、レジスタ・メモリ部１４は、第１
の汎用レジスタ群Ａ２と、第２の汎用レジスタ群Ｂ３と
、第１及び第２のセレクタ４．５，６．７と、メモリ８
とを備えている。
ム制御回路１と、割り込み制御回路９と、レジスタ・メ
モリ部１４とを備え、レジスタ・メモリ部１４は、第１
の汎用レジスタ群Ａ２と、第２の汎用レジスタ群Ｂ３と
、第１及び第２のセレクタ４．５，６．７と、メモリ８
とを備えている。
マイクロプログラム制御回路１は、セレクタ４５を介し
て汎用レジスタ群２と接続され、セレクタ６．５を介し
て汎用レジスタ群３と接続されている。マイクロプログ
ラム制御卸回路１は、セレクタ４，５を介して汎用レジ
スタ群２と接続してデータ処理を行う。また、メモリ８
から汎用レジスタ群３に格納されたデータをセレクタ５
を介して取り込みデータ処理を行う。そして、データ処
理が終了すると、処理の待ち状態となったことを信号１
１により割り込み制御回路９に報告する。
て汎用レジスタ群２と接続され、セレクタ６．５を介し
て汎用レジスタ群３と接続されている。マイクロプログ
ラム制御卸回路１は、セレクタ４，５を介して汎用レジ
スタ群２と接続してデータ処理を行う。また、メモリ８
から汎用レジスタ群３に格納されたデータをセレクタ５
を介して取り込みデータ処理を行う。そして、データ処
理が終了すると、処理の待ち状態となったことを信号１
１により割り込み制御回路９に報告する。
汎用レジスタ群Ａ２は、マイクロプログラム制御回路１
と接続され、マイクロプログラム制御回路１のデータを
保持する。またセレクタ７を介して、マイクロプログラ
ム制御回路１のデータを汎用レジスタ群８に転送する。
と接続され、マイクロプログラム制御回路１のデータを
保持する。またセレクタ７を介して、マイクロプログラ
ム制御回路１のデータを汎用レジスタ群８に転送する。
汎用レジスタ群Ｂ８は、メモリ８と接続され、メモリ８
に格納している割り込みデータを保持する。またセレク
タ５を介してマイクロプログラム制御回路１にデータを
転送する。
に格納している割り込みデータを保持する。またセレク
タ５を介してマイクロプログラム制御回路１にデータを
転送する。
セレクタ４．５，６．７は、割り込み制御回路９に接続
され、マイクロプログラム制御回路１と汎用レジスタ群
Ａ２．汎用レジスタ群８３間及び汎用レジスタ群Ａ２．
汎用レジスタ群Ｂ３とメモリ８間を接続する。
され、マイクロプログラム制御回路１と汎用レジスタ群
Ａ２．汎用レジスタ群８３間及び汎用レジスタ群Ａ２．
汎用レジスタ群Ｂ３とメモリ８間を接続する。
割り込み制御回路９は、割り込み要因毎のマイクロプロ
グラム制御回路１の使用するデータを格納する。
グラム制御回路１の使用するデータを格納する。
割り込み制御回路９は、レジスタ・メモリ部の汎用レジ
スタ群Ａ２．Ｂ３、セレクタ４，５，６７、メモリ８を
Ｉｌｌ？卸する。またセレクタ４〜７を制御してマイク
ロプログラム制御回路１と汎用レジスタ群Ａ２，８３間
及び汎用レジスタ群Ａ２Ｂ３とメモリ８間のデータ転送
を行う。外部からの割り込み信号１３を受けると、専用
メモリである割り込み制御回路８の中で、割り込み信号
１２０割り込み要因に対応するエリアのデータを割り込
み制御回路８から汎用レジスタ群Ｂ３に転送する。
スタ群Ａ２．Ｂ３、セレクタ４，５，６７、メモリ８を
Ｉｌｌ？卸する。またセレクタ４〜７を制御してマイク
ロプログラム制御回路１と汎用レジスタ群Ａ２，８３間
及び汎用レジスタ群Ａ２Ｂ３とメモリ８間のデータ転送
を行う。外部からの割り込み信号１３を受けると、専用
メモリである割り込み制御回路８の中で、割り込み信号
１２０割り込み要因に対応するエリアのデータを割り込
み制御回路８から汎用レジスタ群Ｂ３に転送する。
このとき割り込み制御回路９は、制御信号１２によりセ
レクタ６，７及び割り込み制御回路８を制御する。そし
て汎用レジスタ群Ｂ３１のデータ転送を終了すると、マ
イクロプログラム制御回路１に対して信号１０により、
汎用レジスタ群の中にデータが準備されたことを報告す
る。マイクロプログラム制御回路１からの処理待ちの信
号１１を受けると、制御信号１２により、セレクタ４，
５，６．７を制御して、メモリ８と汎用レジスタ群Ｂ３
及びマイクロプログラム制御回路１と汎用レジスタ群２
の接続から、マイクロプログラム制御回路１と汎用レジ
スタ群Ｂ３及び汎用レジスタ群Ａ２とメモリ８との接続
に切り替え、汎用レジスフ群Ｂ３のデータをマイクロプ
ログラム制御回路１に転送してマイクロプログラム制御
回路１にデータ処理を行わせる。またマイクロプログラ
ム制御回路１でデータ処理を終えた汎用レジスタ群２の
データをメモリ８の元のエリアに転送する。
レクタ６，７及び割り込み制御回路８を制御する。そし
て汎用レジスタ群Ｂ３１のデータ転送を終了すると、マ
イクロプログラム制御回路１に対して信号１０により、
汎用レジスタ群の中にデータが準備されたことを報告す
る。マイクロプログラム制御回路１からの処理待ちの信
号１１を受けると、制御信号１２により、セレクタ４，
５，６．７を制御して、メモリ８と汎用レジスタ群Ｂ３
及びマイクロプログラム制御回路１と汎用レジスタ群２
の接続から、マイクロプログラム制御回路１と汎用レジ
スタ群Ｂ３及び汎用レジスタ群Ａ２とメモリ８との接続
に切り替え、汎用レジスフ群Ｂ３のデータをマイクロプ
ログラム制御回路１に転送してマイクロプログラム制御
回路１にデータ処理を行わせる。またマイクロプログラ
ム制御回路１でデータ処理を終えた汎用レジスタ群２の
データをメモリ８の元のエリアに転送する。
次に、本実施例の動作について説明する。
メモリ８には、割り込み要因毎のマイクロプログラム制
御回路ｌが使用するデータが格納されているものとする
。割り込み制御回路９は、外部から割り込み信号１３を
受けると、専用メモリ８の中の割り込み要因に対応する
エリアのデータを、セレクタ６．７を制御することによ
り、メモリ８に接続される汎用レジスタ群Ｂ３に転送す
る。転送し終わったら、マイクロプログラム制御回路１
に対して信号１０により、汎用レジスタ群Ｂ３の中にデ
ータが準備されたことを報告する。
御回路ｌが使用するデータが格納されているものとする
。割り込み制御回路９は、外部から割り込み信号１３を
受けると、専用メモリ８の中の割り込み要因に対応する
エリアのデータを、セレクタ６．７を制御することによ
り、メモリ８に接続される汎用レジスタ群Ｂ３に転送す
る。転送し終わったら、マイクロプログラム制御回路１
に対して信号１０により、汎用レジスタ群Ｂ３の中にデ
ータが準備されたことを報告する。
一方、マイクロプログラム制御回路１では、現在のデー
タ処理が終了したら、処理の待ち状態になったことを信
号線１０により割り込み制御回路９に報告する。割り込
み制御回路９では、信号１１を受けると、セレクタ４，
５，６．７を制御して割り込み制御回路８に接続されて
いる汎用レジスタ群Ｂ３を、マイクロプログラム制御回
路１に接続するように切り換える。
タ処理が終了したら、処理の待ち状態になったことを信
号線１０により割り込み制御回路９に報告する。割り込
み制御回路９では、信号１１を受けると、セレクタ４，
５，６．７を制御して割り込み制御回路８に接続されて
いる汎用レジスタ群Ｂ３を、マイクロプログラム制御回
路１に接続するように切り換える。
マイクロプログラム制御回路１では、切り換わった汎用
レジスタ群Ｂ３からのデータを用いて、新しい処理を行
う。
レジスタ群Ｂ３からのデータを用いて、新しい処理を行
う。
また割り込み制御回路９は、マイクロプログラム制御回
路ｌでデータ処理を終えた汎用レジスタ群Ａ２のデータ
を、メモリ８の元のエリアにデータ転送し終了する。
路ｌでデータ処理を終えた汎用レジスタ群Ａ２のデータ
を、メモリ８の元のエリアにデータ転送し終了する。
以上説明したように本発明は、割り込み制御回路が汎用
レジスタ群とメモリとの間及び汎用レジスタ群とマイク
ロプログラム制御回路との間におけるデータ転送を行う
ことにより、プログラムでデータの転送を行う必要がな
くなるため、全体のデータ処理能力を上げる効果がある
。
レジスタ群とメモリとの間及び汎用レジスタ群とマイク
ロプログラム制御回路との間におけるデータ転送を行う
ことにより、プログラムでデータの転送を行う必要がな
くなるため、全体のデータ処理能力を上げる効果がある
。
第１図は、本発明の一実施例を示す回路ブロック図であ
る。 １・・・・・マイクロプログラム制御回路２．３・・・
汎用レジスタ群 ４〜７・・・セレクタ ９・・・・・割り込み制御回路 ／１４ レジフタ メモリ部 第１ 図
る。 １・・・・・マイクロプログラム制御回路２．３・・・
汎用レジスタ群 ４〜７・・・セレクタ ９・・・・・割り込み制御回路 ／１４ レジフタ メモリ部 第１ 図
Claims (1)
- （１）データを処理するマイクロプログラム制御回路と
、 データを保持する第１及び第２の汎用レジスタ群と、 割り込み要因毎のデータを格納するメモリと、マイクロ
プログラム制御回路と第１の汎用レジスタ群とを接続す
る第１のセレクタ群と、 第２の汎用レジスタ群とメモリとを接続する第２のセレ
クタ群と、 割り込み信号を受けると、第１及び第２のセレクタ群を
制御することにより、マイクロプログラム制御回路と第
１の汎用レジスタ群との間及び第２の汎用レジスタ群と
メモリとの間を接続してデータ転送を行い、データ転送
が終了して前記マイクロプログラム制御回路がデータ処
理待ち状態になると、第１及び第２のセレクタ群を制御
して接続を入れ換え、マイクロプログラム制御回路と第
２の汎用レジスタ群との間及び第１の汎用レジスタ群と
メモリとの間を接続する割り込み制御回路とを有するこ
とを特徴とするマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11027990A JPH0410031A (ja) | 1990-04-27 | 1990-04-27 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11027990A JPH0410031A (ja) | 1990-04-27 | 1990-04-27 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410031A true JPH0410031A (ja) | 1992-01-14 |
Family
ID=14531664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11027990A Pending JPH0410031A (ja) | 1990-04-27 | 1990-04-27 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410031A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001216152A (ja) * | 2000-01-28 | 2001-08-10 | Rooran:Kk | 論理集積回路及びそのｃｐｕコアのソースを記録したコンピュータ読み取り可能な記録媒体 |
| CN1073953C (zh) * | 1996-06-20 | 2001-10-31 | 泰卓拉瓦控股和金融公司 | 盖 |
-
1990
- 1990-04-27 JP JP11027990A patent/JPH0410031A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1073953C (zh) * | 1996-06-20 | 2001-10-31 | 泰卓拉瓦控股和金融公司 | 盖 |
| JP2001216152A (ja) * | 2000-01-28 | 2001-08-10 | Rooran:Kk | 論理集積回路及びそのｃｐｕコアのソースを記録したコンピュータ読み取り可能な記録媒体 |
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