JPH01283664A - 並列計算機におけるデータ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 並列計算機システムにおけるデータ転送方式に関し、 送信宛先以外のプロセッサにおける無駄な入力処理をな
くすることを目的とし、 各プロセッサに送信機構として、受信プロセッサの全て
がヘッダ受信処理を終了したか否かを示すヘッダ受信終
了指示レジスタと、受信プロセッサの全てがデータ受信
処理を終了したか否かを示すデータ受信終了指示レジス
タと、受信プロセッサの全てにデータバスの接続を指令
するバス接続指令レジスタを備えると共に受信機構とし
て、自プロセッサでヘッダ受信処理終了をセットするヘ
ッダ受信終了通知レジスタと、自プロセッサでデータ受
信処理終了をセットするデータ受信終了通知レジスタと
、データバスの接続／切断を行うデータバス接続手段を
備え、ヘッダ受信処理とデータ受信処理を分割し、ヘッ
ダ受信により送信宛先でないことを知ったプロセッサは
、データバスを切断し、データ受信処理を行わないよう
構成する。

〔産業上の利用分野〕

本発明は並列計算機システムにおけるプロセッサ間デー
タ転送方式に係り、特に送信宛先以外のプロセッサにお
ける無駄な入力処理を排除したデータ転送方式に関する
。

〔従来の技術〕

第４図に示す並列計算機システムを例にとって、従来例
によるデータ転送方式を説明する。

第４図において、３はデータバス、４はデータ転送制御
を行う制御バスであり、１は送信プロセンシングエレメ
ント　（以下ＰＥと略記する）、２は受信ＰＲである。

ＰＥの送信機構として、データ出力の処理を行う出力処
理部１４と、出力バソファ工５と、全受信ＰＥ２のデー
タ受信完了か否かを示すＤＡＣＫＩ　レジスタ１２を持
つ。

また、ＰＥの受信機構として、入力バッファ２５と、入
力されたデータを処理する入力処理部２４を持ち、自Ｐ
Ｅ２がデータ受信完了を示すＤＡＣＫＯレジスタ２２を
持っている。

全ＰＥのＤＡ（：ＫＯレジスタ１２の出力は、ワイアー
ド結線されて転送制御バス４を構成し、ＤＡ（：Ｋｌ　
レジスタ１２の入力となる。全ＰＥ２においてＤＡＣＸ
Ｏレジスタ２２が“ｌ”にセントされると、ＤＡ（’Ｋ
Ｉ　レジスタ１２に“１″がセントされる。即ち、ＤＡ
ＣＫＩレジスク１２には、全ＰＥ２のＤＡＣＫＯレジス
タ２２の論理積がセットされる。

従来のデータ転送方式によるデータ転送は次のように行
われる。

送信ＰＥＩでは、まずヘッダ情報（送信先ＰＥ情報を含
む）を送信し、続けてデータを送信する。

次いで出力処理部１４は、ＤＡＣＫＩ　レジスタ１２を
読み、全受信ＰＥ２のデータ受信完了を確認して、送信
処理を終了する。

受信ＰＥ２では、データ受信による入力バッファ２５か
らの起動を受けて、入力処理部２４がまずヘッダ情報を
読み、自ＰＥ宛か否かを判断し、自ＰＥ宛であれば、入
カバソファ２５より自ＰＥのメモリ内にある受信領域に
送信データを読み込む。自ＰＥ宛でないときは、入カバ
ソファ２５を空読みする。全送信データを読み込んだ後
、ＤＡＣＫＯレジスタ２２に“ｌ”をセットし、人力処
理部２４の処理を終了する。

〔発明が解決しようとする課題〕

上記の従来方式によっても、受信ｐｍの全てに送信する
場合は問題がない。

しかし、送信先が特定のＰＥである場合には、受信する
必要のないＰＥまでも、データ入力の処理を行うため、
受信ＰＥで本来実行していた処理を入力処理によって妨
害され、性能を低下させるという問題点がある。

本発明の解決しようとする課題は、このような従来の問
題点を解消し、受信ＰＨにおける無駄な入力処理をなく
してＰＲの稼働率を向上させたデータ転送方式を提供す
ることにある。

〔課題を解決するための手段〕

第１図は、本発明の並列計算機におけるデータ転送方式
の原理ブロック図を示す。

図において、１はデータ送信を行うプロセッサ（ＰＥ）
であり、２はそれ以外のプロセッサ（ＰＥ）である。

３はデータバスであり、４は転送制御バスである。

１１はヘッダ受信終了指示レジスタであり、受信プロセ
ッサの全てがヘッダ受信処理を終了したか否かを示す。

１２はデータ受信終了指示レジスタであり、受信プロセ
ッサの全てがデータ受信処理を終了したか否かを示す。

１３はバス接続指令レジスタであり、受信プロセッサの
全てにデータバスの接続を指令する。

２１はヘッダ受信終了通知レジスタであり、自プロセッ
サでヘッダ受信処理終了をセットする。

２２はデータ受信終了通知レジスタであり、自プロセッ
サでデータ受信処理終了をセットする。

２３はデータバス制御手段であり、データバスの接続／
切断を行う。

〔作　用〕

本発明の構成によれば、ヘッダの受信処理とデータの受
信処理を分割する。そのため、各ＰＥの受信機構として
、ヘッダ受信終了通知レジスタ２１を設け、送信機構と
してヘッダ受信終了指示レジスタ１１を設けて、各ヘッ
ダ受信終了通知レジスタ２１の出力をワイアード結線し
てヘッダ受信終了指示レジスタ１１に入力して、各ヘッ
ダ受信終了通知レジスタ２１の論理積がセットされるよ
うにする。

受信機構としてデータ受信終了通知レジスタ２２、送信
機構としてデータ受信終了指示レジスタ１２を備え、各
データ受信終了通知レジスタ２２の出力をワイアード結
線してデータ受信終了指示レジスタ１２に入力して、各
データ受信終了通知レジスタ２２の論理積がセントされ
るようにしであるのは、前述の従来例と同じである。

受信ＰＥは、ヘッダ受信により送信宛先であったＰＥは
、ヘッダ受信終了通知レジスタ２１をセントし、送信宛
先でなかったＰＥはバス制御手段２３によりバスを切断
し、ヘッダ受信終了通知レジスタ２１およびデータ受信
終了通知レジスタ２２をセットする。

送信ＰＥは、ヘッダ受信終了指示レジスタ１１によって
全ＰＥのヘッダ受信処理終了を確認した後データ送信を
行う。データの受信処理を終了したＰＥはデータ受信終
了通知レジスタ２２をセントする。送信ＰＥは、データ
受信終了指示レジスタ１２のセントによってバス接続指
令レジスタ１３をセットし、送信宛先の全ＰＥのデータ
受信処理終了を知る。バス接続指令レジスタ１３のセッ
トにより、データバスを切断していたＰＥはバス制御手
段２３によりデータバスを接続する。

送信宛先でないＰＥは、データ送信の間データバスを切
断して、受信処理により妨害されることなく、本来実行
していた処理を続けることができる。

〔実施例〕

以下第２図および第３図に示す実施例により、本発明を
さらに具体的に説明する。

第２図は、本発明の一実施例のシステム構成を示す図で
ある。

図において、１はデータ送信を行うＰＥであり、２はそ
の他のＰＥであり、データバス３により接続されて並列
計算機を構成する。

全てのＰＥは、送信機構および受信機構を備えて送受信
可能であるが、図ではデータ送信を行うＰＥＩには送信
機構のみを示し、その他のＰＥ２には受信機構のみを示
している。

送信機構としては、受信ＰＨの全てがヘッダ受信処理を
終了したか否かを示すＨＡＣＫＩレジスタ１１、受信Ｐ
Ｅの全てがデータ受信処理を終了したか否かを示すＤＡ
ＣＫレジスタ１２、受信ＰＥにデータバス接続を指令す
るバス接続指令レジスタ（ＢＣＤＲ）１３、およびデー
タ出力の処理を行う出力処理部１４と出力バッファ１５
を備える。ヘッダはデータ送信に先立ち送信する送信先
ＰＥを含む情報である。

受信機構としては、自ＰＥがヘッダ受信処理を終了した
ことを示すＨＡＣＫＯレジスタ２１、自ＰＥがデータ受
信完了を示すＤＡＣＫＯレジスタ２２、データバスの切
断／接続を制御するバス制御部２３、入力されたデータ
を処理する入力処理部２４、および入力されたデータを
一時保持する入力バッファ２５を備える。

全ＰＲのＨＡＣＫＯレジスタ２１の出力はワイアード結
線されて転送制御バス４の１本（４１）を構成し、ＨＡ
ＣＫＩレジスタ１１の入力となる。同様に、全ＰＨのＤ
ＡＣＫＯレジスタ２２の出力はワイアード結線されて転
送制御バス４の１本（４２）を構成し、ＤＡＣＫＩレジ
スタ１１の入力となる。

全ＰＥでｆｌＡｃＫｏレジスタ２１が“ｌ”にセットさ
れると、ＨＡＣＫＩレジスタ１１に“１”がセットされ
、全ＰＥのヘッダ受信処理終了を知らせる。

全ＰＥでＤＡＣＫＯレジスタ２２が“１”にセントされ
ると、ＤＡＣＫ　Ｉレジスタ１２に１１がセットされ、
全ＰＥのデータ受信終了を知らせると共に１．転送制御
バス４の１本（４３）を通じて全ＰＨのバス制御部２３
にバス接続指令信号が発生する。

第３図は、本発明の一実施例の動作を示すフローチャー
トである。

第３図（ａ）は送信ＰＨの動作を示す、以下、フローチ
ャートのステップに従って送信ＰＨの動作の流れを説明
する。

■出力処理部１４は、出カバソファ１５からヘッダを送
信する。

■出力処理部１４は、全受信ＰＥのヘッダ受信処理終了
を示すＨＡＣＫＩレジスタ１１を読み出し、これが“１
”にセットされたかを調べ、“１”にセットされればス
テップ■へ進む。

■出力処理部１４は出力バッファ１５からデータを送信
する。

■出力処理部１４は、ＤＡＣＫＩレジスタ１２を読み出
し、これが“１°にセットされたかを調べ、“１”にセ
ットされればステップ■へ進む。

■ＤＡＣＫ　Ｉレジスタ１２に１″がセントされると、
バス接続指令レジスタ（ＢＣＤＲ）１３に“１”がセン
トされ、全受信ＰＨのバス制御部２３にバス接続指令信
号を送る。

■全受信ＰＥのデータ受信完了を確認して、送信処理を
終了する。

第３図（ｂ）は受信ＰＥの動作を示す、受信ＰＥの動作
の流れは次のとおりである。

■入力処理部２４は、入力バッファ２５のヘッダ受信に
より起動され、入力バッファ２５のヘッダ情報を読み出
す。

＠入力処理部２４は、ヘッダ情報から送信宛先を判断し
、自ＰＥ宛であればステップ０へ進み、自ＰＥ宛でなけ
ればステップ［相］へ飛ぶ。

＠　ＨＡＣＫＯレジスタ２１に“１”をセントし、ヘッ
ダ受信処理を終わる。

［相］入力処理部２４は、入力バッファ２５のデータ受
信により起動され、入力バッファ２５から自ＰＥのメモ
リ内にある受信領域にデータを読み込む。

［相］全データの読み込みの後、ＤＡＣＫＯレジスタ２
２に“１”をセットしてデータ入力処理を終了する。

［相］入力処理部２４は、バス制御部２３にデータバス
切断要求を発する。

■バス制御部２３はデータバス切断要求を受けて、デー
タバスを切断する。ＨＡＣＫＯレジスタ２１に１１″を
セントし、ＤＡＣＫＯレジスタ２２に１″をセットする
。

［相］本来実行していた処理を行う。

［相］バス制御部２３は、バス接続指令レジスタ１３か
らのバス接続指令信号を受けて、データバスを接続する
。

〔発明の効果〕

以上説明のように本発明によれば、ヘッダ受信処理とデ
ータ受信処理を分割し、受信する必要のないＰＥではバ
スを切断することによって、受信ＰＥにおける無駄な入
力処理をなくすることができ、データ処理の高速化に寄
与する効果はきわめて大である。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例のシステム構成を示す図、 第３図は本発明の一実施例の動作を示すフローチャート
、 第４図は従来方式によるシステム構成例を示す図である
。 図面において、 １は送信プロセッサ（Ｐ　Ｅ）、 ２は受信プロセッサ（ＰＥ）、 ３は共通バス（データバス）、４は転送制御バス、１１
はヘッダ受信終了指示レジスタ（ＨＡＣＫＩレジスタ）
、１２はデータ受信終了指示レジスタ（ＤＡＣＫＩレジ
スタ）、１３はバス接続指令レジスタ（ＢＣＤＲ）、１
４は出力処理部、　　　　　１５は出カバソファ、２１
はヘッダ受信終了通知レジスタ（ｌ（ＡＣＫ吹レジスタ
）、 ２２はデータ受信終了通知レジスタ（ＤＡＣＫＯＰレジ
スタ）、 ２３はバス制御部（手段）、　２４は入力処理部、２５
は入カバソファ、 ４１はヘッダ受信終了信号線、 ４２はデータ受信終了信号線、 ４３はバス接続指令信号線、 をそれぞれ示す。 本発明の原理プロ７り図 Ｎ１図 送信ＰＥの動作　　　　　　　　　　　　　　受信ＰＥ
の動作（ａ）　　　　　　　　　　　　　　　　　　　
（ｂ）本発明の一実施例の動作を示すフローチャート第
　　３　　図

Claims (1)

1. 【特許請求の範囲】 共通バスにより接続された複数のプロセッサ（１）から
   なる並列計算機システムにおいて、 各プロセッサ（１）に、送信機構として、 受信プロセッサの全てがヘッダ受信処理を終了したか否
   かを示すヘッダ受信終了指示レジスタ（１１）と、 受信プロセッサの全てがデータ受信処理を終了したか否
   かを示すデータ受信終了指示レジスタ（１２）と、 受信プロセッサの全てにデータバスの接続を指令するバ
   ス接続指令レジスタ（１３）を備えると共に、受信機構
   として、 自プロセッサでヘッダ受信処理終了をセットするヘッダ
   受信終了通知レジスタ（２１）と自プロセッサでデータ
   受信処理終了をセットするデータ受信終了通知レジスタ
   （２２）と、データバスの接続／切断を行うデータバス
   接続手段（２３）を備え、 ヘッダ受信処理とデータ受信処理を分割し、ヘッダ受信
   により送信宛先でないことを知ったプロセッサは、デー
   タバスを切断し、データ受信処理を行わないよう構成し
   たことを特徴とする並列計算機におけるデータ転送方式
   。