JP2001216152A - 論理集積回路及びそのｃｐｕコアのソースを記録したコンピュータ読み取り可能な記録媒体 - Google Patents

論理集積回路及びそのｃｐｕコアのソースを記録したコンピュータ読み取り可能な記録媒体

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JP2001216152A
JP2001216152A JP2000024826A JP2000024826A JP2001216152A JP 2001216152 A JP2001216152 A JP 2001216152A JP 2000024826 A JP2000024826 A JP 2000024826A JP 2000024826 A JP2000024826 A JP 2000024826A JP 2001216152 A JP2001216152 A JP 2001216152A
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建二 茂木
Ryohei Tanaka
良平 田中
Toshimitsu Nakao
俊充 中尾
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ROORAN KK
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Abstract

(57)【要約】 【課題】 ＦＰＧＡ等の論理集積回路上において、簡易
で高パーフォーマンスのＣＰＵコアを構築することがで
きるようにして、解析ロジックの省スペース化を図ると
共に、ロジック更新の度にハードウェア回路を組み替え
る必要をなくす。 【解決手段】 制御部が、命令を読み込み、この命令に
含まれるマイクロコードを構成する各ビットのオン／オ
フ情報を、制御線Ｌ１〜Ｌ５を介して各ビットに割り当
てられたレジスタ２５，２８，２９やデータ・メモリ８
に直接伝達して、これらを制御するようにしたので、制
御部の行う処理を簡略化することができる。これによ
り、制御部を簡易な構成とすることができるので、ＦＰ
ＧＡ等の論理集積回路上に簡易なＣＰＵコアを構築する
ことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＦＡ機器、通信機
器、家電製品等に組み込まれるフィールド・プログラマ
ブル・ゲート・アレイ（以下、ＦＰＧＡと略す）、プロ
グラマブル・ロジック・デバイス（以下、ＰＬＤと略
す）等の再プログラミング可能な論理集積回路に係わ
り、特に、論理集積回路上にＣＰＵコアを構築する技術
に関する。
【０００２】
【従来の技術】従来のＦＰＧＡ、ＰＬＤ等のユーザが手
元で機能を完成させる方式の論理集積回路では、複雑な
解析ロジックを構築する場合に、解析ロジックを直接ハ
ードウェア記述言語で記述して、そのロジックに該当す
るハードウェア回路を作成する方法が採用されていた。
これに対して、ＡＳＩＣ（Application Specific IC)の
分野では、ＣＰＵコアを有するシステムＬＳＩの構成を
採るものが多く、複雑な解析処理については、ＣＰＵコ
ア内部のプログラムで処理する方式が採用されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の解析ロジックに相当するハードウェア回路
を作成する方式のＦＰＧＡ又はＰＬＤでは、複雑な解析
ロジックを構築する場合に、回路の規模が大きくなり、
また、プロトコル等の更新の頻繁なロジックの回路を構
築する場合には、ロジックを更新する度にハードウェア
回路を組み替える必要が生じる。また、上記のような従
来のＡＳＩＣに用いられているＣＰＵコアをＦＰＧＡ又
はＰＬＤに直接組み込んだ場合には、ゲートの使用率が
大きくなり、また、ＦＰＧＡ又はＰＬＤ上におけるＣＰ
Ｕコアの占有面積が大きくなる。さらにまた、従来のＡ
ＳＩＣに用いられているＣＰＵコアは、ＦＰＧＡ又はＰ
ＬＤ上の回路における内部配線遅延特性を考慮して作成
されていないため、ＦＰＧＡ又はＰＬＤ上に組み込まれ
た場合に、パーフォーマンスが低下して、動作スピード
が低速となるという問題があった。また、従来のＣＰＵ
コアには、３段パイプライン構成上で内部のプログラム
やデータの格納用のメモリを完全同期式メモリとした場
合に、メモリからレジスタへのロード命令と、同じレジ
スタからメモリへのストア命令を連続して実行すると、
メモリからレジスタへのデータの読み出しが、レジスタ
からメモリへのデータの書き込みに間に合わず、パイプ
ライン・ストールが生じるので、処理が低速になるとい
う問題があった。
【０００４】本発明は、上述した問題点を解決するため
になされたものであり、ＦＰＧＡやＰＬＤ等の論理集積
回路上に簡易で高パーフォーマンスのＣＰＵコアを構築
することができるようにして、論理集積回路上における
解析ロジックの省スペース化を図ることが可能で、ロジ
ックを更新する度にハードウェア回路を組み替える必要
のないＦＰＧＡ又はＰＬＤ及びそのＣＰＵコアのソース
を記録したコンピュータ読み取り可能な記録媒体を提供
することを目的とする。また、３段パイプライン構成上
で完全同期式メモリを採用した場合でも、パイプライン
・ストールが生じないようにして、ＣＰＵコアの処理の
高速化を図ることが可能な論理集積回路及びそのＣＰＵ
コアのソースを記録したコンピュータ読み取り可能な記
録媒体を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に本発明は、ＣＰＵコアを有するフィールド・プログラ
マブル・ゲート・アレイ等の論理集積回路において、Ｃ
ＰＵコアは、レジスタ、メモリ、及びこれらの制御部を
備え、ＣＰＵコアは、マイクロコードを含む命令を保有
し、制御部は、レジスタやメモリに対するイネーブル信
号出力用の制御線を有し、命令を読み込み、この命令に
含まれるマイクロコードを構成する各ビットのオン／オ
フ情報を制御線を介して各ビットに割り当てられたレジ
スタやメモリに伝達して、これらレジスタやメモリの状
態を制御するようにしたものである。
【０００６】上記構成においては、制御部が、命令をデ
コードしてレジスタやメモリに対する制御信号を生成す
ることなく、命令中のマイクロコードを構成する各ビッ
トのオン／オフ情報を直接用いて、各ビットに対応した
レジスタやメモリの状態を制御するので、制御部の行う
処理を簡略化することができる。これにより、制御部を
簡易な構成とすることができる。
【０００７】また、ＣＰＵコアは、メモリに対するアク
セスの際のアドレスポインタ用のレジスタを有し、制御
部は、アドレスポインタ用レジスタへのインクリメント
又はデクリメント指示用の制御線を有し、命令を読み込
み、この命令に含まれるマイクロコード中のアドレスポ
インタ用レジスタのインクリメント又はデクリメント指
示用のビットのオン／オフ情報を、指示用制御線を介し
てアドレスポインタ用レジスタへ伝達し、アドレスポイ
ンタ用レジスタは、制御部から指示用制御線を介してイ
ンクリメント又はデクリメント指示用のビットのオン情
報を受け取った場合に、保持しているアドレスの値をカ
ウント・アップ又はカウント・ダウンさせることが望ま
しい。このアドレスポインタ用レジスタを繰り返し利用
しながらメモリに対するアクセスを行うことにより、メ
モリ上の連続したアドレス空間のデータ処理を効率的に
行うことができる。
【０００８】また、請求項３の発明は、ＣＰＵコアを有
するフィールド・プログラマブル・ゲート・アレイ等の
論理集積回路において、ＣＰＵコアは、プログラム格納
用メモリ、データ格納用メモリ、及びこれらのメモリと
ＣＰＵコア全体との制御を行う制御部を備え、プログラ
ム格納用メモリ及びデータ格納用メモリは、完全同期式
メモリであり、制御部は、３段パイプライン構成での並
列処理を行い、通常のクロックよりも高速のクロックを
使用して、プログラム格納用メモリ及びデータ格納用メ
モリからのデータを読み込むものである。
【０００９】この構成においては、制御部は、通常のク
ロックよりも高速のクロックを使用して、完全同期式メ
モリであるプログラム格納用メモリ及びデータ格納用メ
モリからのデータを読み込むので、通常のクロックを使
用してこれらのデータを読み込んだ場合と比べて、これ
らのメモリに格納された命令やデータの読み込みのタイ
ミングを早めることができる。これにより、例えば、デ
ータ格納用メモリからレジスタへのデータの読み出し命
令と、同じレジスタからデータ格納用メモリへのデータ
の書き込み命令が連続して実行された場合でも、データ
格納用メモリからレジスタへのデータの読み出しが、後
続するレジスタからデータ格納用メモリへのデータの書
き込みに間に合い、従って、３段パイプライン構成上で
完全同期式メモリを採用しているにも拘わらず、パイプ
ライン・ストールが生じないようにすることができる。
【００１０】また、ＣＰＵコアは、汎用レジスタをさら
に備えると共に、メモリデータ入出力用のマルチプレク
サを介することなく、汎用レジスタへのデータ入出用の
マルチプレクサのみを介して汎用レジスタとメモリとを
接続するデータ伝送経路を持ち、このデータ伝送経路を
使用してメモリからのデータを汎用レジスタに入力する
ことが望ましい。これにより、汎用レジスタが、メモリ
データ入出力用のマルチプレクサを介することなく、汎
用レジスタ用のマルチプレクサのみを介してメモリから
のデータを入力することができるので、メモリから汎用
レジスタへのデータの読み込み処理の高速化を図ること
ができる。
【００１１】また、ＣＰＵコアは、汎用レジスタをさら
に備えると共に、ＡＬＵを介することなく、メモリデー
タ入出力用のマルチプレクサのみを介して汎用レジスタ
とメモリとを接続するデータ伝送経路を持ち、このデー
タ伝送経路を使用してメモリへのデータを出力すること
が望ましい。これにより、汎用レジスタが、ＡＬＵを介
することなく、メモリデータ入出力用のマルチプレクサ
のみを介してメモリへのデータを出力することができる
ので、汎用レジスタからメモリへのデータの書き込み処
理の高速化を図ることができる。
【００１２】また、ＣＰＵコアは、データの入力部と出
力部が独立してアクセス可能なメモリであるＦＩＦＯか
らのデータ入力用のインタフェースが組み込まれたマル
チプレクサを有し、このマルチプレクサを介してＦＩＦ
Ｏからのデータを読み込むための命令を持つことが望ま
しい。これにより、このマルチプレクサにＦＩＦＯを接
続して、ＦＩＦＯからのデータの読み込み命令を発する
ことで、ＦＩＦＯのデータを容易にＣＰＵコア内に読み
込むことができる。
【００１３】また、請求項７の発明は、ＣＰＵコアにつ
いてのソースを記録したコンピュータ読み取り可能な記
録媒体であって、そのソースを、請求項１乃至請求項６
のいずれかに記載のフィールド・プログラマブル・ゲー
ト・アレイ等の論理集積回路上のＣＰＵコアについての
ハードウェア記述言語レベルのソースとしたものであ
る。この構成においては、コンピュータにソースを読み
取らせることにより、上記と同様な作用を得ることがで
きる。
【００１４】
【発明の実施の形態】以下、本発明の一実施形態による
論理集積回路であるフィールド・プログラマブル・ゲー
ト・アレイ（以下、ＦＰＧＡという）について図面を参
照して説明する。図１に本実施形態によるＦＰＧＡのＣ
ＰＵコア周辺の構成を示す。ＦＰＧＡ１は、簡易なＲＩ
ＳＣプロセッサであるＣＰＵコア２、再利用可能なマク
ロセルやメガセル等のＩＰ（Intellectual Property ）
３、マスタ・クロック４、及びＣＰＵコア２の実機テス
トを行う際にデータや制御信号の流れをコントロールす
るＡＳＨ（Adaptive Scan Handler:適用型走査処理部)
３６より構成される。ＣＰＵコア２は、ＦＰＧＡ１上の
解析ロジックの規模を小さくするために組み込まれたＩ
Ｐの一種である。このＣＰＵコア２は、命令の内容をデ
コードしてＣＰＵコア２全体の制御を行うマイクロ・コ
ントローラ５、種々のレジスタやマルチプレクサから成
るデータパス６、ＣＰＵコア２の処理を記述したプログ
ラムを格納するプログラム・メモリ７、ＣＰＵコア２が
使用するデータを記憶するデータ・メモリ８、マイクロ
コード（レジスタ等の制御用のビット情報からなるコー
ド）に基づいてレジスタ等を制御するマイクロコード・
コントローラ９を含む。また、ＣＰＵコア２は、ＡＳＨ
３６からの制御信号に基づいてＣＰＵコア２内部のレジ
スタ等に対するデータの入出力等を行うためのスキャン
・パス１０を備えている。さらに、ＣＰＵコア２は、Ｆ
ＰＧＡ１の内部又は外部で発生する割り込み信号を検出
してマイクロ・コントローラ５へ通知する割り込みコン
トローラ１１、ＲＳ−２３２ＣインタフェースによりＦ
ＰＧＡ１内部の通信を行うためのＲＳ−２３２Ｃモジュ
ール１２、ＣＰＵコア２の内部タイマであるタイマ１
３、マスタ・クロック４に基づいてデータパス６内のレ
ジスタ等に対するクロックを生成するクロック・ジェネ
レータ１４を備えている。
【００１５】上記マイクロコード・コントローラ９は、
プログラム・メモリ７に格納された命令中のマイクロコ
ードと第１オペコード（図９参照）を読み取り、マイク
ロ・コントローラ５は、上記プログラム・メモリ７に格
納された命令中のマイクロコード以外の部分を読み取
る。そして、これらマイクロ・コントローラ５とマイク
ロコード・コントローラ９の各々は、それぞれの読み取
った情報に基づいてデータパス６内の各種レジスタやマ
ルチプレクサの制御を行う。つまり、マイクロ・コント
ローラ５とマイクロコード・コントローラ９よりデータ
パス全体の制御部２０が構成される。
【００１６】次に、上記データパス６の構成について説
明する。上記データパス６は、算術論理演算器（Arithm
etic Logic Unit:以下、ＡＬＵと略す）、プログラム・
カウンタ（Program Counter:以下、ＰＣと略す）２２、
フェッチ（Fetch)用の命令レジスタであるＩＲＦ（Inst
ruction Register for Fetch) ２３、イグゼキュート
（Execute)用の命令レジスタであるＩＲＥ（Instructio
n Register for Execute) ２４、データ・メモリ８等の
アドレスを示すために用いられるアドレスポインタ用レ
ジスタであるＸ−ＲＥＧ（X Register）２５、Ｙ−ＲＥ
Ｇ（Y Register）２６、スタックポインタ（Stack Poin
ter:以下、ＳＰと略す )２７、汎用レジスタであるＡ−
ＲＥＧ（A Register）２８、Ｂ−ＲＥＧ（B Register）
２９、プログラム・メモリ７のアドレス用のマルチプレ
クサであるＰ−ＭＵＸ（Program Counter Multiplexer)
３０、データ・メモリ８のアドレス用のマルチプレクサ
であるＳＡ−ＭＵＸ（Sram Address Multiplexer) ３
１、データ・メモリ８に対するデータ入出力用のマルチ
プレクサであるＤＡＴＡ−ＭＵＸ（Data Multiplexer)
３２、汎用レジスタに対するデータ入出力用のマルチプ
レクサであるＲＥＧ−ＭＵＸ（Register Multiplexer)
３３、ユーザがＣＰＵコア２の外部に作成したＦＩＦＯ
（First-In First-out）１８に対するデータ入出力用の
マルチプレクサであるＦ−ＭＵＸ（Fifo Multiplexer)
３４、ＩＰ３に対するデータ入出力用のマルチプレクサ
であるＩＰ−ＭＵＸ（IP Multiplexer) ３５より構成さ
れる。
【００１７】上記のＣＰＵコア２には、ＦＰＧＡ１に特
化した配線経路の工夫がなされている。何故なら、一般
にＡＳＩＣやゲートアレイ（Gate Array) と比較して、
ＦＰＧＡやＰＬＤ（Programmable Logic Device)の場合
は、内部配線遅延特性がシステムのパーフォーマンスに
大きな影響を与えるため、ＦＰＧＡ１上にＣＰＵコア２
を構築する場合には、この点を考慮する必要があるから
である。以下に、ＣＰＵコア２上の汎用レジスタやデー
タ・メモリ８周辺の配線経路の工夫について説明する。
【００１８】先ず、図２を参照して、データ・メモリ８
から汎用レジスタであるＡ−ＲＥＧ２８にデータをロー
ドする際の配線経路に関する工夫について説明する。デ
ータ・メモリ８からＡ−ＲＥＧ２８にデータをロードす
る際の配線経路（配線Ｐ１，Ｐ２より構成される配線経
路）は、データ・メモリ８を汎用レジスタ用のマルチプ
レクサであるＲＥＧ−ＭＵＸ３３のみを介してＡ−ＲＥ
Ｇ２８と結ぶものである。従来のＡＳＩＣ等のＣＰＵコ
アの場合、通常、データ・メモリから汎用レジスタ（Ａ
−ＲＥＧ２８に相当）にデータをロードする際の配線経
路は、データ・メモリのデータ入出力用のマルチプレク
サ（ＤＡＴＡ−ＭＵＸ３２に相当）と汎用レジスタ用の
マルチプレクサ（ＲＥＧ−ＭＵＸ３３に相当）を介して
データ・メモリを汎用レジスタと結ぶものであった。し
かし、ＦＰＧＡ１上でＣＰＵコア２を構築する場合、デ
ータ・メモリ８からの出力データが、データ・メモリ８
用のマルチプレクサであるＤＡＴＡ−ＭＵＸ３２と汎用
レジスタ用のマルチプレクサであるＲＥＧ−ＭＵＸ３３
の２つのマルチプレクサを通過すると、配線遅延の時間
が長くなる。従って、高速な処理を行う場合に、データ
・メモリ８からのデータをＡ−ＲＥＧ２８に読み込むタ
イミング（マイクロコード・コントローラ９からＡ−Ｒ
ＥＧ２８のＬＤ端子へ出力されるイネーブル信号と、ク
ロック・ジェネレータ１４からＡ−ＲＥＧ２８へ送られ
るクロック信号により決定されるタイミング）に、デー
タ・メモリ８からＡ−ＲＥＧ２８のＤＩＮ端子へのデー
タの出力が間に合わない。このため、上記のように、デ
ータ・メモリ８を、データ・メモリ用のマルチプレクサ
であるＤＡＴＡ−ＭＵＸ３２を介することなく、汎用レ
ジスタ用のマルチプレクサであるＲＥＧ−ＭＵＸ３３の
みを介してＡ−ＲＥＧ２８と結ぶ配線経路を設けて、こ
の配線経路を通してデータ・メモリ８からのデータをＡ
−ＲＥＧ２８に読み込むことにより、配線遅延の時間を
短縮した。これにより、高速な処理を行う場合でも、デ
ータ・メモリ８からのデータをＡ−ＲＥＧ２８に読み込
むタイミングに、データ・メモリ８からＡ−ＲＥＧ２８
のＤＩＮ端子へのデータの出力が間に合うので、データ
・メモリ８からＡ−ＲＥＧ２８へのデータの読み込み処
理（ロード処理）の高速化を図ることができる。上記の
説明では、汎用レジスタとしてＡ−ＲＥＧ２８を用いた
場合について説明したが、汎用レジスタとしてＢ−ＲＥ
Ｇ２９を用いた場合も同様である。
【００１９】次に、図３を参照して、汎用レジスタであ
るＡ−ＲＥＧ２８からデータ・メモリ８にデータをスト
アする際の配線経路に関する工夫について説明する。Ａ
−ＲＥＧ２８からデータ・メモリ８にデータをストアす
る際の配線経路（配線Ｐ３，Ｐ４より構成される配線経
路）は、Ａ−ＲＥＧ２８をデータ・メモリ用のマルチプ
レクサであるＤＡＴＡ−ＭＵＸ３２のみを介してデータ
・メモリ８と結ぶものである。従来のＡＳＩＣ等のＣＰ
Ｕコアの場合、通常、汎用レジスタ（Ａ−ＲＥＧ２８に
相当）からデータ・メモリにデータをストアする際の配
線経路は、汎用レジスタをＡＬＵとデータ・メモリ用の
マルチプレクサ（ＤＡＴＡ−ＭＵＸ３２に相当）とを介
してデータ・メモリと結ぶものであった。しかし、ＦＰ
ＧＡ１上でＣＰＵコア２を構築する場合、汎用レジスタ
（Ａ−ＲＥＧ２８）からの出力データが、ＡＬＵ２１を
通過すると、配線遅延の時間が長くなる。従って、高速
な処理を行う場合に、データ・メモリ８の書き込みタイ
ミング（マイクロコード・コントローラ９からデータ・
メモリ８のＷＲ端子へ出力されるＷＥ（Write Enable)
信号と、クロック・ジェネレータ１４からデータ・メモ
リ８へ送られるクロック信号とにより決定されるタイミ
ング）に、Ａ−ＲＥＧ２８からデータ・メモリ８のＤＩ
Ｎ端子へのデータの出力が間に合わない。このため、上
記のように、Ａ−ＲＥＧ２８をＡＬＵ２１を介すること
なく、ＤＡＴＡ−ＭＵＸ３２のみを介してデータ・メモ
リ８と結ぶ配線経路を設けて、この配線経路を通してＡ
−ＲＥＧ２８からのデータをデータ・メモリ８に書き込
むことにより、配線遅延の時間を短縮した。これによ
り、高速な処理を行う場合でも、Ａ−ＲＥＧ２８からデ
ータ・メモリ８のＤＩＮ端子へのデータの出力が、デー
タ・メモリ８の書き込みタイミングに間に合うので、Ａ
−ＲＥＧ２８からデータ・メモリ８へのデータの書き込
み処理（ストア処理）の高速化を図ることができる。上
記の説明では、汎用レジスタとしてＡ−ＲＥＧ２８を用
いた場合について説明したが、汎用レジスタとしてＢ−
ＲＥＧ２９を用いた場合も同様である。
【００２０】ＣＰＵコア２は、ＦＩＦＯからのデータ入
力命令やポストインクリメント命令等のデータ転送に便
利な命令を実現できる機構を採用している。先ず、図４
を参照して、ＦＩＦＯからのデータ入力命令を実現する
ための機構について説明する。上述したように、ＣＰＵ
コア２は、外部のＦＩＦＯ１８に対するデータ入力用の
マルチプレクサであるＦ−ＭＵＸ３４を有している。こ
のＦ−ＭＵＸ３４には、ＦＩＦＯインタフェースが組み
込まれている。また、ＣＰＵコア２は、ＦＩＦＯ１８に
対して読み込み用の制御信号を発することができる。Ｃ
ＰＵコア２は、ＦＩＦＯ命令の実行時に、ＦＩＦＯ１８
に対して読み込み用の制御信号を発し、Ｆ−ＭＵＸ３４
に組み込まれたＦＩＦＯインタフェースを用いて、ＦＩ
ＦＯ１８からのデータを汎用レジスタであるＡ−ＲＥＧ
２８，Ｂ−ＲＥＧ２９に読み込む。Ｆ−ＭＵＸ３４の入
力ポート０〜３は、ＦＩＦＯ１８からのデータの読み込
み以外にも、外部信号の入力や外部レジスタ４１等から
の固定値の入力にも用いることができる。従って、ＣＰ
Ｕコア２は、ＦＩＦＯ命令を実行することで、外部信号
のモニタ等も行うことができる。
【００２１】次に、図５を参照して、ポストインクリメ
ント命令を実現するための機構について説明する。上述
したように、ＣＰＵコア２は、データ・メモリ８等のア
ドレスを示すために用いられるアドレスポインタ用レジ
スタであるＸ−ＲＥＧ２５を有している。このＸ−ＲＥ
Ｇ２５には、マイクロコード・コントローラ９からのイ
ンクリメント指示の受信用の制御線Ｌ５が接続されてい
る。また、Ｘ−ＲＥＧ２５は、この制御線Ｌ５を介して
インクリメント指示の信号が入力された場合に、内部で
保持しているアドレスの値をカウント・アップさせる回
路を有している。マイクロコード・コントローラ９は、
プログラム・メモリ７中のポストインクリメント命令を
読み込むと、この命令中のマイクロコードのインクリメ
ント指示用のビットのオン情報（インクリメント指示信
号）を、制御線Ｌ５を介してＸ−ＲＥＧ２５へ伝達す
る。Ｘ−ＲＥＧ２５は、このインクリメント指示用のビ
ットのオン情報を受け取ると、内部で保持しているアド
レスの値に１を加算する。このＸ−ＲＥＧ２５内部のア
ドレスの値は、データ・メモリ８のアドレス入力用のマ
ルチプレクサであるＳＡ−ＭＵＸ３１を介してデータ・
メモリ８のアドレス入力用の端子であるＡＤＲ端子に出
力される。従って、ポストインクリメント命令を繰り返
して用いることで、データ・メモリ８のアドレスに対応
したＸ−ＲＥＧ２５の値を順次カウント・アップさせて
いくことができる。これにより、データ・メモリ８上の
連続したアドレス空間のデータを効率的に処理すること
ができる。
【００２２】次に、図６乃至図８を参照して、ＣＰＵコ
ア２に採用されている３段パイプライン構成上で完全同
期式メモリにアクセスする場合の処理の高速化を図るた
めの工夫について説明する。前述した図１に示すよう
に、ＣＰＵコア２は、プログラム格納用のプログラム・
メモリ７とデータ記憶用のデータ・メモリ８とを別個に
持つ。これらのメモリ７，８は、共に完全同期式メモリ
である。何故なら、非同期式メモリの場合は、回路の大
規模化・高速化に伴って、信号遅延の問題が大きくな
る。すなわち、メモリの回路構成によって、メモリにア
ドレスを指定してからメモリからのデータが出力される
までの時間に差がある。従って、プログラム・メモリ７
とデータ・メモリ８は、両方とも完全同期式メモリであ
ることが望ましい。しかし、３段パイプライン構成上で
これらのメモリ７，８を完全同期式メモリとすると、シ
ングルクロックでこれらのメモリにアクセスした場合
に、以下の問題が生じる。例えば、図６に示されるよう
に、データ・メモリ８上のＡＤＲ１のアドレスのデータ
を図１のＡ−ＲＥＧ２８にロードする命令（ＬＤＡ命
令）と、このロード命令で読み出したＡ−ＲＥＧ２８の
データをデータ・メモリ８上のＡＤＲ２のアドレスにス
トアする命令（ＳＴＡ命令）とを連続して実行した場合
には、プログラム・メモリ７からのデータの読み込み
と、データ・メモリ８からのデータの読み込みとは、ク
ロックの立ち下がり時にしか行えないため、ロード命令
によるＡ−ＲＥＧ２８の更新が、ストア命令によりＡ−
ＲＥＧ２８のデータをデータ・メモリ８に書き込むタイ
ミングに間に合わない。すなわち、図１の制御部２０
は、ＳＴＡ命令のコマンド解読のタイミングで、データ
・メモリ８へのデータ書き込み許可信号であるＷＥ（Wr
ite Enable) 信号を出力し、このＷＥ信号の出力中にク
ロックが立ち上がるタイミング（図中の矢印ｔ８で示さ
れるタイミング）で、Ａ−ＲＥＧ２８のデータをデータ
・メモリ８に書き込むが、この時点では、Ａ−ＲＥＧ２
８の内容はデータ・メモリ８上のＡＤＲ１のアドレスの
データに更新されていない。従って、ストア命令の実行
により、データ・メモリ８のＡＤＲ２のアドレスには、
ロード命令実行前のＡ−ＲＥＧ２８のデータが書き込ま
れてしまう。
【００２３】上記の問題をシングルクロックのままで解
決するためには、図７に示されるように、上記のロード
命令（ＬＤＡ命令）とストア命令（ＳＴＡ命令）との間
にＮＯＰ（No Operation) を挿入すれば、ロード命令に
よる図１のＡ−ＲＥＧ２８の更新が、ストア命令により
Ａ−ＲＥＧ２８のデータをデータ・メモリ８に書き込む
タイミング（図中の矢印ｔ１０で示されるタイミング）
に間に合う。しかし、このようにＮＯＰを挿入すると、
ＣＰＵコア２の処理が低速になる。
【００２４】そこで、本実施形態によるＣＰＵコア２の
制御部２０は、通常のクロックに加えて、４倍クロック
を使用して、プログラム・メモリ７とデータ・メモリ８
とに対するアクセスを行う。すなわち、図８に示される
ように、プログラム・メモリ７及びデータ・メモリ８か
らのデータの読み込みには４倍クロックを使用し、Ａ−
ＲＥＧ２８やデータ・メモリ８へのデータの書き込みに
はシングルクロックを使用する。また、データ・メモリ
８上のアドレスの計算処理をコマンド解読処理から２分
の１クロック遅らせる方式を採用している。これによ
り、ＮＯＰを挿入しなくても、ロード命令によるＡ−Ｒ
ＥＧ２８の更新が、ストア命令によりＡ−ＲＥＧ２８の
データをデータ・メモリ８に書き込むタイミング（図中
の矢印ｔ７で示されるタイミング）に間に合うようにな
り、従って、ＣＰＵコア２の処理の高速化を図ることが
できる。
【００２５】次に、図９を参照して、このＣＰＵコア２
に採用されているマイクロ・コントローラ５を簡易な構
成とするための工夫について説明する。このＣＰＵコア
２で用いられる命令５１は、マイクロコード５２、第１
オペコード５３、第２オペコード５４、及びアドレス／
即値データ５５より構成される。この命令５１の全体の
レングスは３２ビットであり、その先頭８ビットがマイ
クロコード５２に割り当てられている。このマイクロコ
ード５２の各ビットのうちの先頭５ビット６１〜６５
は、データパス６中のレジスタやデータ・メモリ８の制
御に用いられる制御ビットＣである。マイクロコード５
２中の各ビット６１〜６４は、それぞれＡ−ＲＥＧ２
８，データ・メモリ８，Ｂ−ＲＥＧ２９，Ｘ−ＲＥＧ２
５に対応した書き込み制御用のビットであり、また、制
御ビット６５は、Ｘ−ＲＥＧ２５に対するインクリメン
ト指示用のビットである。図１で前述したマイクロコー
ド・コントローラ９は、Ａ−ＲＥＧ２８，Ｂ−ＲＥＧ２
９，Ｘ−ＲＥＧ２５のＬＤ端子、及びデータ・メモリ８
のＷＲ端子との間にイネーブル信号出力用の制御線Ｌ１
〜Ｌ４を有しており、また、Ｘ−ＲＥＧ２５のＩＮＣ端
子との間にインクリメント指示信号出力用の制御線Ｌ５
を有している。マイクロコード・コントローラ９は、命
令５１中のマイクロコード５２の読み込み時に、マイク
ロコード５２中の各制御ビット６１〜６４が１（オン）
であれば、各制御線Ｌ１〜Ｌ４を介して各制御ビット６
１〜６４のそれぞれに対応したレジスタ２５，２８，２
９及びデータ・メモリ８に書き込み許可用のイネーブル
信号を送出するが、各制御ビット６１〜６４が０（オ
フ）の場合には、イネーブル信号を送出しない。また、
マイクロコード・コントローラ９は、マイクロコード５
２中の制御ビット６５が１（オン）であれば、制御線Ｌ
５を介してＸ−ＲＥＧ２５にインクリメント指示信号を
出力するが、制御ビット６５が０（オフ）の場合には、
イネーブル信号を送出しない。これにより、マイクロコ
ード５２中の各制御ビット６１〜６５のオン／オフ情報
をそのまま用いて、レジスタ２５，２８，２９及びデー
タ・メモリ８を制御することができるので、従来、マイ
クロ・コントローラが、命令の内容を解読した上で行っ
ていた各種レジスタやメモリに対する制御の一部を、命
令の内容を解読することなく、容易に行うことができ
る。従って、マイクロ・コントローラ５が行う制御処理
から主要なレジスタやメモリに対する制御処理を除去す
ることができるので、マイクロ・コントローラ５の構成
を簡易にして、図１の制御部２０全体の構成の簡易化を
図ることができる。
【００２６】上記のＣＰＵコア２は、従来のＡＳＩＣ等
に組み込まれたシステムＬＳＩ上のＣＰＵコアとは異な
り、システムＬＳＩを構成するＩＰの仕様に応じて、Ｃ
ＰＵコア２のアーキテクチャをカスタマイズすることが
でき、また、変更した内容に応じてＣＰＵコア２のテス
トを行うことができる。このＣＰＵコア２のカスタマイ
ズ及びテストは、パソコンを用いて行う。すなわち、Ｃ
ＰＵコア２のカスタマイズに先立って、図１１に示され
るＣＤ−ＲＯＭ７３（請求項でいうコンピュータ読み取
り可能な記録媒体）からパソコン７１に、ＣＰＵコア２
のソースと、ＣＰＵコア２のカスタマイズ及びテストを
行うためのツールをインストールしておき、このツール
を用いてＣＰＵコア２のカスタマイズ及びテストを行
う。
【００２７】図１０に上記のＣＰＵコア２のカスタマイ
ズ処理とカスタマイズ後のＣＰＵコア２の検証処理の流
れを示す。ユーザは、ターゲットとなるＩＰ３に応じ
て、ＣＰＵコア２の命令の追加、変更、削除の仕様を決
定し（＃１）、この仕様に応じて、図１２に示されるカ
スタマイズ画面８１からＣＰＵコア２のアーキテクチャ
の定義を行う（＃２）。具体的には、カスタマイズ画面
８１上のレジスタ定義用ウィンド８２からＣＰＵコア２
内の各種レジスタの追加、変更、削除を行い、また、命
令定義用ウィンド８３から簡易言語を用いてＣＰＵコア
２内の各種命令の追加、変更、削除を行う。そして、プ
ログラム・メモリ７に格納するプログラムを作成して
（＃３）、パソコン７１上でこのプログラムのシミュレ
ーション（オフライン・デバッグ）を行い（＃４）、こ
のシミュレーションによる検証結果がＯＫでなければ
（＃５でＮＯ）、検証結果がＯＫになるまで（＃５でＹ
ＥＳ）、プログラムの修正（＃６）とシミュレーション
（＃４）を繰り返す。そして、検証結果がＯＫになると
（＃５でＹＥＳ）、＃２で定義したＣＰＵコア２の内容
に応じたＣＰＵコア２のＶＨＤＬ(VHSIC Hardware Desc
ription Language）レベルのソースの生成（＃７）と、
ターゲットとなるＩＰ３のＶＨＤＬレベルのソースの生
成（＃８）を行った後、これらのソースの論理合成を行
い（＃９）、その論理合成結果をＦＰＧＡ１にダウン・
ロードする（＃１０）。そして、論理合成結果をダウン
・ロードした後のＦＰＧＡ１とパソコン７１とを接続し
て、ＦＰＧＡ１上のＣＰＵコア２についての実機テスト
（オンライン・デバッグ）を行う（＃１１）。
【００２８】次に、図１１を参照して、上記の論理合成
結果のダウン・ロード及びダウン・ロード後のＣＰＵコ
ア２の実機テストについて説明する。パソコン７１は、
インタフェース装置（ＡＳＡＰ：Adaptive Scan Agent
Pod ）７２を介してＦＰＧＡ１と接続される。このＡＳ
ＡＰ７２は、ＴＡＰ（Test Access Port）と呼ばれるバ
ウンダリ・スキャン・テスト用の専用端子を備えてお
り、パソコン７１は、この専用端子を介してＦＰＧＡ１
への論理合成結果のダウン・ロードや、ＦＰＧＡ１上の
ＣＰＵコア２の実機テストを行う。ＦＰＧＡ１は、ＩＰ
３やＣＰＵコア２等のユーザ・ロジック回路のデバッグ
用モジュールであるＡＳＨ３６を有している。ユーザ
は、パソコン７１からＡＳＡＰ７２及びＡＳＨ３６を介
してＦＰＧＡ１上のＣＰＵコア２やＩＰ３のレジスタや
メモリに対するデータの読み書きを行うことにより、Ｃ
ＰＵコア２やＩＰ３の実機テストを行うことができる。
パソコン７１とＡＳＡＰ７２との間のデータ伝送は、Ｒ
Ｓ−２３２Ｃインタフェースにより行われるが、ＡＳＡ
Ｐ７２とＡＳＨ３６の間のデータ伝送は、バウンダリ・
スキャン・テスト用のＪＴＡＧインタフェースにより行
われる。
【００２９】上述したように、本実施形態によるＦＰＧ
Ａ１によれば、図９で前述したように、ＣＰＵコア２の
命令がマイクロコード５２を含み、マイクロコード・コ
ントローラ９が、命令を読み込んだ後に、マイクロコー
ドを構成する各ビットのオン／オフ情報を、制御線を介
して各ビットに割り当てられたレジスタ２５，２８，２
９やデータ・メモリ８に伝達して、これらを制御するよ
うにしたので、マイクロ・コントローラ５の行う処理を
簡略化することができる。また、ＣＰＵコア２内のレジ
スタや命令を図１２で前述したカスタマイズ画面８１か
ら削除・変更・追加することができるので、不要なレジ
スタ、命令等を削除したり、便利な命令を追加すること
により、マイクロ・コントローラ５の構成やその処理の
簡略化を行うことができる。これにより、ＦＰＧＡ１上
に簡易なＣＰＵコア２を構築することができるので、従
来のＡＳＩＣに用いられているＣＰＵコアをＦＰＧＡ１
に直接組み込んだ場合と比較して、ＦＰＧＡ１上におけ
るＣＰＵコア２の占有面積を小さくすることができる。
【００３０】本発明は、上記実施形態に限られるもので
はなく、様々な変形が可能である。例えば、上記実施形
態では、マイクロ・コントローラ５とは別にマイクロコ
ード・コントローラ９を設けたが、マイクロコード・コ
ントローラ９の機能をマイクロ・コントローラ５に組み
込んで、これらを一体的に構成してもよい。また、上記
実施形態では、通常のクロックに加えて４倍クロックを
使用して、ＣＰＵコア２の処理の高速化を図ったが、使
用するクロックの速さの組み合わせはこれに限らない。
【００３１】
【発明の効果】以上のように請求項１の発明によれば、
制御部がＣＰＵコアの保有するマイクロコードを含む命
令を読み込み、この命令に含まれるマイクロコードを構
成する各ビットのオン／オフ情報を制御線を介して各ビ
ットに割り当てられたレジスタやメモリに伝達して、こ
れらレジスタやメモリの状態を制御するようにしたの
で、制御部の行う処理を簡略化することができ、従っ
て、制御部を簡易な構成とすることができると共に、フ
ィールド・プログラマブル・ゲート・アレイ等の論理集
積回路上に簡易なＣＰＵコアを構築することができる。
また、従来のＡＳＩＣに用いられているＣＰＵコアをフ
ィールド・プログラマブル・ゲート・アレイ等の論理集
積回路に直接組み込んだ場合と比較して、論理集積回路
上におけるＣＰＵコアの占有面積を小さくすることがで
きる。さらにまた、従来の解析ロジックに相当するハー
ドウェア回路を作成する方式のフィールド・プログラマ
ブル・ゲート・アレイ等の論理集積回路に比べて、解析
ロジックの省スペース化を図ることができ、ロジックを
更新した場合でも、ハードウェア回路を組み替えること
なく、ＣＰＵコア内のプログラムの入れ替えだけで対応
することができる。
【００３２】また、制御部とアドレスポインタ用レジス
タとの間にインクリメント又はデクリメント指示用の制
御線を設けて、アドレスポインタ用レジスタが、この制
御線を介して制御部からのインクリメント又はデクリメ
ント指示用のビットのオン情報を受け取った場合に、こ
のレジスタの保持しているアドレスの値をカウント・ア
ップ又はカウント・ダウンさせることにより、このアド
レスポインタ用レジスタを用いて、メモリ上の連続した
アドレス空間のデータ処理を効率的に行うことができ
る。
【００３３】また、請求項３の発明によれば、制御部が
通常のクロックよりも高速のクロックを使用して、完全
同期式メモリであるプログラム格納用メモリ及びデータ
格納用メモリからのデータを読み込むようにしたので、
通常のクロックを使用してこれらのデータを読み込んだ
場合と比べて、これらのメモリに格納された命令やデー
タの読み込みのタイミングを早めることができる。従っ
て、例えば、データ格納用メモリからレジスタへのデー
タの読み出し命令と、同じレジスタからデータ格納用メ
モリへのデータの書き込み命令が連続して実行された場
合でも、データ格納用メモリからレジスタへのデータの
読み出しを、レジスタからデータ格納用メモリへのデー
タの書き込みに間に合わせることができる。これによ
り、３段パイプライン構成上で完全同期式メモリを採用
しているにも拘わらず、パイプライン・ストールが生じ
ないようにすることができ、従って、ＣＰＵコアの処理
の高速化を図ることができる。
【００３４】また、ＣＰＵコアが、メモリデータ入出力
用のマルチプレクサを介することなく、汎用レジスタへ
のデータ入出用のマルチプレクサのみを介して汎用レジ
スタとメモリとを接続するデータ伝送経路を持ち、この
データ伝送経路を使用してメモリからのデータを汎用レ
ジスタに入力することにより、従来のメモリデータ入出
力用のマルチプレクサと汎用レジスタへのデータ入出用
のマルチプレクサの２段のマルチプレクサを介してメモ
リから汎用レジスタへのデータの読み込みを行うＣＰＵ
コアと比べて、汎用レジスタへのデータの読み込み処理
の高速化を図ることができる。
【００３５】また、ＣＰＵコアが、ＡＬＵを介すること
なく、メモリデータ入出力用のマルチプレクサのみを介
して汎用レジスタとメモリとを接続するデータ伝送経路
を持ち、このデータ伝送経路を使用してメモリへのデー
タを出力することにより、従来のＡＬＵとメモリデータ
入出力用のマルチプレクサを介して汎用レジスタからメ
モリへのデータの書き込みを行うＣＰＵコアと比べて、
汎用レジスタからメモリへのデータの書き込み処理の高
速化を図ることができる。
【００３６】また、ＣＰＵコアは、データの入力部と出
力部が独立してアクセス可能なメモリであるＦＩＦＯか
らのデータ入力用のインタフェースが組み込まれたマル
チプレクサを有し、このマルチプレクサを介してＦＩＦ
Ｏからのデータを読み込むための命令を持つことによ
り、ＦＩＦＯのデータを容易にＣＰＵコア内に読み込む
ことができる。これにより、ＣＰＵコアが、ＦＩＦＯを
介して論理集積回路内の異なるＩＰ間のデータ転送を容
易に行うことができる。
【００３７】また、請求項７の発明によれば、コンピュ
ータにソースを読み取らせることにより、上記に記載の
発明と同等の効果を得ることができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態による論理集積回路上の
ＣＰＵコア周辺の構成を示す図である。
【図２】 上記ＣＰＵコア内のデータ・メモリから汎用
レジスタにデータをロードする際の配線経路に関する説
明図である。
【図３】 上記ＣＰＵコア内の汎用レジスタからデータ
・メモリにデータをストアする際の配線経路に関する説
明図である。
【図４】 上記ＣＰＵコアにおいてＦＩＦＯからのデー
タ入力命令を実現するための機構の説明図である。
【図５】 上記ＣＰＵコアにおいてポストインクリメン
ト命令を実現するための機構の説明図である。
【図６】 従来の３段パイプライン構成上で完全同期式
メモリを採用したＣＰＵコアでロード命令とストア命令
を続けて実行した場合におけるパイプライン制御の問題
点の説明図である。
【図７】 上記図６の説明図中におけるパイプライン制
御の問題点をロード命令とストア命令の間にＮＯＰを挿
入することにより解決した場合におけるパイプライン制
御の説明図である。
【図８】 上記図６の説明図中におけるパイプライン制
御の問題点を通常のクロックに加えて４倍クロックを用
いてメモリにアクセスすることにより解決した場合にお
けるパイプライン制御の説明図である。
【図９】 上記ＣＰＵコアの制御部をマイクロコードを
用いて簡易な構成とするための説明図である。
【図１０】 上記ＣＰＵコアのカスタマイズとデバッグ
の処理を示すフローチャートである。
【図１１】 上記ＦＰＧＡ上への論理合成結果のダウン
・ロードとＣＰＵコアの実機テストを行うための構成図
である。
【図１２】 上記ＣＰＵコアのカスタマイズ用の画面を
示す図である。
【符号の説明】
１ ＦＰＧＡ（フィールド・プログラマブル・ゲー
ト・アレイ） ２ ＣＰＵコア ７ プログラム・メモリ（プログラム格納用メモ
リ） ８ データ・メモリ（メモリ、データ格納用メモ
リ） ９ マイクロコード・コントローラ（レジスタ及び
メモリの制御部） １８ ＦＩＦＯ ２０ 制御部（全体の制御部） ２１ ＡＬＵ ２５ Ｘ−ＲＥＧ（レジスタ、アドレスポインタ用レ
ジスタ） ２６ Ｙ−ＲＥＧ（アドレスポインタ用レジスタ） ２８ Ａ−ＲＥＧ（レジスタ、汎用レジスタ） ２９ Ｂ−ＲＥＧ（レジスタ） ３２ ＤＡＴＡ−ＭＵＸ（メモリデータ入出力用のマ
ルチプレクサ） ３３ ＲＥＧ−ＭＵＸ（汎用レジスタ用のマルチプレ
クサ） ３４ Ｆ−ＭＵＸ（ＦＩＦＯ用のインタフェースが組
み込まれたマルチプレクサ） ７３ ＣＤ−ＲＯＭ（コンピュータ読み取り可能な記
録媒体） Ｌ１〜Ｌ５ 制御線（イネーブル信号出力用の制御線） Ｌ５ 制御線（指示用制御線） Ｐ１，Ｐ２ 配線（請求項４におけるデータ伝送経路を
構成する配線） Ｐ３，Ｐ４ 配線（請求項５におけるデータ伝送経路を
構成する配線）
フロントページの続き (72)発明者 田中 良平 大阪市淀川区田川２丁目１番11号 株式会 社ダイヘン内 (72)発明者 中尾 俊充 大阪市北区東天満１丁目４番16号 株式会 社ローラン内 Ｆターム(参考） 5B105 AB02 AB12 AB27 AB33 AC02 AC04 BA22 FD01

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ＣＰＵコアを有するフィールド・プログ
    ラマブル・ゲート・アレイ等の論理集積回路において、 前記ＣＰＵコアは、レジスタ、メモリ、及びこれらの制
    御部を備え、 前記ＣＰＵコアは、マイクロコードを含む命令を保有
    し、 前記制御部は、前記レジスタやメモリに対するイネーブ
    ル信号出力用の制御線を有し、前記命令を読み込み、こ
    の命令に含まれるマイクロコードを構成する各ビットの
    オン／オフ情報を前記制御線を介して各ビットに割り当
    てられたレジスタやメモリに伝達して、これらレジスタ
    やメモリの状態を制御するようにしたことを特徴とする
    論理集積回路。
  2. 【請求項２】 前記ＣＰＵコアは、前記メモリに対する
    アクセスの際のアドレスポインタ用のレジスタを有し、 前記制御部は、前記アドレスポインタ用レジスタへのイ
    ンクリメント又はデクリメント指示用の制御線を有し、
    前記命令を読み込み、この命令に含まれるマイクロコー
    ド中の前記アドレスポインタ用レジスタのインクリメン
    ト又はデクリメント指示用のビットのオン／オフ情報を
    前記指示用制御線を介して前記アドレスポインタ用レジ
    スタへ伝達し、 前記アドレスポインタ用レジスタは、前記制御部から前
    記指示用制御線を介してインクリメント又はデクリメン
    ト指示用のビットのオン情報を受け取った場合に、保持
    しているアドレスの値をカウント・アップ又はカウント
    ・ダウンさせることを特徴とする請求項１に記載の論理
    集積回路。
  3. 【請求項３】 ＣＰＵコアを有するフィールド・プログ
    ラマブル・ゲート・アレイ等の論理集積回路において、 前記ＣＰＵコアは、プログラム格納用メモリ、データ格
    納用メモリ、及びこれらのメモリとＣＰＵコア全体との
    制御を行う制御部を備え、 前記プログラム格納用メモリ及びデータ格納用メモリ
    は、完全同期式メモリであり、 前記制御部は、３段パイプライン構成での並列処理を行
    い、通常のクロックよりも高速のクロックを使用して、
    前記プログラム格納用メモリ及びデータ格納用メモリか
    らのデータを読み込むことを特徴とする論理集積回路。
  4. 【請求項４】 前記ＣＰＵコアは、汎用レジスタをさら
    に備えると共に、メモリデータ入出力用のマルチプレク
    サを介することなく、前記汎用レジスタへのデータ入出
    用のマルチプレクサのみを介して該汎用レジスタとメモ
    リとを接続するデータ伝送経路を持ち、このデータ伝送
    経路を使用して前記メモリからのデータを前記汎用レジ
    スタに入力することを特徴とする請求項１又は請求項３
    に記載の論理集積回路。
  5. 【請求項５】 前記ＣＰＵコアは、汎用レジスタをさら
    に備えると共に、ＡＬＵを介することなく、メモリデー
    タ入出力用のマルチプレクサのみを介して該汎用レジス
    タとメモリとを接続するデータ伝送経路を持ち、このデ
    ータ伝送経路を使用して前記メモリへのデータを出力す
    ることを特徴とする請求項１又は請求項３に記載の論理
    集積回路。
  6. 【請求項６】 前記ＣＰＵコアは、データの入力部と出
    力部が独立してアクセス可能なメモリであるＦＩＦＯか
    らのデータ入力用のインタフェースが組み込まれたマル
    チプレクサを有し、このマルチプレクサを介して前記Ｆ
    ＩＦＯからのデータを読み込むための命令を持つことを
    特徴とする請求項１又は請求項３に記載の論理集積回
    路。
  7. 【請求項７】 ＣＰＵコアについてのソースを記録した
    コンピュータ読み取り可能な記録媒体であって、 前記ソースは、請求項１乃至請求項６のいずれかに記載
    の論理集積回路上のＣＰＵコアについてのハードウェア
    記述言語レベルのソースであることを特徴とするＣＰＵ
    コアのソースを記録したコンピュータ読み取り可能な記
    録媒体。
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