JPS6149263A - 情報処理モジユ−ル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンピュータに関するものであり、更に詳述す
ればそれ自体で１つのコンピュータとしての機能を果た
すことができる情報処理モジュールであって、それらを
複数組合せることによって多様なコンピュータ装置とし
て構成し得、また組合せた状態でそれぞれが並列処理可
能なモジュ−ルを提案するものである。

゛　〔発明の背景〕 様々な要求に応え得るコンピュータ装置をその要求があ
る都度設計するには多大の男・力を要する。

本発明はユニット化した情報処理装置、Ｉｌｌち情報処
理モジュールを複数Ａ―■合せ、各情報処理モジュール
に所要の機能を付与することによって所望のコンピュー
タ装置を得ることとすれば多様な要求に容易に応え得、
また設計労力を大幅に削減でき、更にコンピュータ装置
の開発を迅速化できるとの発想に基づいてなされたもの
である。

斯かる発想を具体化するためには情報処理モジュールと
しては以下の条件を満たす必要があるか、又は満たすこ
とが望まれる。

即ち、 （１）モジュールそれ自体でもコンピュータとして機能
する （２）モジュールには自由に機能を付与することが可能
である （３）　　他のモジュールとのデータ送受が自由に行え
（４）各モジュールが相互に対等又は主従の関係を自由
にとりｉ与る （５）全モジュールのハードウェアは斉一である（６）
各モジュールでの並列処理が可能である（７）同一機能
が付与されたモジュールを設けて負荷を分散させること
が可能である （８）複数のモジュールの組合せとモジュールとは異な
る構成のコンピュータとの結合が可能である 等である。

〔目的〕

本発明は斯かる条件を満たし、また汎用性を損なうこと
なくハードウェア上の無駄を排し、更に並列処理の高度
化を図った情報処理モジュールを提供することを目的と
している。

なお、この情報処理モジュールの形態は１つの筐体に納
められたもの、１枚のプリント基板に組上げられたもの
、１つのＬＳＩ　として作成されたもの、前記コンピュ
ータ装置に相当するＬＳＩ中の１つのブロックとして作
成されたもの等のいずれであってもよい。例えば最後の
形態例であってもこのモジュールのブロックを組合せる
ということでハードウェア設計の簡略化の利点を享受で
きるからである。

〔構成〕

本発明に係る情報処理モジュールの基本的特徴は並列の
入力専用ポート及び出力専用ポートと、これらの間での
データ転送を含む制御を行う並列ポート制御部と、直列
の入力専用ポート及び出力専用ポートと、これらの間で
のデータ転送を含む制御を行う直列ポート制御部と、前
記いずれかの、入力ポートを介して入力される第１プロ
グラム及び該第１プログラムの実行を起動−する命令群
を含む第２プログラムを各別に格納する書換え可能な第
１及び第２記１，９部と、１１１記いずれかの入力ポー
トを介して入力されたデータを緩衝記↑、αする第３記
１、ａ部と、ｉｉｉ記いずれかの入力ポートを介して入
力されたデータ又は第３記憶部の記憶データを処理する
演算部と、前記並列ポート制御部、直列ポート制御部、
演算部の状態を表わす信号に従い、また前記第２プログ
ラムに従いそれ自身及び各部の制御を行う中央制御部と
を具備してなり、その複数を夫々の対応するポートで接
続して夫々における並列処理可能に構成してある点にあ
る。

〔実施例〕

以下本発明をその実施例を示す図面に基づいて詳述する
。第１図は本発明に係る情報処理モジエールを示すブロ
ック図であり、まず全体の概略について説明する。

図において６０は本発明のモジュールの制御中枢となる
中央制御部であって、マイクロプログラム方式のデータ
処理装置として構成されている。即ち１６ビツト構成の
データバスＩＯに接続されており、後述する主記憶装置
５２に格納されているマクロプログラムを取込んで格納
する８ビツトの命令レジスタ６１、後述する各回路部か
ら入力される状態信号によりシーケンサ６２に所要の？
Ｉｉｌ制御信号を与える条件選択回路６５、該選択回路
６５からの入力及びパイプラインレジスタ６４からの入
力に従って制御され、また命令レジスタ６１の出力を受
けてマイクロ命令の順序制御を行うシーケンサ６２、マ
イクロプログラムを書込むマイクロ・プログラム・メモ
リ６３及びその出力レジスタとなるバイブラインレジス
タ６４からなっている。パイプラインレジ゛スタ６４の
出力はこの中央制御部６０のマイクロ・プログラム・メ
モリ６３及びシーケンサ６２の制御信号及び中央制御部
６０件の各部の制御信号となっている。マイクロ・プロ
グラム・メモリ６３は固定されたマイクロプログラムが
書込んである領域と使用者が自由にマイクロプログラム
を書込み得る領域とを備えており、以下前者の領域をＣ
ＲＯＭ　、後者の領域をＷＯ２と称する。

５２はマクロプログラム及びモジュール外から入力さ托
たデータを夫々に格納する領域を備えた主記憶装置であ
り、その書込、続出アドレスを指示するアドレスレジス
タ／カウンタ５１を備えている。

これらはいずれもデータバス１０に接続されており、ま
た主２４９装置５２にはバイブラインレジスタ〔；４か
ら制御信号が与えられる。

４０は演算部であり、演算処理ユニソ１−４１及び演算
命令制御回路４２からなる。演算処理ユニット４１は主
犯１．１装置５２に格納されたデータ又は後述する各種
入力ポートから入力されたデータをデータバス１０を介
して取込んでその演算を行うものであり、演算命令制御
回路４２によって制御される。この演算命令制御回路４
２はバイブラインレジスタ６４からの制御信号を受け、
また条件選択回路６５へ状！占信号を発する。

次に入出力ポートについて説明する０本発明のモジュー
ルには並列の入力専用のポート１１、出力専用のポート
１３、同じく並列の入出力ポート２１，２３、更には直
列の入力専用のポート３１及び出力専用のポート３２が
設りられており、並列ポートについてはいずれも１６ビ
ソト構成となつている。並列のポート１１，１３，２１
．２３にはファーストイン・ファーストアウト型のバン
ファレジ、スタ（以下ＦＩＦＯという）１２．１４，２
２．２４が夫々設けられており、入出力すべきデータ、
特に複数ワード（実施例では１６ワード）のデータつま
りブロックデータ（バケット）の暖ｉｈ記憶を行わせる
ようにしてある。並列の入力ポート１１と出力ポート１
３との間には入力ポート１１に入力されたデータを直接
出力ポート１３へ転送するためのデータ転送線１６が設
＋−１られている。

また直列の入力ポート３１と出力ポート３２との間にも
同様のデータ転送線３４が設けられている。

制御回路１５は並列の入力ポート１１及び出力ポート１
３のローカル制御を行うためのものであり、入力ポート
１１へ入力されたデータの内容、ＰＩＦＯ１２、演算処
理ユニット４１等の状態に応じてデータ・伝送線ｉ　６
　、出力ポート１３を介して他モジュールへデータを転
送し、ＦＩＦＯ１２に取込み、又は演算処理ユニット４
１若しくは主記憶装置５２ヘデータを転送する。

またＰＩＦＯ１４へのデータ格納、読出１出力ポート１
３からのデータ出力等も制御する。

制御回路２５　、２６は入出力ポート２１．２３夫々の
口　゛−カル制御を行うものであり、データの入出力、
ＦＩＦＯ２２，２４へのデータ格納、読出しを入力され
たデータの内容、ＦｔＦＯ２２，’２４　、演算処理ユ
ニット４１等の状態に応じて制御する。

制御回路３３は直列の入力ポート３１及び出力ポート３
２のローカル制御を行うためのものであり、入力ポート
３１へ入力されたデータの内容、主記憶装置５２、マイ
クロ・プログラム・メモリ６３等の状態に応じてデータ
転送線３４、出力ポート３２を介して他モジュールへデ
ータを転送し、又は主記憶装置５２若しくはマイクロ・
プログラム・メモリ６３ヘデータを転送する。

以上その概要を説明した各部のも１１成につき更に詳し
く説明する。

〔直列ポート〕

まず直列のポート３１．３２を第２図に基づいて説明す
る。この入力ポート３１はこの実施例では主として主記
憶装置５２に格納すべきマクロプログラム及びマイクロ
・プログラム・メモリ６３のＷＯ２に格納すべきマイク
ロプログラムの入力ポートとして用いられる。各モジュ
ールはこれらのプログラムによって夫々に固有の機能が
付される。このようなプログラム等を受信する受信専用
モードにあつては入力ポート３Ｉでそのレシーバ／デコ
ーダ３１１にて当該モジュールに送られてきたデータを
受取り、直並列変換し、これをそのフォーマツタ３１２
で１６ビノ１〜に再生してデータバス１０へ送出する。

送信専用モードではデータバス１０上の１６ビツトのデ
ータを出力ポート３２のセレクタ３２２にて選択して治
い上げここで上位、下位バイＩ・に分離し、１〜ランス
ミツタ／エンコータ３２１に逐次ロードしてここで並直
列変換して送出する。

このモジュールは同様のモジュール複数と夫々の人、出
力ポート３１．３２を用いて縦続接続される。

いまホストコンピュータとなるモジエール又は他のコン
ピュータに近い方から順に各モジュールに番号を付した
ものとする。上述の送信専用モードではデータの受信を
禁じるために下位のモジュール（番号の小さいモジュー
ル、即ちホストコンピュータに近い方のモジュール）に
対し入力ポート３１からデータの送信を禁止させるべき
信号■ΔＩＴを出力する。入力データに転送誤りが検知
された場合にもこの誤りが解消されるまで下位のモジュ
ールに対し信号Ｗ＾ＩＴを出力する。

ポート３１．３２の動作には受信専用モード、送信専用
モードの外にトランスファモードがある。これはレシー
バ／デコーダ３１１からデータ転送線３４を介してトラ
ンスミッタ／エンコーダ３２１へバイト単位でデータ転
送し、更に上位モジュールへ転送するモードである。こ
の場合においても受信専用モードと同様にフォーマツタ
３１２からデータバス１０ヘデータを読出す、従って特
別な場合以外はトランスファモードにて動作させること
によって入力データの取込みと上位モジュールへの転送
とが同時的に行なえる。従って実行停止割込命令のデー
タが転送されてきた場合にはそれが当該モジュールの中
央制御部６０に取込まれて割込処理が開始されると共に
データ転送線３４を介して上位モジュールへ転送され、
該上位モジュールにおいても同様の割込が行われること
になる。

〔並列ポート〕

次に並列のポートについて説明する。入力専用のポート
１１及び出力専用のポート１３はモジュール間でのｌ　
ｉ・Ｊ　１のハンドシェイク転送と、複数のモジュール
間でのディジーチェイン転送とを行い得るように構成し
てあり、また入出力ポート２１．２３は入出力の切換え
が可能であってハンドシェイク転送のみが行なえるよう
に構成してある。但し入出力ポート２Ｌ２３もディジー
チェイン転送の先端又は末尾のポートとして使用できる
構成としている（第６図参照）。

、第３図は入力専用のポート１１及び出力専用のポート
１３を示している。入力ポート１１本体はラッチ１１１
とその端子にて、また出力ポート１３本体は出力のため
のラインと若干のゲート（図示せず）によって構成され
ている。ラッチ１１１はディジーチェイン転送の場合に
１モジュールあたりｌクロック分遅らせて送出するため
の遅延回路として設けたものである。制御回路１５は中
央制御部６０から与えられる制御信号を受けてそれを保
持し、各ポートの性格を決定させるコマンドレジスタ１
５１．１５２、ディジーチェイン転送を行わせる場合の
機能分散（後述）のためのコンピュータエ５３、同じく
負荷分散（後述）のための制御信号を発生する機能を有
するディジーチェインコントロール部１５４．データ転
送線１６の途中に介装されて入力ポート１１から出力ポ
ート１３へのデータ転送を制御するトランスファゲート
１５５及び入力ポート１１及び出力ポート１３を各制御
するローカルシーケンサ１５６．１５７からなる。

第４図は入出力ポート２１（又は２３）の構造を示して
いる。入出力ポート２１は４つのスイッチ用バッファ２
１１，２１２，２１３，２１４を備え、これらを用いて
入力用又は出力用に切換えられる。制御回路２５は上記
同様のコマンドレジスタ２５１及びローカルシーケンサ
２５２からなる。

次にこれら並列のポートを使用したデータ転送について
述べる。まずハンドシェイク転送は他のモジュールと１
対１で行う転送であり、１６ビソト１６ワード（ＰＩＦ
Ｏ１２，１４，２２又は２４の容？）のブロックデータ
転送が可能である。ハンドシェイク転送は第５図に示す
ように送出側モジュールＭＳの例えば出力専用ポート１
３から受取側モジュールＭＲの例えば入力専用ポート１
１ヘデータを１耘送するように行われるが、その外にブ
ロックデータが有’ＪＪであり、これを送出中であるこ
とを示す信号’ｒｌｌ及び受取側モジュールＭＩ２が何
らかの理由でデータを受取ることができない状態を示す
信号ＷＡＩＴの送受もこれに付随して行われる。

次にディジーチェイン転送につき説明する。この転送は
１つの出力ポートと複数の入力ポートとの間又は複数の
出力ポートと１つの入力ポートとの間で行う転送であり
、本発明品ではこのディジーチェイン転送においても１
６ビソ［６ワードのブロックデータの転送を可能として
いる。第６図（イ）、（ロ）はディジーチェイン転送を
行う場合の接続方法を示し、夫々のモジュールＭの入力
ポート１１及び出力ポート１３を用いて縦続接続してい
く。

ディジーチェイン転送は本発明品では次に説明するよう
に複数のモードを有しており、このためデータ転送のた
めのバスの外に多数の信号線を用いて各モジュールが接
続される。

工ｊ１弥」閃千二二上−〔第６図（イ）の接続による〕
負荷分散モードは同一機能を付与された複数のモジュー
ルＭ、　Ｍ・・・の間で負荷を分散させる動作モードで
ある。即ちいずれかのモジュールＭの負荷が多い場合に
は新たな負荷を他のモジュールＭへ転送する。

これを具体的に説明するとディジーチェインコントロー
ル部１５４はＦ１１７０１２及び演算処理ユニット４１
の双方が使用可能である（０）か否（１）かを表わすＡ
ＬＩＪ　ＲＥＡＤＹ信号八ＩＩＤへ及びＦＩＦＯ１２の
みが使用可能である（０）か否（１）かを表わす［１Ｕ
ＦＦＩＥＩ？　ＲＥＡＤＹ信号ＢＲＤＹを出力している
。負荷分散モードでは、ＢＩ？ＤＹがＯのモジュールが
ある場合には信号ＢＩｌ［］Ｙ。

ＡＲＤＹ共に“０”であるモジュールを最も負荷が軽い
ものであるとして当該モジュールにブロソクテ゛−夕を
受取らせる。またいずれのモジュールにおいても両信号
ＡＲＤＹ、　ＢＩＩＤＹが１である場合はチェイン先頭
のモジュールを出たブロックデータは次順のモジュール
のラッチ１１１にて第１ワードを保持させた状態として
爾後のデータ転送を停止する。

このモジュールにて信号ＢＩ？ＤＹがＯになった場合は
このモジュールにブロックデータが受取られるが、他の
モジュールでＢＲＤＹ＝０となった場合はそのモジュー
ルにブロックデータが受取られることになる。

孤皿分散玉二上〔第６図（イ）の接続による〕本発明の
モード多数を組合せることによって構成されるコンピュ
ータ装置においては各モジュールに固有の機能が付与さ
れる。従って転送されて来るブロックデータは総てのモ
ジュールにｄｌ”Ｈなものではない。そこでブロックデ
ータを受取るか転送するかの選択を行わせるように動作
させる。

これが機能分散モードである。

これはコンパレータ１５３に各モジュールの機能に応じ
てデータを設定しておき、入力ポート１１に入力されて
（るブロックデータの第１ワードとコ・ンパレータ１５
３の設定データとを比較させて、その比・咬結果により
受取、転送の１ｔｌｌ定を行う。転送の場合はデータ転
送線１６、トランスファーゲート１５５、出力ポート１
３を介して化モジュールへ転送されていく。

双且孟二工〔第６図（ロ）の接続による〕複数のモジュ
ールから出力されるブロックデータを１つのモジュール
の入力ポート１１で収集するのが収集モードの基本動作
である。この収集モードの場合には、あるモジュールの
出力ポート１３が出力中であるときにデータ転送の上流
側のモジュールがブロックデータ転送をせんとした時に
は当該モジュールから上記上流側のモジュールに対して
待機要求信号を発して、当該モジュールが出力可能な状
態になるまでブロックデータを待機させる。

〔主記憶部〕

前述のように主記憶装置５２はマクロプログラム（特許
請求の範囲に言う第２プログラム）を格納しておく領域
（特許請求の範囲にいう第２記憶部）と、各ポートを通
して入力されたデータ、その他モジュール内部での演算
に係るデータを格納する領域（特許請求の範囲に言う第
３記憶部）とを有しており、それ自体は１７１１Ｍ　　
（随時３１１：出書込可能メモリ）からなっている。

第７図はマクロ命令のフォーマノ１−を示し、ＭＳＢ側
の命令語と、ＬＳＢ側の第１オペランド、第２オペラン
ドとからなる。２語命令の場合は２語口を第３オペラン
ドとする。

アドレスレジスタ／カウンタ５１はこれに設定されたア
ドレスにて主記憶装置５２にアクセスできる。

これによりリードデータをアドレスレジスタ／カウンタ
５１に直接ロードし、これを次にアクセスすべきアドレ
スとして指定できる。つまり主記憶装置５２の間接アド
レス指定を多段でしかも自立的に行うことができ、リス
ト処理が容易になる。

更にそのアドレスを自動的にインクリメントして順次的
にアクセスすることも可能である。つまりアドレスイン
クリメントのデークリート／ライトを自立的に行なえる
構成としてある。

なおアドレスレジスタ／カウンタ５１は主記憶装置５２
のリード／ライトのみならず、マイクロ・プログラム・
メモリ６３のＷＣＳへのマクロ命令実行用マイクロプロ
グラムのロードにも用いられる。

〔中央制御部〕

次に中央制御部６０について説明する。前述のように直
列の入力ポート３１を介してマイクロプログラムがメモ
リ６３のＷＣＳにロードされる。そのロードアドレスは
アドレスレジスタ／カウンタ５１によって与えられる。

このマイクロプログラム及び主記憶装置５２に格納され
たマクロプログラムによって当該モジュールの機能、性
格が定められることになる。なおＣＲＯＭには全モジュ
ールに共通のマイクロプログラム、即ち各部の初期化ル
ーチン、ＷＣＳへのデータローダ、主記憶装置５２への
データローダ等が書込まれている。

マクロ命令は前述の如くアドレスレジスタ／カウンタ５
１の（ＩＪきによってデータバス１０に読出される。

命令レジスタ６１はデータバスの上位バイトからマクロ
命令中の命令コードを拾い上げてランチし、マイクロ命
令のアドレスに変換してシーケンサ６２に与える。

シーケンサ６２はマイクロ命令の順序制御を行うもので
あり、マイクロ命令自体の中のシーケンサ命令及び条件
選択回路６５からの信号（マイクロ命令の条件付分岐時
に対象となる状態信号から選択した信号）により制御が
支配される。

シーケンサ６２がメモリ６３のＣＩＩＯＭＪＣ５に与え
るアドレスは命令レジスタ６１からのアドレス又はマイ
クロ命令中の分岐アドレスである。これらのアドレスに
よってＷＣＳ又はＣＲＯＭから６４ビツトのマイクロ命
令を読出す。マイクロ命令は第８図（イ）。

（ロ）に示す如きフォーマットを有し、各部を直接に制
御する水平型であり、これによりシーケンサ６２、演算
処理ユニント４１、主記憶装置５２、並列。

直列のポー）１１〜３２等を並行制御できる。

第８図（イ）は通常制御時のマイクロプログラムのフォ
ーマットであって、上位側から２０ビットのシーケンサ
コントロールフィールド（内４ビットはシーケンサ命令
、１２ビツトは分岐アドレス、４ビツトは条件選択回路
６５に与えるべき条件セレクト信号）、２６ビツトの演
算部４０コントロールフイールド、４ビツトの主記憶装
置５２コントロールフイールド、１２ビツトの並列ポー
トコントロールフィールド、２ビツトの直列ポートコン
トロールフィールドからなる。

第８図（ロ）はＷＣＳロード時のマイクロプログラムの
フォーマットであって主記憶装置コントロールフィール
ドに替えて誓ＣＳコントロールフィールドが設けられる
点のみ異なる。このようなフォーマットのマイクロ命令
はパイプラインレジスフ６４から出力され各部に送出さ
れる。

〔演算部〕

第９図は演算部４０のブロック図である。前述の如くマ
クロ命令の上位バイト、つまり命令コードは命令レジス
タ６１に拾い上げられるが、下位バイトの第１オペラン
ド及び第２オペランドは演算命令制御回路４２のカウン
タ機能を有するレジスタ４２１及び４２２夫々に拾い上
げられる。

第１オペランドはデスティネーションレジスタ番号を、
また第２オペランドはソースレジスタ番号、シフト数等
の即値を表わす。レジスタ４２２のキャリー信号（ｌピ
ッ１−）は状態信号として演算処理ユニノ１−４１の３
ビツトの状態信号と共に中央制御部６０へ送られる。こ
れらレジスタ４２１　、４２２にはマイクロ命令中の２
６ビソトの痕算部コン１−ロールフィールドの内の６ビ
ノトのレジスタ制御コートが与えられ、これによってオ
ペランドの解釈が行われ、同じ＜１６ビノトの演算処理
二ニット（ΔＬｌｌ　）命令コードと共に演算処理ユニ
シト４工に与えられる。

残りの４ビツトはＡＬＵ制御コードとして演算処理ユニ
ット４１に与えられる。

以上のようなコードが与えられる演算処理ユニ、ｈ４１
はマイクロプログラム制御による１６ビノトのコントロ
ーラ／プロセッサであって、演算処理、処理実行制御を
行う。

〔グＪ果〕

枝上の如き本発明のモジュールは前掲の条件を１９で満
たし得るものであり、汎用性と柔軟性に富み、多様なコ
ンピュータ装置の構成要素として極めて高い完成度を有
している。

更に、各ポートをローカル制（ａｎ　してデータ転送処
理と演算等の内部処理とを独立並行に行い、またＦＩＦ
Ｏ、ポート専用の１ｔＩｌ制御回路の働きによって各ポ
ートでの処理自体が高速に行なえるようにしてあるので
、高度並列処理を行う上でデータ１耘送処理速度が制約
となることがないという特徴がある。

また斉一モジュール同士をティジ−チェイン結合できる
ようにしているので、同一の機能を付与したモジュール
に対して合理的な負荷配分を容易に実現できる。更に本
発明のモジュールは夫々に任意の機能を付与できるから
、これを多数接続して、種々の実験用、開発用のシステ
ムを構成でき、特に並列処理が可能なシステムを構築で
き、例えば並列処理のエミエレーションシステム等に好
適である。

【図面の簡単な説明】

第１図は本発明モジュールの全体の略示ブロック図、第
２図は直列のポートの略示ブロック図、第３図は並列の
入力、出力ポートの略示ブロック図、第４図は入出力ポ
ートの略示ブロック図、第５図はハンドシェイク転送の
説明図、第６図はディジーチェイン転送の説明図、第７
図はマクロ命令のフォーマット図、第８図はマイクロ命
令のフォーマノ１−図、第９図は演算部の略示ブロック
図である。 １１・・・並列の入力ポート１３・・・並列の出力ポー
ト２１．２３・・・並列の入出力ポート３１・・・直列
の入力ポート３２・・・直列の出力ポート４０・・・演
算部　４１・・・１Ｊｌｉ’？処理ユニツト　５１・・
・アドレスレジスタ／カウンタ　５２・・・主犯憶装τ
　６０・・・中央制御部　６１・・・命令レジスタ　６
２・・・シーケンサ　６３・・・マイクロ・プログラム
・メモリ　６４・・・パイプラインレジスタ６５・・・
条件選択回路 特　許　出願人　　二洋電機株式会社 外３名 代理人　弁理士　　河　野　　登　夫 第　４　図 疎ｆ図 第　ｌ　図

Claims (1)

1. 【特許請求の範囲】 １、並列の入力専用ポート及び出力専用ポートと、 これらの間でのデータ転送を含む制御を行う並列ポート
   制御部と、 直列の入力専用ポート及び出力専用ポートと、 これらの間でのデータ転送を含む制御を行う直列ポート
   制御部と、 前記いずれかの入力ポートを介して入力される第１プロ
   グラム及び該第１プログラムの実行を起動する命令群を
   含む第２プログラムを各別に格納する書換え可能な第１
   及び第２記憶部と、 前記いずれかの入力ポートを介して入力されたデータを
   緩衝記憶する第３記憶部と、 前記いずれかの入力ポートを介して入力されたデータ又
   は第３記憶部の記憶データを処理する演算部と、 前記並列ポート制御部、直列ポート制御部、演算部の状
   態を表わす信号に従い、また前記第２プログラムに従い
   それ自身及び各部の制御を行う中央制御部とを具備して
   なり、 その複数を夫々の対応するポートで接続して夫々におけ
   る並列処理可能に構成してあることを特徴とする情報処
   理モジュール。 ２、前記中央制御部は前記第１記憶部を含むマイクロプ
   ログラム方式のデータ処理装置として構成されており、
   該中央制御部はそれ自身、演算部、第２記憶部、並列ポ
   ート制御部及び直列ポート制御部を水平型マイクロ命令
   にて制御すべく構成してある特許請求の範囲第１項記載
   の情報処理モジュール。 ３、前記第２記憶部はアドレスレジスタ／カウンタを備
   え、そのアドレスインクリメントによるデータリード及
   びライトが連続的且つ自立的に実行可能であり、またリ
   ードデータを次にアクセスすべきアドレスとしてアドレ
   スレジスタ／カウンタにセットし得て間接アドレス指定
   を多段で自立的に行えるべくなしてある特許請求の範囲
   第１項記載の情報処理モジュール。 ４、並列の入力専用ポート及び出力専用ポートと、 これらを直結するデータ転送線と、 入力専用ポートから入力されたデータを緩衝記憶する入
   力レジスタと、 前記入力専用ポート及び出力専用ポート間でのデータ転
   送線によるデータ転送並びに入力レジスタへのデータ書
   込を含む制御を行う並列ポート制御部と、 直列の入力専用ポート及び出力専用ポートと、 これらの間でのデータ転送を含む制御を行う直列ポート
   制御部と、 前記いずれかの入力ポートを介して入力される第１プロ
   グラム及び該第１プログラムの実行を起動する命令群を
   含む第２プログラムを各別に格納する書換え可能な第１
   及び第２記憶部と、 前記いずれかの入力ポートを介して入力されたデータを
   緩衝記憶する第３記憶部と、 前記いずれかの入力ポートを介して入力されたデータ又
   は第３記憶部の記憶データを処理する演算部と、 前記並列ポート制御部、直列ポート制御部、演算部の状
   態を表わす信号に従い、また前記第２プログラムに従い
   それ自身及び各部の制御を行う中央制御部とを具備して
   なり、 その複数を前記入力専用ポート及び出力専 用ポートを用いてディジーチェイン転送可能に接続して
   夫々における並列処理可能に構成してあり、 前記並列ポート制御部は演算部又は前記入力レジスタの
   状態に従って、転送データの受取を拒絶し、又は入力レ
   ジスタに格納し、又は第３記憶部へ転送する制御をなす
   べく構成したことを特徴とする情報処理モジュール。 ５、前記ディジーチェイン転送されるデータは複数ワー
   ドのブロックデータである特許請求の範囲第４項記載の
   情報処理モジュール。 ６、前記並列の入力専用ポート及び出力専用ポートは他
   の情報処理モジュールとの間でハンドシェーク転送可能
   としてある特許請求の範囲第４項記載の情報処理モジュ
   ール。 ７、並列の入力専用ポート及び出力専用ポートと、 これらを直結するデータ転送線と、 入力専用ポートから入力されたデータを緩衝記憶する入
   力レジスタと、 前記入力専用ポート及び出力専用ポート間でのデータ転
   送線によるデータ転送並びに入力レジスタへのデータ書
   込を含む制御を行う並列ポート制御部と、 直列の入力専用ポート及び出力専用ポートと、 これらの間でのデータ転送を含む制御を行う直列ポート
   制御部と、 前記いずれかの入力ポートを介して入力される第１プロ
   グラム及び該第１プログラムの実行を起動する命令群を
   含む第２プログラムを各別に格納する書換え可能な第１
   及び第２記憶部と、 前記いずれかの入力ポートを介して入力されたデータを
   緩衝記憶する第３記憶部と、 前記いずれかの入力ポートを介して入力されたデータ又
   は第３記憶部の記憶データを処理する演算部と、 前記並列ポート制御部、直列ポート制御部、演算部の状
   態を表わす信号に従い、また前記第２プログラムに従い
   それ自身及び各部の制御を行う中央制御部とを具備して
   なり、 その複数を前記入力専用ポート及び出力専用ポートを用
   いてディジーチェイン転送可能に接続して夫々における
   並列処理可能に構成してあり、 前記並列ポート制御部は、並列の入力専用ポートに入力
   されたデータ中の宛先を指定するコードを識別する手段
   を有し、このコードが当該情報処理モジュールを指定し
   ていない場合は前記データ転送線及び並列の出力専用ポ
   ートを介して他の情報処理モジュールへ送出すべく構成
   したことを特徴とする情報処理モジュール。 ８、並列の入力専用ポート及び出力専用ポートと、 これらの間でのデータ転送を含む制御を行う並列ポート
   制御部と、 直列の入力専用ポート及び出力専用ポートと、 これらを直結するデータ転送線と、 前記直列の入力専用ポート及び出力専用ポート間でのデ
   ータ転送線によるデータ転送を含む制御を行う直列ポー
   ト制御部と、 前記いずれかの入力ポートを介して入力される第１プロ
   グラム及び該第１プログラムの実行を起動する命令群を
   含む第２プログラムを各別に格納する書換え可能な第１
   及び第２記憶部と、 前記いずれかの入力ポートを介して入力されたデータを
   緩衝記憶する第３記憶部と、 前記いずれかの入力ポートを介して入力されたデータ又
   は第３記憶部の記憶データを処理する演算部と、 前記並列ポート制御部、直列ポート制御部、演算部の状
   態を表わす信号に従い、また前記第２プログラムに従い
   それ自身及び各部の制御を行う中央制御部とを具備して
   なり、 その複数を夫々の対応するポートで接続して夫々におけ
   る並列処理可能に構成してあり、前記直列ポート制御部
   は、直列の入力専用ポートに実行停止割込命令が与えら
   れた場合にこれを中央制御部へ与えて割込処理を開始せ
   しめる一方、前記データ転送線及び直列の出力専用ポー
   トを介してこれに接続された他の情報処理モジュールへ
   実行停止割込命令を転送すべく構成したことを特徴とす
   る情報処理モジュール。 ９、並列の入力専用ポート及び出力専用ポートと、 これらの間でのデータ転送を含む制御を行う並列ポート
   制御部と、 並列の入出力ポート、該入出力ポートから入力されたデ
   ータ又は該入出力ポートから出力されるデータを緩衝格
   納する入出力レジスタ及びこれらの制御を行う入出力ポ
   ート制御部の組合せを複数と、直列の入力専用ポートと
   、 これらの間でのデータ転送を含む制御を行う直列ポート
   制御部と、 前記いずれかの入力ポートを介して入力される第１プロ
   グラム及び該第１プログラムの実行を起動する命令群を
   含む第２プログラムを各別に格納する書換え可能な第１
   及び第２記憶部と、 前記いずれかの入力ポートを介して入力されたデータを
   緩衝記憶する第３記憶部と、 前記いずれかの入力ポートを介して入力されたデータ又
   は第３記憶部の記憶データを処理する演算部と、 前記並列ポート制御部、直列ポート制御部、演算部の状
   態を表わす信号に従い、また前記第２プログラムに従い
   それ自身及び各部の制御を行う中央制御部とを具備して
   なり、 その複数を夫々の対応するポートで接続して夫々におけ
   る並列処理可能に構成してあり、前記入出力ポートは他
   の情報処理モジュールとの間でブロックデータのハンド
   シェイク転送可能としてあることを特徴とする情報処理
   モジュール。