JP2002539519A - Ｖｌｉｗプロセッサにおけるレジスタ・アドレッシングの間接制御を提供するためのレジスタファイル索引付け方法及び装置 - Google Patents

Abstract

(57)【要約】 レジスタファイル（８１８）におけるデータのブロックにアクセスする二重間接方法が使用されて、専用のベクトル処理ハードウェアを使用しない効率的な実施が可能となる。加えて、レジスタ・アドレッシングの自動修正が、単一ベクトル命令にも、繰り返し又はループ命令にも結合されない。むしろ、この技術は、レジスタファイル索引付け（ＲＦＩ）（８２０）と呼ばれ、ブロック・データ操作機能の制御において十分なプログラマの柔軟性を可能にし、非ＲＦＩ命令をＲＦＩ命令と混合するための能力を提供する。ブロックデータ操作機能（８１４）がｉＶＬＩＷ ＭａｎＡｒｒａｙアーキテクチャに埋め込まれ、命令セット・アーキテクチャにわたるその汎用の使用を、専用のベクトル命令なしに、或いは、繰り返し又はループ命令と共に使用するのみに限定されることなく可能にする。ＶＬＩＷ又はｉＶＬＩＷプロセッサなど、並行して動作する多数の異質の実行ユニット（８５２及び８５４）を含むプロセッサにおけるＲＦＩ（８２０）の使用が、多数の実行ユニット（８５２及び８５４）にわたるアルゴリズムの効率的なパイプライン化を可能にし、必要とされるＶＬＩＷ命令の数を最小化する。

Description

【発明の詳細な説明】

【０００１】 （関連出願の相互参照） 本願出願は、１９９８年３月１２日出願の「Register File Indexing Method
and Apparatus for Providing Indirect Control of Register in a VLIW Proce
ssor」という名称の米国仮特許出願第６０／０７７，７６６号の利点を主張する
。

【０００２】 （発明の分野） 本発明は、一般に、超長命令語（ＶＬＩＷ）処理における改良に関し、より詳
細には、ＶＬＩＷプロセッサにおけるレジスタ・アドレッシングの間接制御を提
供するための有利なレジスタファイル索引付け（ＲＦＩ）技術に関する。

【０００３】 （発明の背景） １つの重要なプロセッサ・モデルは、ベクトル処理のものである。このモデル
は、従来のスーパーコンピュータにおいて長年使用されてきた。このモデルの典
型的な特徴は、専用ベクトル命令、専用ベクトル・ハードウェア、及びデータの
ブロックに効率的に操作を加える能力の使用である。まさにこの、典型的にはベ
クトル・データ・タイプのみに操作を加える能力により、このモデルには柔軟性
がなく、多様な処理要件に効率的に対処できない。加えて、従来のベクトル・プ
ロセッサでは、制御スカラ処理のサポートが典型的には、分離したハードウェア
において、或いは分離した制御プロセッサにおいて行われた。もう１つのプロセ
ッサモデルは、従来の超長命令語（ＶＬＩＷ）プロセッサモデルであり、これは
、標準の単一プロセッサタイプの単一機能動作を長い命令語に、専用のマルチサ
イクル・ベクトル処理機能なしに連結することに基づいた、並列処理モデルに相
当する。ブロックデータ・ベクトル・パイプラインを効率的に動作するには、個
別のベクトル要素を引き渡すための効率的なインターフェイスを有することが重
要である。このため、成功したクラスの従来技術のベクトルマシンは、レジスタ
ベースであった。このレジスタベースのベクトルプロセッサは、ベクトル要素用
の高性能レジスタを提供し、要素の効率的なアクセスを機能実行ユニットによっ
て可能にする。実施特有のベクトル長の値に結合された単一のベクトル命令が、
ブロック・データ・マルチサイクル動作を引き起こす。加えて、多数のベクトル
マシンが連鎖機能を提供しており、個別のベクトル要素への操作が直接、他のベ
クトル関数ユニットへ経路指定されて、性能が向上される。これらの従前の特徴
及び能力が、本発明のための背景を提供する。本発明の一目的は、スカラ、ＶＬ
ＩＷ、及び柔軟性のあるベクトル処理能力を、間接的なＶＬＩＷプロセッサにお
いて効率的に組み込むことである。

【０００４】 典型的な限定命令セット・コンピュータ（ＲＩＳＣ）及びＶＬＩＷプロセッサ
では、レジスタオペランドのアクセスが、レジスタファイルに格納されたオペラ
ンドのレジスタアドレスを表す短命令語（ＳＩＷ）ビット・フィールドから決定
される。レジスタベースのベクトルプロセッサでは、専用のハードウェアが使用
される。このハードウェアは単一ベクトル命令によって開始され、専用ベクトル
レジスタからのベクトル要素（オペランドデータ）のアクセスを自動化する。デ
ータのブロックにおけるマルチサイクル実行も自動化される。

【０００５】 従来は、レジスタ・オペランド・データの自動アクセスをサポートするために
使用された、専用のハードウェア技術もあった。例えば、米国特許第５，６８０
，６００号は、レジスタファイル・アドレッシングを自動化するためにループ又
は繰り返し命令を使用して、レジスタファイルにアクセスするための技術を記載
している。この手法は、レジスタ・アドレッシングをループ又は繰り返し命令に
結合し、これにより、レジスタアドレスに、レジスタファイルのアドレス空間を
介して増分するように指示する間に、ロード又は格納命令を繰り返させる。電子
回路が、多数の逐次命令のためのコントローラメモリの必要量を低減するために
指定される。従って、この従来技術の手法は、特殊なループ又は繰り返し命令に
よって呼び出されたロード及び格納タイプの動作にのみ適用されるようにみえる
。このように、これは、以下で更に対象とされるような間接ＶＬＩＷ ＭａｎＡ
ｒｒａｙ（マンアレイ）プロセッサに容易に適用可能ではない。

【０００６】 （発明の概要） ＭａｎＡｒｒａｙファミリのプロセッサは適切に、多数の「間接ＶＬＩＷ」（
ｉＶＬＩＷ）プロセッサ及びプロセッサ要素（ＰＥ）からなることができ、これ
らが３２ビットの固定長の短命令語（ＳＩＷ）を利用する。ＳＩＷを、プロセッ
サにつき最大８つの実行ユニットの１つによって個別に、かつ、ＳＩＭＤモード
の動作において、多数のＰＥを同期させて実行することができる。もう１つのタ
イプのＳＩＷは、ＶＬＩＷを間接的に参照して、最大８つのＳＩＷ命令の発行を
、各プロセッサにおいて並行して、多数のＰＥを同期させて、並行して実行させ
ることができる。

【０００７】 オペランドがレジスタファイルに格納され、各実行ユニットが１つ又は複数の
読取り及び書込みポートを有し、これがレジスタファイル或いは複数ファイルに
接続される。大抵のプロセッサでは、各ポート用に選択されたレジスタが、命令
におけるビットフィールドを使用してアドレス指定される。ＭａｎＡｒｒａｙプ
ロセッサにおいて使用された間接ＶＬＩＷ技術により、ＶＬＩＷを作成するＳＩ
ＷがＶＬＩＷメモリに格納される。各ＳＩＷがレジスタオペランド・フィールド
を、レジスタによりアクセスされたオペランドデータにおける単一の動作のため
の定義によって固定するので、単一のオペランドフィールドが処理アルゴリズム
によって必要とされるように異なっていなければならないときはいつでも、多数
のＶＬＩＷが必要とされる。従って、このようなプロセッサ、及び、より一般に
は並列アレイプロセッサに拡張可能なものと共に使用するための、データのブロ
ックにおける動作のための適切なレジスタファイル索引付け技術が、大変有利と
なる。

【０００８】 このオペランド・データ固定レジスタ指定の問題が、本発明によって、間接Ｖ
ＬＩＷ命令を使用して、データのブロックにおけるパイプライン計算を達成する
小型の手段を提供することにより解決される。レジスタファイルにおけるデータ
のブロックにアクセスする二重間接方法が使用されて、専用のベクトル処理ハー
ドウェアを使用しない効率的な実施が可能となる。加えて、レジスタ・アドレッ
シングの自動修正が、単一ベクトル命令にも、繰り返し又はループ命令にも結合
されない。むしろこの技術は、レジスタファイル索引付け（ＲＦＩ）と呼ばれ、
ブロックデータ操作機能の制御において十分なプログラマの柔軟性を可能にし、
非ＲＦＩ命令をＲＦＩ命令と混合するための能力を提供する。ブロックデータ操
作機能がｉＶＬＩＷ ＭａｎＡｒｒａｙアーキテクチャに埋め込まれ、命令セッ
ト・アーキテクチャにわたるその汎用の使用を、専用のベクトル命令なしに、か
つ、繰り返し又はループ命令と使用するのみに限定されることなく可能にする。
本発明を利用すると、連鎖動作が、機能ユニットの間のいかなる直接経路指定も
なしに、固有に使用可能であり、さらに実施を簡素化する。加えて、このレジス
タファイル索引付けアーキテクチャが、コード化されるアルゴリズムのタイプに
応じて特に著しくなる可能性のあるＶＬＩＷメモリの必要量を低減する。

【０００９】 更に、ＶＬＩＷ命令のアンロールされたループ(unrolled loop)として表現さ
れたとき、多数の計算が明確なレジスタ使用パターンを示す。これらのパターン
は計算パイプラインの特性であり、本明細書で更に記載され、適合されるように
、間接ＶＬＩＷプロセッサに埋め込まれたＭａｎＡｒｒａｙ間接ベクトル処理と
共に利用することができる。

【００１０】 その他の態様の中で、本発明は、オペランドレジスタ・アドレスを生成するた
めのユニークな初期化方法、ユニークな二重間接実行機構、ユニークな制御方法
を提供し、レジスタファイルを、独立した循環バッファに区分することができる
。これはまた、ＲＦＩ及び非ＲＦＩ命令を混合すること、及び、ＶＬＩＷ処理要
素の多数のアレイ編成に適用可能なスケーラブルな設計も可能にする。以下で更
に詳細に対象とするように、本発明は、ｉＶＬＩＷアレイプロセッサにおける並
列命令実行のための、ＶＬＩＷメモリ、及び、結果として、ＳＩＷメモリの必要
量を低減する。

【００１１】

【発明の実施の形態】 本発明のこれら及び他の特徴、態様及び利点は、添付の図面と共に取られた以
下の詳細な説明から、当業者には明らかになるであろう。

【００１２】

【発明の実施の形態】

（詳細な説明） 本発明と共に使用するために現在好ましいＭａｎＡｒｒａｙアーキテクチャの
さらなる詳細は、１９９７年６月３０日出願の米国特許出願第０８／８８５，３
１０号、１９９７年１０月１０日出願の米国特許出願第０８／９４９，１２２号
、１９９８年１０月９日出願の米国特許出願第０９／１６９，２５５号、１９９
８年１０月９日出願の米国特許出願第０９／１６９，２５６号、１９９８年１０
月９日出願の米国特許出願第０９／１６９，０７２号、１９９８年１１月６日出
願の米国特許出願第０９／１８７，５３９号、１９９８年１２月４日出願の米国
特許出願第０９／２０５，５５８号、１９９８年１２月１８日出願の米国特許出
願第０９／２１５，０８１号、１９９９年１月１２日出願の米国特許出願第０９
／２２８，３７４号、及び１９９９年１月２８日出願の米国特許出願第０９／２
３８，４４６号、ならびに、１９９８年７月９日出願の「Methods and Apparatu
s for Instruction Addressing in Indirect VLIW Processors」という名称の仮
特許出願第６０／０９２，１３０号、１９９８年１０月９日出願の「Efficient
Complex Multiplication and Fast Fourier Transform (FFT) Implementation o
n the ManArray」という名称の仮特許出願第６０／１０３，７１２号、１９９８
年１１月３日出願の「Methods and Apparatus for Improved Motion Estimation
for Video Encoding」という名称の仮特許出願第６０／１０６，８６７号、１
９９８年１２月２３日出願の「Methods and Apparatus for Providing Direct M
emory Access（DMA） Engine」という名称の仮特許出願第６０／１１３，６３７
号、及び１９９８年１２月２３日出願の「Methods and Appratus Providing Tra
nsfer Control」という名称の仮特許出願第６０／１１３，５５５号においてそ
れぞれ判明し、全体として、参照により本明細書に組み込まれる。

【００１３】 本発明の現在の好ましい実施形態では、図１Ａに示されたＭａｎＡｒｒａｙの
２×２ ｉＶＬＩＷ単一命令多重データ・ストリーム（ＳＩＭＤ）プロセッサ１
００が、処理要素０（ＰＥ0）ＳＰ／ＰＥ0 １０１に結合されたコントローラ・
シーケンス・プロセッサ（ＳＰ）を含み、これは「Methods and Apparatus for
Dynamically Merging an Array Controller with an Array Processing Element
」という名称の米国特許出願第０９／１６９，０７２号において、更に詳細に記
載されている。本発明によれば、３つの追加のＰＥ１５１、１５３及び１５５も
、レジスタファイル索引付け及びそのスケーラブルな性質を示すために利用され
る。ＰＥに、それらの行列位置により、ＰＥ0（ＰＥ00）１０１、ＰＥ1（ＰＥ01
）１５１、ＰＥ2（ＰＥ10）１５３、及びＰＥ3（ＰＥ11）１５５について括弧に
おいて示されたように、ラベルを付けることもできることに留意されたい。ＳＰ
／ＰＥ0 １０１はフェッチコントローラ１０３を含み、３２ビット命令メモリ１
０５からの短命令語（ＳＩＷ）のフェッチを可能にする。このフェッチコントロ
ーラ１０３が、プログラムカウンタ（ＰＣ）、分岐機能、デジタル信号処理ルー
プ動作、割り込みのサポートなど、プログラム可能プロセッサにおいて必要とさ
れた典型的な機能を提供し、命令メモリ管理制御を提供し、これは、アプリケー
ションによって必要とされた場合、命令キャッシュを含むことができる。加えて
、ＳＩＷ Ｉ−フェッチ・コントローラ１０３は、３２ビットのＳＩＷをシステ
ムにおける他のＰＥに、３２ビット命令バス１０２によってディスパッチする。

【００１４】 この例示的システムでは、説明を簡素化するために共通の要素が全体を通して
使用されるが、実際の使用はそのように限定されない。例えば、結合されたＳＰ
／ＰＥ0 １０１における実行ユニット１３１を、制御機能に合わせて最適化され
た１組の実行ユニット、例えば、固定小数点実行ユニットに分離することができ
、ＰＥ0、ならびに他のＰＥ１５１、１５３及び１５５を、浮動小数点の応用例
に合わせて最適化することができる。この記載のために、実行ユニット１３１が
、ＳＰ／ＰＥ0及び他のＰＥにおける同じタイプのものであると仮定される。類
似の方法において、ＳＰ／ＰＥ0及び他のＰＥが５命令スロットｉＶＬＩＷアー
キテクチャを使用し、これは、超長命令語メモリ（ＶＩＭ）メモリ１０９、及び
、命令復号化及びＶＩＭコントローラ機能ユニット１０７を含み、これがＳＰ／
ＰＥ0のＩ−フェッチ・ユニット１０３からディスパッチされたような命令を受
信してＶＩＭアドレス及び制御信号１０８を生成し、これがｉＶＬＩＷにアクセ
スするために必要とされ、１０９における文字ＳＬＡＭＤによって識別され、Ｖ
ＩＭに格納される。ＭａｎＡｒｒａｙパイプライン設計は、分岐待ち時間を増大
させることなく、間接ＶＬＩＷメモリ・アクセス機構を提供し、これは、間接実
行ＬＶＩＷ（ＸＶ）命令のための動的に再構成可能な命令パイプラインを提供す
ることによって行い、これは「Methods and Apparatus to Dynamically Reconfi
gure the Instruction Pipeline of an Indirect Very Long Instruction Word
Scalable Processor」という名称の米国特許出願第０９／２２８，３７４号にお
いて、さらに詳細に記載されている。ｉＶＬＩＷのローディングは、「Methods
and Apparatus for Efficient Synchronous MIMD Operations with iVLIW PE-to
-PE Communication」という名称の米国特許出願第０９／１８７，５３９号にお
いて、さらに詳細に記載されている。また、ＳＰ／ＰＥ0及び他のＰＥに含まれ
ているものは、共通のＰＥ構成可能レジスタファイル１２７であり、これは、「
Methods and Apparatus for Dynamic Instruction Controlled Reconfiguration
Register File with Extended Precision」という名称の米国特許出願第０９／
１６９，２５５号において、更に詳細に記載されている。

【００１５】 ＳＰ／ＰＥ0の結合された特性により、データメモリ・インターフェイス・コ
ントローラ１２５が、メモリ１２１におけるＳＰデータによりＳＰコントローラ
の、及び、メモリ１２３におけるＰＥ0データによりＰＥ0の、データ処理必要性
に対処しなければならない。ＳＰ／ＰＥ0コントローラ１２５は、３２ビット・
ブロードキャスト・データバス１２６を介して送信されるデータのソースでもあ
る。他のＰＥ１５１、１５３及び１５５は、共通の物理データメモリ・ユニット
１２３'、１２３”及び１２３'''を含むが、それらに格納されたデータは一般に
、各ＰＥにおいて行われるローカル処理によって必要とされるように異なる。こ
れらのＰＥデータ・メモリへのインターフェイスも、ＰＥ1、2及び3における共
通の設計であり、ＰＥローカルメモリ及びデータバス・インターフェイス論理１
５７、１５７'及び１５７”によって示される。データ転送通信のためにＰＥを
相互接続するものは、クラスタスイッチ１７１であり、「Manifold Array Proce
ssor」という名称の米国特許出願第０８／８８５，３１０号、「Methods and Ap
paratus for Manifold Array Processing」という名称の米国特許出願第０９／
９４９，１２２号、及び「Methods and Apparatus for ManArray PE-to-PE Swit
ch Control」という名称の米国特許出願第０９／１６９，２５６号において、よ
り完全に記載されている。ホストプロセッサへのインターフェイス、他の周辺デ
バイス、及び／又は外部メモリを、多数の方法において行うことができる。完全
性のために示された主要な機構が、ＤＭＡ制御装置１８１に含まれ、これは、ス
ケーラブルなＭａｎＡｒｒａｙデータバス１８３を提供し、これがＭａｎＡｒｒ
ａｙコアの外部のデバイス及びインターフェイスユニットに接続される。ＤＭＡ
制御装置１８１が、これらの外部デバイスがバス１８５を介してＭａｎＡｒｒａ
ｙコアメモリとインターフェイスを取るために必要とされた、データフロー及び
バス裁定機構を提供する。

【００１６】 上に示された全ての特許は本発明の譲受人に譲渡され、全体として、参照によ
り本明細書に組み込まれる。

【００１７】 このとき、本発明に適合されるようなＭａｎＡｒｒａｙプロセッサ装置の特定
の詳細を参照すると、この手法は、二重間接機構を介した、効率的かつ柔軟性の
あるブロックデータ操作能力を提供するので、有利である。 （レジスタファイル索引付けプログラミング考察） 本発明の一態様によるレジスタファイル索引付け（ＲＦＩ）は、各処理要素に
おける、かつ、オペランドレジスタファイルを、直接ＳＩＷのフィールドを介す
るのではなく、二重間接機構を介して、或いは、専用ベクトル命令及びベクトル
ハードウェアを介して、或いは、要求された繰り返し又はループ命令により、ア
ドレス指定するためのアレイコントローラにおける、方法及び装置を指す。各実
行ユニットが、１つ又は複数のレジスタファイルの読取り及び書込みポートを動
作する。読取り又は書込みポートは、レジスタファイルに供給されたレジスタ選
択アドレス及び制御線、レジスタファイルから読み取り中であるレジスタデータ
のための読取りポート用のデータバス、及び、レジスタファイルへ書き込み中で
あるレジスタデータのための書込みポート用のデータバスからなる。これらのポ
ートのレジスタ選択論理への入力は、典型的には図１Ｂの従来技術の装置におい
て図示されたように、実行中である命令のビットフィールドからのみ来たもので
ある。図１Ｂでは、プロセッサの命令レジスタ１０において受信された命令が、
典型的にはレジスタファイル・アドレスを含み、これらが典型的には、レジスタ
１２、１４及び１６など、ポートアドレス・レジスタにおいてラッチされ、次い
で、レジスタファイル２０など、レジスタファイルをアドレス指定するために直
接使用されて、図１Ｂの格納ユニット２２、ロードユニット２４、ＡＬＵ２６、
ＭＡＵ２８及びＤＳＵ３０など、ユニットによる命令実行がサポートされた。

【００１８】 この典型的なレジスタ選択のための方法に加えて、本発明によるＲＦＩ動作に
より、各実行ユニットの各レジスタファイルポートを、以下で更に対象とされる
ような簡素な制御回路を使用して、二重間接機構を介して独立して制御すること
もできる。

【００１９】 （ＲＦＩ動作） ＲＦＩ動作を、ＭａｎＡｒｒａｙ ｉＶＬＩＷアーキテクチャに埋め込み、二
重間接機構によって呼び出すことができるので、有利である。３２ビット符号化
フォーマット２０１を有する例示的実行ＶＬＩＷ（ＸＶ）命令２００が、図２Ａ
に示される。命令構文、パラメータ又はオペランド、命令２００によって実行さ
れた動作を要約する構文／動作テーブル２０３が図２Ｂに示される。ＭａｎＡｒ
ｒａｙ ＲＦＩ動作が、ビット２０及び２１であるＲＦＩ動作ビット２０２を、
実行ＶＬＩＷ（ＸＶ）命令２００において、図２Ａに示されたように使用して、
ＲＦＩ動作を使用可能にする。

【００２０】 更なる詳細においては、ＸＶ命令２００が使用されて、指定されたＳＰ又はＰ
Ｅ ＶＬＩＷメモリ（ＶＩＭ）の個々の命令スロットが間接的に実行させられる
。ＶＩＭアドレスが、ベースＶＩＭアドレス・レジスタＶｂ（Ｖ0又はＶ1）に、
符号なし８ビットのオフセットＶＩＭＯＦＦＳを加えた和として計算される。個
々の命令スロットのいかなる組み合わせも、実行スロット・パラメータ「Ｅ＝｛
ＳＬＡＭＤ｝」を介して実行することができ、但し、Ｓ＝格納ユニット（ＳＵ）
、Ｌ＝ロードユニット（ＬＵ）、Ａ＝論理演算装置（ＡＬＵ）、Ｍ＝乗算累算ユ
ニット（ＭＡＵ）、及びＤ＝データ選択ユニット（ＤＳＵ）である。空の「Ｅ＝
」パラメータは、いかなるスロットも実行しない。ユニット影響フラグ（ＵＡＦ
）パラメータ「Ｆ＝［ＡＭＤＮ］」が、ＶＬＩＷについて指定されたＵＡＦを、
それがロードＶＬＩＷ（ＬＶ）命令を介してロードされたとき、オーバーライド
する。オーバーライドは、どの算術命令スロット（Ａ＝ＡＬＵ、Ｍ＝ＭＡＵ、Ｄ
＝ＤＳＵ）又は、なし（Ｎ＝ＮＯＮＥ）が、ＶＬＩＷのこの実行について条件フ
ラグを設定するために可能とされるかを選択する。オーバーライドは、ＬＶ命令
を介して指定されたＵＡＦ設定に影響を与えない。空の「Ｆ＝」は、ＶＬＩＷが
ロードされたときに、指定されたＵＡＦを選択する。レジスタファイル索引付け
（ＲＦＩ）パラメータ「Ｒ＝［０１Ｎ］」が使用されて、このＸＶの命令スロッ
トの間接実行についてＲＦＩが使用可能或いは使用不可にされる。「Ｒ＝０」（
図２ＡにおけるＲＦＩ動作ビット２０２＝００）であれば、ＲＦＩ動作が使用可
能にされ、ＲＦＩ制御レジスタグループ０が選択される。「Ｒ＝１」（ビット２
０２＝０１）であれば、ＲＦＩ動作が使用可能にされ、ＲＦＩ制御レジスタグル
ープ１が選択される。「Ｒ＝Ｎ」（ビット２０２＝１１）であれば、ＲＦＩ動作
が使用不可にされる。

【００２１】 ＲＦＩが使用可能にされたＸＶ命令により、第２の間接動作が開始される。第
２の間接動作は、実行される次のＸＶ命令において活動し始め、レジスタポート
・アドレスが、分離したＲＦＩ制御パラメータによって指定された方法において
制御されたハードウェアを自動的に増分することを介して、間接的に指定される
。ＲＦＩ動作が以下で、ＭａｎＡｒｒａｙパイプラインに関連して、主として、
パイプラインの復号化及び実行段階に関して記載される。ＲＦＩ制御は、４つの
部分、即ち、１）ＲＦＩ制御指定、２）ＲＦＩ初期化制御、３）ＲＦＩ更新制御
、及び、４）ＲＦＩ命令実行からなる。

【００２２】 （ＲＦＩ制御指定） ＲＦＩ制御指定は、ＲＦＩ制御レジスタを介して実行されることが好ましい。
各制御レジスタが、特定の実行ユニットによって使用されたレジスタポートにつ
いての全てのＲＦＩ制御情報を指定する。制御フィールドが各ポート用の制御レ
ジスタにあり、このフィールドが、ＲＦＩ動作がこの特定のポートについて使用
可能にされるかどうかを指定し、使用可能にされた場合、ＲＦＩレジスタ更新ポ
リシーを指定する。

【００２３】 ＲＦＩ制御レジスタは、図３Ａにおいて例示されたＭａｎＡｒｒａｙ雑レジス
タファイル（ＭＲＦ）３００を介してアクセスされる。このレジスタファイルは
、追加のレジスタを、制限されたＭＲＦアドレス空間内に、追加のレジスタを単
一のＭＲＦアドレスにアドレス対応することによって追加できることにおいて、
ユニークである。ＭＲＦ拡張レジスタ３０５及び３１５は、図３Ｂ及び図３Ｃに
おいてそれぞれ示され、ＭＲＦ拡張アドレスレジスタ（ＭＲＦＸＡＲ）３０１及
びＭＲＦ拡張データレジスタ（ＭＲＦＸＤＲ）３０２及び３０３を使用してアク
セスされる。２つのＭＲＦ拡張データレジスタ３０２及び３０３が提供されて、
実施が簡素化され、各組の拡張レジスタの所期の使用が分離される。レジスタア
ドレスが、図４の３２ビットＭＲＦＸＡＲレジスタ４１０のハーフワードＨ1又
はＨ0部分に、図７Ａ及び図７Ｂにおいて例示されたようなロード即値命令を使
用して書き込まれる。図３Ａ乃至図３Ｃ、及び図４Ａ及び図４Ｂの各部分の関係
が、以下でより十分に述べられる。

【００２４】

【表１】

【００２５】 現在好ましい実施形態では、５つの実行ユニットがＲＦＩ制御を有する。図３
Ｃは、例示的なセットのＲＦＩ制御レジスタの要約を示す。これらのＭＲＦＸレ
ジスタ５１０、５２０、５３０、５４０、５５０、５６０、５７０及び５８０が
、図５において更に詳細に示され、各制御レジスタが、指定された実行ユニット
用の読取り／書込みポートに割り当てられる。これらの実行ユニットには、論理
演算装置（ＡＬＵ）、乗算累算ユニット（ＭＡＵ）、データ選択ユニット（ＤＳ
Ｕ）、ロードユニット及び格納ユニットが含まれる。

【００２６】 レジスタが２つの制御グループ（５１０〜５４０）、２つの保存及び復元コン
テキストレジスタ（５５０及び５６０）、及び１つのレジスタ５８０において使
用されて、各制御グループのためのＲＦＩ制御の初期化が制御される。予約済レ
ジスタ５７０も示される。第１の制御グループ０が、図３ＣにおけるＲＦＩＤＬ
Ｓ0 ３１０及びＲＦＩＡＭ0 ３２０を含む。さらなる詳細が、図５のレジスタ５
１０及び５２０において示される。第２の制御グループ１が、ＲＦＩＤＬＳ1 ３
３０及びＲＦＩＡＭ1 ３４０を含み、さらなる詳細がレジスタ５３０及び５４０
において示される。

【００２７】 ｉＶＬＩＷが実行されたとき、制御グループの１つがＸＶ命令において、ビッ
ト２１及び２０という、図２の命令２００のＲＦＩビット２０２を介して指定さ
れて、このＶＬＩＷにおける命令によって使用された、いかなるポートのＲＦＩ
制御も可能にされる。本発明が、制御情報又は制御情報の部分集合を、直接命令
においてなど、指定するための別の機構を使用することを除外しないことは、理
解されよう。

【００２８】 具体的には、制御グループ０において、図５におけるＲＦＩＤＬＳ0 ５１０が
、単一のロードＲtポート５０１、単一の格納Ｒsポート５０２、ＤＳＵ Ｒy５０
３、Ｒx５０４及びＲt５０５用の３つのオペランド・ポートのためのポート制御
情報を含む。制御グループ０における第２のレジスタ、ＲＦＩＡＭ0 ５２０が、
ＭＡＵ Ｒy５２１、Ｒx５２２、Ｒt５２３用の３つのオペランドポート、及び、
ＡＬＵ Ｒy５２４、Ｒx５２５及びＲt５２６用の３つのオペランドポートのため
の、ポート制御情報を含む。２つの制御グループに関連付けられたものは、初期
化開始ビットであり、これらは、図３ＣのＲＦＩＳｔａｒｔレジスタ３８０にお
ける、より詳細には図５のレジスタ５８０における、制御グループ０及び１につ
いて含まれる。制御グループ０では、初期化開始ビットがＨ0ハーフワード５８
１に、以下のように実行ユニットにつき単一のビットと共に位置する。即ち、格
納ポート開始０ビット−４ ５８７、ロード・ポート開始０ビット−３ ５８６
、ＡＬＵポート開始０ビット−２ ５８５、ＭＡＵポート開始０ビット−１ ５
８４、及び、ＤＳＵポート開始０ビット−０ ５８３である。類似の方法におい
て、第２の制御グループ１のための制御レジスタＲＦＩＤＬＳ1 ５３０、ＲＦＩ
ＡＭ1 ５４０が、図５に示されるようにセット・アップされる。制御グループ１
のための初期化開始ビットは、ＲＦＩＳｔａｒｔ５８０のＨ1ハーフワード５８
２に位置する。他の２つのＲＦＩレジスタＲＦＩＤＬＳＩ５５０及びＲＦＩＡＭ
Ｉ５６０が、コンテキスト保存及び復元動作のサポートにおける割り込みにおい
て、ポートアドレス値を格納してポートアドレスの値を保存する。

【００２９】 制御パラメータが、必要とされたセットの制御情報を表現することができる、
いかなるフォーマットを有する可能性もあり、これは、本発明が特定のフォーマ
ットを必要としないからであることに留意されたい。レジスタファイル・ポート
のための例示的フォーマット６００が、より詳細に図６に示される。ＲＦＩパラ
メータが４ビットに、列６０１及び６０２において示されたように符号化される
。この制御情報が、次のＲＦＩ命令実行において選択される次のレジスタのアド
レスを生成するために適用される、更新のタイプを指定する。現時点の好ましい
実施形態では、制御パラメータが使用されて、レジスタアドレスに加算される更
新増分値６０３が選択され、選択することができる最大順次（１ずつ増分する）
レジスタファイルアドレス範囲（ＲＦＢＳ）６０４が指定される。以下で更に記
載されるように、開始レジスタがこれらのパラメータと共に、索引によって選択
することができる実際のレジスタセットを決定する。列６０５〜６１１が使用さ
れて、図８及び図９に示された間接ベクトル装置の動作が記載される。これらの
列６０５〜６１１では、「ｘ」が「配慮しない」状態を表す。列６１２は、適用
可能ユニット列であり、どの実行ユニットに制御パラメータが適用されるかを指
定する。

【００３０】 （ＲＦＩ初期化制御） ＲＦＩ初期化は２つのステップにおいて行われ、これらは図８及び図９を参照
して最適に理解される。図８は、算術演算装置におけるポート論理のための例示
的ＲＦＩ装置８００を示す。図９は、ロード及び格納ユニットにおけるポート論
理のための例示的ＲＦＩ装置９００を示す。この例示的記載は低コストの構成を
表し、これは、ＡＬＵ、ＭＡＵ及びＤＳＵユニット用の制御グループ０、及び、
ロード及び格納ユニット用の制御グループ０及び１を使用する。これは、図５に
おいて概説されたアーキテクチャの記述の部分集合であり、プログラマの制約を
表し、全てのオプションが、制御グループ０における全ての実行ユニットについ
て使用可能であるが、制御グループ１は主としてブロック移動、保存及び復元動
作について使用される。ＲＦＩ ＸＶ命令が、第２の制御グループ１を実施にお
いて選択し、算術演算装置上の制御グループ０のみを可能とし、算術演算装置は
、制御グループ１が指定されたときでも、制御グループ０指定に省略時指定され
る。この部分集合が実施の費用を最小化し、以下のようにより詳細に記載される
。

【００３１】 最初に、各レジスタファイルポートについての、図６に例示されたような制御
情報が、ＲＦＩ制御レジスタ８１０及び９１０に、ロード即値（ＬＩＭ）命令７
００の使用によって書き込まれ、この符号化フォーマットが図７Ａに示され、こ
の構文／動作７１０が図７Ｂに示される。ＬＩＭ命令７００が最初に使用されて
、図４のロードＭＲＦＸＡＲハーフワードＨ1 ４１０がロードされて、図３Ａに
おけるＭＲＦＸＤＲ2 ３０３へマップされる所望の拡張ＲＦＩ制御レジスタがセ
ットアップされる。次いで、ＬＩＭ命令がデータ値を所望の制御レジスタへ、Ｍ
ＲＦＸＤＲ２用のアドレスを使用することによってロードする。制御レジスタの
各ハーフワード区間が別々に、ＬＩＭ命令の定義によってロードされる。

【００３２】 明瞭にするため、命令レジスタ８１４Ｈ0ハーフワードビット(１５−０)から
のＬＩＭデータパスが図示されない。このデータパスが選択的に制御されて、Ｌ
ＩＭ命令のＨ0ハーフワードが、図５において列挙されたＭＲＦ拡張レジスタの
いずれかの低又は高ハーフワード部分にロードされる。例えば、ＬＩＭ命令が、
図５のＲＦＩＡＭ0レジスタ５２０のＨ1部分への、そのＨ0ハーフワードのロー
ディングを引き起こすことができる。図８の共通の算術ＲＦＩポート制御論理の
参照において、ＲＦＩＡＭ0の３つの制御部分のうち１つが、８１０など、この
ポート用の更新制御レジスタ０において、この場合はＡＬＵ８５２についてロー
ドされる。類似の方法において、他の２つのポート制御値が、それら自体のＲＦ
Ｉポート制御論理に含まれたそれら自体のポート更新制御レジスタ０にロードさ
れる。他のＭａｎＡｒｒａｙ命令がＲＦＩ制御レジスタを、ＭＲＦデータバス８
０９の使用を介してロードすることができる。ＭＲＦデータバス８０９は、ＲＦ
Ｉポートレジスタを、例えば、文脈切換え動作中に保存するためにも使用される
。特定のＬＩＭ命令の記載は、以下の通りである。ＬＩＭ命令のハーフワード形
式が、１６ビットの即値（イミーディエイト値）をＳＰ又はＰＥ目標レジスタＲ
tの上位ハーフワード（Ｈ1）又は下位ハーフワード（Ｈ0）にロードする。１６
ビット即値が、符号「中間」値として解釈され、「−３２７６８」から「６５５
３５」の範囲におけるいかなる値も受け入れられることを意味する。これは、「
−３２７６８」から「＋３２７６７」の２の補数符号付き値範囲、及び、「０」
から「６５５３５」の符号なし値範囲を包含する。

【００３３】 ＬＩＭ命令のワード形式が、符号付き拡張１７ビット即値を目標レジスタにロ
ードする。１７ビット符号付き値を、「−６５５３６」から「６５５３５」の範
囲におけるいかなる値にすることもできる。ＬＩＭのワード形式のための符号化
が、値の絶対値をＩＭＭ１６フィールドに置き、符号ビットが図７Ａに示された
ＬＯＣフィールドビット２３及び２２である。ＬＯＣフィールドが、上位ハーフ
ワードが全て１のビットで満たされるか、全て０のビットで満たされるかを決定
する。

【００３４】 ＲＦＩ初期化の第２のステップでは、開始ビット、例えば、ＤＳＵ８５４のた
めのビット５８３が、ＲＦＩ開始レジスタ、図５のＲＦＩＳｔａｒｔにおいて設
定され、これが、各算術実行ユニットのポートのための開始ビット及びｍｕｘ制
御ブロック８１２、及び、ロード又は格納ユニットのポートのためのブロック９
１２に位置する。各開始ビットが、実行ユニットに属する全てのポートのための
初期化を制御する。これが現時点での好ましいフォーマットであるが、本発明は
このフォーマットに制限されない。このビットを設定する動作が、このレジスタ
に書き込むことができるいかなる命令によっても実行される。このタイプの少な
くとも１つの命令が使用可能である。このビットの設定の後、この特定のグルー
プ及び実行ユニットのためのＲＦＩ制御を呼び出す次の命令が、以下で「ＲＦＩ
命令」と呼ばれ、命令語におけるフィールドによって最初に選択されたその実行
ユニットのオペランドレジスタを有し、次いで、このグループ及び実行ユニット
のための次のＲＦＩ命令により、図８及び図９に示されたＲＦＩ論理の制御下で
選択されたその実行ユニットのオペランドレジスタを有する。ＲＦＩ ＸＶ命令
により、図２Ａ及び図２Ｂにおいて記載されたように、ＳＩＷのＶＬＩＷセット
がローカルのＶＩＭ（本明細書で図１ＡにおけるようなＭａｎＡｒｒａｙ実施の
ために記載されたような５つのＳＩＷ）から間接的に検索される。例えば、５つ
のＳＩＷのセットの１つが、図８に示されたような命令レジスタ８１４にロード
される。フェッチされたＳＩＷ ＲtのポートのためのポートＲＦＩ論理も、図８
に示される。フェッチされた命令の最初の実行では、Ｒtポートアドレス８１６
がＲＦＩブロック動作のための開始アドレスである。Ｒtポート・アドレス８１
６がマルチプレクサ８１４を介して、開始ビット及びｍｕｘ制御ブロック８１２
によって制御信号８１３を介して制御されるように、ポートアドレス・レジスタ
８１６へ、マルチプレクサ出力８１１を介して渡される。Ｒtポートアドレスは
、このとき出力８１１において含まれ、復号化パイプライン段階の最後でポート
アドレス・レジスタ８１６にラッチされる。ポートアドレス・レジスタ８１６の
出力が直接、レジスタファイル８１８を、信号パス８１７を介してアドレス指定
する。オペランドがレジスタファイル８１８から選択され、ＳＩＷ動作が、指定
された実行ユニットにおいて実行される。

【００３５】 ＲＦＩ ＸＶ命令の次の発行において、オペランドが間接的にＲＦＩ論理から
指定される。これは、動作シーケンスにおける第２の間接指定である。第１の間
接指定は、ＲＦＩ ＸＶ命令を介したものであり、これは間接的にＳＩＷを指定
し、第２の間接指定は、ＲＦＩ制御パラメータを介してセット・アップされたよ
うなＲＦＩ論理を介したものである。これを実施するため、動作更新制御レジス
タ０ ８１０、更新加算器論理８３０、索引付きポート・ルック・アヘッド・レ
ジスタ８２０、マルチプレクサ８１４及び８２２、及び、更新制御論理８２４が
使用されて、更新されたポートアドレスが生成され、これが、後に続くＲＦＩ命
令実行において使用される。

【００３６】 基本概念は、マルチプレクサ８１４のアドレス出力８１１が、復号化サイクル
において十分早期に使用可能であり、更新加算器論理８３０が更新制御論理８２
４信号に基づいてアドレスを更新できるようにすることである。更新されたアド
レス８１９がｍｕｘ制御信号８１５によって選択されてマルチプレクサ８２２を
通過し、索引ポート・ルック・アヘッド・レジスタ８２０に、復号化の最後に、
現在のポートアドレス８１１がポートアドレス・レジスタ８１６にロードされる
と同時にロードされる。次のＲＦＩ命令において、ルック・アヘッド・レジスタ
値８２１が、フェッチされたＳＩＷオペランド・ポート・アドレス値の代りに使
用され、次の実行サイクルのためのポートアドレス・レジスタ８１６にラッチさ
れ、その間に、更新加算器論理が再度、使用される次のポートアドレスを準備中
である。ＲＦＩ開始ビットの設定の後に続く最初のＲＦＩ命令の後、開始ビット
がクリアされ、後続のＲＦＩ命令に、それらのＳＩＷオペランドレジスタを、対
応する索引付きポート・ルック・アヘッド・レジスタによって選択させるように
する。開始ビット及びｍｕｘ制御ブロック８１２が、命令のレジスタが命令フィ
ールドによって選択されるか、ＲＦＩ索引付きポート・ルック・アヘッド・レジ
スタによって選択されるかを決定するための制御を提供する。その入力は、命令
演算コード８０７、更新制御レジスタ０ ８１０、及びＲＦＩイネーブル信号８
２５から来る。これらの信号が、パイプラインにおける命令の進行を指示するパ
イプライン制御信号（図示せず）と共に、レジスタ選択ソースを、マルチプレク
サ８１４を介して決定する。

【００３７】 索引付きポート・ルック・アヘッド・レジスタ８２０の使用により、非ＲＦＩ
命令を、ＲＦＩレジスタアドレス・シーケンスに影響を与えることなく、ＲＦＩ
動作の間で混合することができる。非ＲＦＩ命令が検出されたとき、ＲＦＩ論理
が、非ＲＦＩ命令の実行中に、必要とされたＲＦＩ状態を保持する。

【００３８】 （ＲＦＩ更新制御） ＲＦＩ動作が呼び出されたとき、レジスタファイル８１８における１つ又は複
数のレジスタのアドレスが、ＲＦＩ論理によって供給される。この論理が、次の
サイクルのためのレジスタアドレスを、復号化サイクルの早期の段階において使
用可能なアドレスから定数を加算或いは減算し、特定のセットのレジスタアドレ
ス内で生成されたポートアドレスを維持することによって、更新する。現在の好
ましい実施形態では、これが、増分値、及び、図６に示されたようなレジスタフ
ァイル・ブロック・サイズ（ＲＦＢＳ）６０４を、制御される各ポートについて
指定することによって行われる。好ましい実施形態では、ＲＦＢＳ値が、１、２
、４、８など、２の整数の累乗であり、論理的に、レジスタファイルを、ブロッ
クにつきＲＦＢＳ順次アドレス指定されたレジスタを有するレジスタのブロック
に区分させる。開始レジスタＲs（Ｒcurrent＝最初の更新におけるＲs）、ＲＦ
ＢＳ値Ｍ、下限の商Ｑ＝［Ｒs／Ｍ］、及び正更新増分ｋと仮定すると、シーケ
ンスにおける次のレジスタ番号、Ｒnextが、以下によって与えられる。

【００３９】 Ｒnext＝（（Ｒcurrent＋ｋ）ｍｏｄ Ｍ）＋Ｑ×Ｍ Ｒs／Ｍの余りが、下限演算により無視されるので、Ｑ×Ｍの値≠Ｒsである。

【００４０】 一例として、開始レジスタポート・アドレスが「５」であり、即ち、最初の演
算のためのＲcurrentとも等しいＲs＝Ｒ５であると仮定する。また、更新増分が
ｋ＝２であり、ＲＦＢＳがＭ＝８であると仮定する。図６において、この例示的
設定が行６２０に対応し、これは、図８で対応する信号値を以下のように列挙す
る。即ち、Ｇ３＝ｘ ６０６及び８３１、Ｇ２＝０ ６０７及び８３２、Ｇ１＝
１ ６０８及び８３３、Ｇ０＝１ ６０９及び８３４、Ｘ１＝１ ６１０及び８
３５、及びＸ０＝０ ６１１及び８３６である。信号Ｘ１及びＸ０が、更新加算
器論理８３０への２入力による増分を提供する。ゲート信号Ｇ３、Ｇ２、Ｇ１、
及びＧ０が、任意の開始レジスタが与えられたブロックサイズを維持する。更新
加算器論理８３０は、５つの標準全加算器８６１、８６２、８６３、８６４及び
８６５からなり、図１０において更に詳細に示される。図１０の全加算器１００
０の実行信号Ｃi+1 １００５が、更新加算器８３０の各段階からの実行信号８４
１〜８４４に対応する。これらの実行信号が、ＡＮＤゲート８４５〜８４８、及
び、図６の指定された制御記述によって必要とされたモジュロ加算器を効果的に
作成するゲート制御信号８３１〜８３４によってゲートされる。これらの仮定で
は、ＲＦＩを使用してこのポートを指定する連続命令が、レジスタに、以下の順
序でアクセスする。即ち、Ｒ５、Ｒ７、Ｒ１、Ｒ３、Ｒ５、Ｒ７などである。開
始レジスタがＲ８であった場合、シーケンスは、Ｒ８、Ｒ１０、Ｒ１２、Ｒ１４
、Ｒ８、Ｒ１０などである。本発明は、２の累乗でない増分及び／又はＲＦＢＳ
を使用することを除外せず、その内部で動作するためのレジスタアドレス・シー
ケンスを指定する別の機構を使用することも除外しない。例えば、読取り専用メ
モリを使用して、更新制御論理８２４及び更新加算器論理８３０を置き換えて、
望まれたいかなる所望のレジスタポート・アドレス・シーケンスも提供すること
ができる。メモリ・ブロックを使用することで実施配線問題を引き起こす可能性
があるので、離散論理において更新機能を実施できるようにすることが、現在好
ましい方法である。

【００４１】 図９は、ロード及び格納ユニットのためのＲＦＩ論理９００を示し、これらは
２つの制御レジスタグループ９１０及び９５０をそれぞれ使用するように識別さ
れている。ＸＶ命令が、どのグループが使用されるかを、図２のビット２１〜２
０ ２０２を介して指定する。例示的システムでは、制御レジスタグループ１が
間接的に指定されたとき、ＶＩＭからフェッチされたロード及び格納ＳＩＷが、
ｍｕｘ制御信号９５１を介してマルチプレクサ９５２を通じて選択されたような
更新制御レジスタ１ ９５０を使用するが、算術演算装置は制御レジスタグルー
プ０を使用することに省略時指定される。代替実施では、図９のＲＦＩポート論
理を、各算術実行ユニットについて使用することができ、全ての実行ユニットに
ついて２つのＲＦＩコンテキストを提供する。

【００４２】 ＶＬＩＷプロセッサでは、レジスタファイルの全てのポートを、現在記載され
たＸＶ命令など、単一の命令のためのＲＦＩ制御下で有することが可能である。
ＲＦＩポート論理は実行ユニットの間で独立しているので、ポートを個別に、Ｓ
ＩＷ実行ユニット特有の命令によって制御することができる。これは、別の命令
又は命令のグループが、ＸＶ命令に加えて、独立ＲＦＩ制御（即ち、異なる組の
制御パラメータ）を必要とした場合、別の制御レジスタのグループを割り当てる
ことができるという意味である。ＲＦＩセット・アップ待ち時間が相対的に短い
ので、図５において記載されたような制御レジスタ・セットを、容易に他のＲＦ
Ｉ命令と共有することができる。

【００４３】 別のレジスタファイル索引付け装置１１００が、図１１に示される。このＲＦ
Ｉ機構はなお、図８及び図９に関して論じられた他のＲＦＩ手法において概説さ
れた二重間接機構を使用する。しかし、図１１の手法では、プログラミングの制
約が強制され、処理中のデータのブロックについて、ＲＦＩ動作を非ＲＦＩ動作
と混合できないことが必要である。この手法は、図８及び図９において使用され
た、ＲＦＩ及び非ＲＦＩ命令を混合することができる手法とは異なる。いくつか
の製品定義では、これは問題ではなく、図１１の簡素化されたハードウェア手法
を使用することができる。

【００４４】 図１１の装置１１００の動作は、先のＲＦＩ手法の動作と類似している。例え
ば、ＲＦＩ初期化のための開始ビットが、先に記載されたように使用される。図
１１における主な違いは、図８のレジスタ８２０のような、索引付きポート・ル
ック・アヘッド・レジスタが使用されないことである。むしろ、ポート・アドレ
ス・レジスタ１１１６がなおレジスタファイル１１１８をアドレス指定するが、
更新加算器論理１１３０動作が時間において変位され、図８において使用された
手法と比較されるように、ラッチされたポート・アドレス・レジスタ出力１１１
７において実行サイクル中に動作する。次の実行サイクルのための準備において
、更新加算器論理１１３０がポート・アドレス・レジスタ１１１６の出力１１１
７を、このポートのためのＲＦＩ更新制御レジスタ１１１０によって指定された
ように更新する。この実行サイクルの終了まで、マルチプレクサ１１１４が制御
入力１１１３を介して制御されて、更新加算器論理出力１１１９が選択されて、
マルチプレクサ１１１４を介して出力１１１１に渡される。次いで、マルチプレ
クサ１１１４出力１１１１がポート・アドレス・レジスタ１１１６において、次
の実行サイクルの開始のときにラッチされ、それにより、先にＲＦＩ制御セット
・アップによって指定されたようなレジスタファイル・ポート・アドレスを更新
する。

【００４５】 ＸＶ ＲＦＩ使用可能装置に加えて、ＲＦＩを使用可能にする他の手段が使用
される。この追加の機構の目的は、ＲＦＩ順序付けを、ＶＬＩＷ（ＸＶ）プログ
ラミング・モデルにおいてのみ使用されることから切り離すことである。ブロッ
ク・ロード、ブロック格納、及びブロック移動動作を単一の命令実行によりサポ
ートし、これを、ＳＰにおいて独立で、或いは、ＰＥにおいて同時に行うことが
できることが望ましい。追加のビットをＳＩＷにおいて使用してこの動作を指定
するよりもむしろ、これは本発明によって除外されないが、ＲＦＩを使用可能に
する代替間接機構が使用される。このＳＩＷにおけるビットの節約は、標準動作
符号化のための命令フォーマットのよりよい使用を可能にするが、本発明によっ
て提供されたＲＦＩ機能性を達成するための能力を除外しない。この代替機構は
、ＭＲＦにおいて特定の場所をアドレス指定することができるいかなるＳＩＷに
よっても動作する。ＭＲＦにおける多数の場所をこのために提供することができ
るが、これを除外する可能性のある、特定の実施における他の使用がある。この
代替ＲＦＩ使用可能機能を記載するため、図３ＡにおけるＲＦＩＬＳＤ３０４に
ついて示されたような、ＭＲＦにおける１つの場所が使用される。

【００４６】 このＲＦＩ使用可能機構を使用するため、ハードウェア復号化論理が拡張され
て、ＲＦＩイネーブル信号が、ＸＶ ＲＦＩ命令が受信されたときだけでなく、
ロード、格納又はＤＳＵ命令がＳＰ又はＰＥ命令レジスタにおいて受信されたと
きにも生成され、これがＲＦＩＬＳＤアドレスを、ロードＲt、格納Ｒs又はＤＳ
Ｕ Ｒt又はＲsオペランドとして指定する。この代替ＲＦＩ使用可能機構を使用
する前に、ＲＦＩ制御レジスタがセットアップされ、ブロック・ロード、格納又
はＤＳＵ動作において使用される初期レジスタを指定することが必要とされる。
開始ビットは、この代替ＲＦＩ使用可能機構において使用されず、これは、ブロ
ック・シーケンスの開始アドレスがポート制御レジスタに格納されるからである
。ロード、格納又はＤＳＵ命令を受信すると、これはＲＦＩＬＤＳビットをオペ
ランド・アドレスとして使用し、ＲＦＩモードが使用可能にされ、各レジスタ・
オペランド・アドレスが、事前にセットアップされたポート（オペランド）アド
レスで、図８、図９及び図１１の各ＲＦＩ論理において示されたようなＲＦＩポ
ート論理によって、置換される。ＲＦＩ及び非ＲＦＩ動作は、図８及び図９のハ
ードウェアを使用するときに混合することができる。実際に、ロード、格納及び
ＤＳＵ制御レジスタ、図９に示されたようなグループ０及び１のために２つのコ
ンテキストを使用することによって、次いで、第１のデータのブロックにおける
ＲＦＩ ＸＶ動作、第２のデータのブロックにおけるＲＦＩＬＳＤを使用するＲ
ＦＩ動作、及び非ＲＦＩ動作を混合することができる。算術ポート・レジスタ・
オペランド・アドレス範囲の適切な拡張によって、算術命令が、ＲＦＩＬＳＤア
ドレスを参照することによって、ＲＦＩを算術命令実行のために呼び出させるこ
とができることを理解されたい。

【００４７】 （ＲＦＩ命令実行） ＲＦＩ動作は、命令語に含まれた制御情報を介して使用可能にされる。この制
御情報が使用されて、従来のレジスタアドレス選択フィールド（命令に含まれた
オペランドアドレス・フィールド）が使用されるかどうか、或いは、レジスタの
ＲＦＩ選択が使用されるかどうかが指定される。現在好ましい実施形態では、命
令における制御情報、図２の間接ＶＬＩＷ ＸＶ命令ビット２１及び２０ ２０
２が、ＲＦＩ動作を制御するために使用される制御レジスタ又はレジスタのセッ
トを間接的に指定する。これらの制御レジスタ・グループの１つ又は複数が、図
５においてみられるように、ＲＦＩ制御のために使用可能である。ＸＶ ＲＦＩ
命令が、ＲＦＩモードを使用可能にし、ＲＦＩ動作を制御するための制御レジス
タ・グループを選択する。図５に示されたＲＦＩ制御レジスタのグループ５１０
〜５８０が、すべてのレジスタ・ポートがＲＦＩ制御されることを可能にし、あ
らゆる実行ユニットがＲＦＩモードで同時に動作できることを意味する。

【００４８】 ＭａｎＡｒｒａｙプロセッサがそのパイプラインの実行段階を、レジスタファ
イルへのライト・バックにより終了することに留意されたい。この手法は、ライ
ト・バック・サイクルの後の次のサイクルが、この結果を次の動作において使用
できるようにする。懸命なプログラミングによって、次いで、ベクトル演算の連
鎖がアーキテクチャにおいて固有である。分離した迂回パスを、実行ユニットに
おいて連鎖をサポートするために設ける必要はない。

【００４９】 本発明に係るＲＦＩの例示的使用に関する考察がこのとき提示されて、本発明
のいくつかの有利な態様が例示される。増分値１、ＲＦＢＳ値（Ｍ）２の累乗、
開始レジスタＲ２と仮定すると、レジスタアドレスが、偶数レジスタＲ２及びそ
の対応する奇数レジスタ（アドレス＋１）Ｒ３という、２つのレジスタの間で交
替する。ＲＦＢＳ＝４では、レジスタがサイクルを、増分１で４つの値の中でア
ドレス指定する。以下の表は、いくつかのアドレス・シーケンスを示す。

【００５０】

【表２】

【００５１】 簡素な行列ベクトル乗算を、図１Ａのプロセッサ１００など、４−ＰＥ ＳＩ
ＭＤ ＶＬＩＷ ＭａｎＡｒｒａｙプロセッサにおいて計算することが望まれる
と仮定する。さらに、以下の命令タイプが使用可能であると仮定する。

【００５２】

【表３】

【００５３】 また、４×４行列Ａが４つのＰＥであるＰＥ0、ＰＥ1、ＰＥ2及びＰＥ3に分配
され、以下の表に示されたように、各ＰＥが行列の行を、レジスタＲ４、Ｒ５、
Ｒ６及びＲ７において含むようにする（ＰＥ０が行０を得る、ＰＥ1が行１を得
る、など）と仮定する。

【００５４】

【表４】

【００５５】 ４×１ベクトルのシーケンスがメイン（ＳＰ）メモリ１０５から読み込まれ、
行列によって乗算され、結果がローカルのＰＥメモリ１２３、１２３'、１２３
”及び１２３'''に格納された場合、適切な順序アルゴリズムが、Ｒ２が最初に
ゼロであったと仮定された場合、以下のようになる可能性がある。

【００５６】

【表５】

【００５７】 このアルゴリズムをＶＬＩＷ命令により実行すると、以下を生じる。

【００５８】

【表６】

【００５９】 これらのＶＬＩＷ命令の間の唯一の違いがＭＡＣ命令の第２のレジスタ指定で
あっても、これは、４ＶＬＩＷタイプの命令に加えて、単一のロードＬＤＢ及び
単一の格納ＳＴ命令を必要とする。

【００６０】 このとき、この例がＲＦＩを使用して実行された場合、処理は以下のようにな
る。すなわち、Ｒ２及びＲ０が共にゼロに初期化され、レジスタファイル索引付
けが、ＸＶ命令によって間接的に実行されたＶＬＩＷに関連付けられた以下のパ
ラメータと共に使用されると仮定する。

【００６１】

【表７】

【００６２】 このとき、コードを小型のＶＬＩＷ形式において書くことができ、第２のレジ
スタＲＦＩシーケンスがＲ７→Ｒ４→Ｒ５→Ｒ６→Ｒ７などで開始する。

【００６３】

【表８】

【００６４】 最終的な効果は、９個の命令を４個の命令に減らすことである。より少ないＶ
ＬＩＷが使用される事実が、実行されるｉＶＬＩＷの数、及び、ＭａｎＡｒｒａ
ｙアーキテクチャにおいてロードされなければならないＶＬＩＷの数も減らす。
これらの節約は間接的であるが、微々たるものではなく、これは、ＶＬＩＷメモ
リ（ＶＩＭ）がチップの資源において高価なものに相当するからである。ＲＦＩ
動作が、必要とされるＶＬＩＷメモリの量を減らし、従って、より高価でないチ
ップを可能にする。

【００６５】 本発明を、現在好ましい実施形態の様々な態様に関連して開示したが、本発明
を適切に、後に続く特許請求の範囲に適合する他の環境及び応用例に適用できる
ことは、理解されよう。

【図面の簡単な説明】

【図１Ａ】 本発明と共に使用するために適した、２×２のマンアレイｉＶＬＩＷプロセッ
サを例示する図である。

【図１Ｂ】 典型的な従来技術のレジスタ・アドレッシング機構を例示する図である。

【図２Ａ】 本発明に係るＲＦＩ使用可能ビットによるＸＶ命令符号化を例示する図である
。

【図２Ｂ】 本発明における使用のために適したＸＶ構文／動作の記述を例示する図である
。

【図３Ａ】 ＲＦＩ制御レジスタの場所を識別するＭａｎＡｒｒａｙ雑レジスタファイル（
ＭＲＦ）を例示する図である。

【図３Ｂ】 ＭＲＦＸ１拡張レジスタを例示する図である。

【図３Ｃ】 ＭＲＦＸ２拡張レジスタを例示し、シーケンスプロセッサ（ＳＰ）及び処理要
素（ＰＥ）において使用されたＲＦＩレジスタを識別する図である。

【図４Ａ】 拡張レジスタの選択を制御するＭＲＦＸＡＲレジスタを例示する図である。

【図４Ｂ】 ＭＲＦＸＤＲ１及びＭＲＦＸＤＲ２のためのデータフォーマットを例示し、Ｒ
ＦＩ制御レジスタが、図４ＡのＭＲＦＸＡＲレジスタ値によって指定されたよう
にマップされる図である。

【図５】 本発明と共に使用するための好ましいＲＦＩ制御レジスタを例示する図である
。

【図６】 各ＲＦＩポートについて使用された例示的な特定の制御符号化を例示する図で
ある。

【図７Ａ】 本発明のＲＦＩ制御値をロードするために使用することができる、適切なロー
ド即値（ＬＩＭ）命令符号化を例示する図である。

【図７Ｂ】 ＬＩＭ構文／動作の記述を例示する図である。

【図８】 本発明に係る算術実行ユニットのための例示的ＲＦＩ制御ブロック図を例示す
る図である。

【図９】 本発明に係るロード及び格納実行ユニットのための例示的ＲＦＩ制御ブロック
図を例示する図である。

【図１０】 本発明に係る一実施形態における、各ＲＦＩポート論理における更新加算器論
理ユニットにおける使用のための、従来の全加算器を例示する図である。

【図１１】 本発明に係る一実施形態における、算術実行ユニットのためのコスト削減型Ｒ
ＦＩ制御ブロック図を例示する図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ペカネック， ジェラルド， ジー． アメリカ合衆国 ノースカロライナ州 27511， キャリー， ストーンライヒ ドライブ 107 (72)発明者 マーチャンド， パトリック， アール． アメリカ合衆国 ノースカロライナ州 27502， エイペックス， キャッスルバ ーグ ドライブ 2439 Ｆターム(参考） 5B013 AA02 AA06 BB07 DD00 5B033 AA13 CA11 DD01 【要約の続き】 化を可能にし、必要とされるＶＬＩＷ命令の数を最小化 する。

Claims (18)

【特許請求の範囲】
1. 【請求項１】 レジスタファイル索引付けを有するデータ・プロセッサであ
   って、 命令シーケンサ、及び最大Ｎ個の命令を並行して実行することができるＮ個の
   実行ユニットと、 前記Ｎ個の実行ユニットによって読み取りかつ書き込みされたデータオペラン
   ドを含むレジスタを有する複数のレジスタファイルとを含み、各レジスタファイ
   ルは前記Ｎ個の実行ユニットへの読取りポート及びそこからの書込みポートを有
   し、さらに、 各実行ユニットに関連付けられた読取り及び書込みポートを含み、これらが制
   御回路及びレジスタファイル索引（ＲＦＩ）レジスタを関連付けており、これに
   より、レジスタを、特定の実行ユニットで使用可能にされた命令語のフィールド
   、又は、前記レジスタファイル索引レジスタの内容を使用して、アドレス指定す
   ることが可能であることを特徴とするデータプロセッサ。
2. 【請求項２】 前記プロセッサがＶＬＩＷプロセッサであることを特徴とす
   る請求項１に記載のデータプロセッサ。
3. 【請求項３】 前記プロセッサがｉＶＬＩＷプロセッサであることを特徴と
   する請求項１に記載のデータプロセッサ。
4. 【請求項４】 前記プロセッサが、ＭａｎＡｒｒａｙアーキテクチャにおい
   て類似の方法で構成された複数のプロセッサの１つであることを特徴とする請求
   項１に記載のデータプロセッサ。
5. 【請求項５】 制御機構をさらに含み、それにより、命令が任意選択的に１
   つ又は複数のＲＦＩレジスタを使用して、そのレジスタファイル・オペランドの
   ためのアドレスを供給することを特徴とする請求項１に記載のデータプロセッサ
   。
6. 【請求項６】 制御機構をさらに含み、それにより、前記ＲＦＩレジスタを
   任意選択的に、各使用の後に、定数をその現在のレジスタ・アドレスから加算或
   いは減算し、それにより異なるレジスタをその次の使用のために選択することに
   よって、自動的に更新することを特徴とする請求項１に記載のデータプロセッサ
   。
7. 【請求項７】 前記制御機構による前記更新が更に前記選択されたレジスタ
   に、レジスタの多数の可能なプログラム可能セットの１つの中を、セット内の特
   定のレジスタで開始して巡回させることを特徴とする請求項６に記載のデータプ
   ロセッサ。
8. 【請求項８】 各ポートのレジスタ索引を、更新方法及びレジスタ・アドレ
   ス・セットについて独立して構成することができ、或いは、任意選択で、レジス
   タファイル索引付けについて使用不可にすることができるように動作可能な制御
   機構をさらに含むことを特徴とする請求項１に記載のデータプロセッサ。
9. 【請求項９】 各レジスタファイル・ポートに関連付けられた前記ＲＦＩレ
   ジスタを自動的に、命令において指定されたレジスタ・フィールドから初期化す
   ることができるように動作可能な制御機構をさらに含むことを特徴とする請求項
   １に記載のデータプロセッサ。
10. 【請求項１０】 レジスタファイル索引（ＲＦＩ）制御方法であって、 ＲＦＩ制御指定のステップと、 ＲＦＩ初期化制御のステップと、 ＲＦＩ更新制御のステップと、 ＲＦＩ命令実行のステップとを含むことを特徴とする方法。
11. 【請求項１１】 前記ＲＦＩ制御指定のステップが、特定の実行ユニットに
    よってアクセスされたレジスタポートのための全てのＲＦＩ制御情報を指定する
    ＲＦＩ制御レジスタを利用して実行されることを特徴とする請求項１０に記載の
    方法。
12. 【請求項１２】 前記ＲＦＩ制御情報がＲＦＩレジスタ更新ポリシーを指定
    することを特徴とする請求項１１に記載の方法。
13. 【請求項１３】 前記ＲＦＩ初期化のステップが、 制御情報をＲＦＩ制御レジスタに書き込むステップと、 特定のＲＦＩ制御グループ及び特定の実行ユニットに対応するＲＦＩリセット
    ・レジスタ（ＲＦＩＲＲ）においてビットを設定するステップとを含むことを特
    徴とする請求項１０に記載の方法。
14. 【請求項１４】 レジスタアドレスを更新するステップが、 次のサイクルのためのＲＦＩレジスタを、定数をそのアドレスから加算或いは
    減算することによって更新し、そのポート・アドレスを特定のセットのレジスタ
    ・アドレス内で維持するステップを含むことを特徴とする請求項１０に記載の方
    法。
15. 【請求項１５】 前記更新が、制御される各ポートのための増分値及びレジ
    スタファイル除数（ＲＦＤ）を指定することによって実行されることを特徴とす
    る請求項１４に記載の方法。
16. 【請求項１６】 前記ＲＦＩ命令実行のステップが、命令語に含まれた制御
    情報を介して使用可能にされることを特徴とする請求項１０に記載の方法。
17. 【請求項１７】 前記制御情報が、標準レジスタ選択オペランド・フィール
    ドが使用されるかどうか、又は、レジスタのＲＦＩ選択が使用されるかどうかを
    指定することを特徴とする請求項１６に記載の方法。
18. 【請求項１８】 前記制御情報が間接的に、ＲＦＩ動作を直接制御するため
    に使用される別の制御レジスタ又はレジスタのセットを指定することを特徴とす
    る請求項１６に記載の方法。