JP2003502753A - レジスタスタックを備えるデータプロセッサ - Google Patents

レジスタスタックを備えるデータプロセッサ

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Abstract

(57)【要約】 データプロセッサは、第１および第２の入力データ（ＯＰ１、ＯＰ２）に基づいて算術演算または論理演算を実行する論理演算ユニット（ＡＬＵ）を備える。さらに、データプロセッサは、データを格納し、かつスタック内に特定の位置（Ｐ（１））を有するデータを第１の入力データ（ＯＰ１）として論理演算ユニット（ＡＬＵ）に加えるスタック（ＳＴＣＫ）を備える。データプロセッサは、複数の記憶場所（ＲＥＧ）の中の１つの記憶場所（ＲＥＧ（ｉ））を指示するアドレス（ＡＤＤＲ）を含む命令（ＩＮＳＴＲ）を実行することができる。アドレス（ＡＤＤＲ）によって、アドレスが指示する記憶場所（ＲＥＧ（ｉ））に含まれているデータが第２の入力データ（ＯＰ２）として論理演算ユニット（ＡＬＵ）に加えられるようになる。

Description

【発明の詳細な説明】
【０００１】 本発明は、スタックと協調する論理演算ユニットを用いたデータ処理に関する
。本発明は、例えば、様々な機能ユニットに制御データを供給するための、プロ
セッサの形をしたコントローラを備えるマルチメディア製品に適用することがで
きる。
【０００２】 論理演算ユニット（ＡＬＵ）は、一般的に、オペランドとも呼ばれる２つの入
力データに基づいて演算を実行して出力データを得る。ＡＬＵが実行する演算は
、一般に、ビットストリングの形をしたマイクロコードとも呼ばれる命令で定義
される。命令によって、ＡＬＵは、例えば加算Ｚ＝Ｘ＋Ｙを実行することができ
る。ここでＸとＹは入力データを表し、Ｚは出力データを表す。また、命令によ
って、ＡＬＵは、ＡＮＤ、ＯＲ、ＮＡＮＤまたはＮＯＲ演算などの論理演算を行
うことができる。
【０００３】 ＡＬＵは、スタックと協調することができる。スタックは記憶要素の集合体で
あり、各記憶要素はデータを含むことができる。ＡＬＵで直ぐに処理すべき入力
データは、一時的にスタックに格納される。ＡＬＵからの出力データも一時的に
スタックに格納することができる。スタックポインタは、一般に、スタック最上
部を構成する記憶要素を指示する。スタックに入れられるデータは、一般に、ス
タック最上部に書き込まれ、スタックから取り出されるデータも、一般に、スタ
ック最上部から読み出される。データのスタックへの書込みおよびスタックから
の読み出しは、以下でプッシングおよびポッピングと呼ぶ。一般に、ＡＬＵへの
入力データは、スタックからデータをポッピングすることで得られ、出力データ
は、スタックにデータをプッシングすることで格納される。このように動作する
プロセッサは、番号ＷＯ９５／３０９５４で公表された国際出願では、スタック
ベースのプロセッサと呼ばれている。
【０００４】 本発明の目的は、コストの低減を可能にすることである。
【０００５】 本発明によれば、データプロセッサは、第１および第２の入力データに基づい
て算術演算または論理演算を実行する論理演算ユニットを備える。データプロセ
ッサは、さらに、データを格納するスタックを備える。スタック内の特定の位置
を有するデータが、第１の入力データとして論理演算ユニットに加えられる。デ
ータプロセッサは、複数の記憶場所の中の１つの記憶場所を指示するアドレスを
含む命令を実行することができる。アドレスによって、アドレスが指示する記憶
場所に含まれているデータが、第２の入力データとして、論理演算ユニットに加
えられるようになる。
【０００６】 本発明は、下記の態様を考慮する。スタックベースのプロセッサが算術演算ま
たは論理演算を実行するのに、一般に、特定の数のステップを必要とする。ＡＬ
Ｕによって実行される算術演算または論理演算それ自体が１つのステップを構成
する。所望の入力データがＡＬＵに加えられるようにするために、１つまたは複
数の追加のステップが必要になる可能性がある。そのような追加のステップには
、一般に、例えば、１つまたは複数のプッシュ動作またポップ動作、またはその
両動作の組合せのようなスタック操作が含まれる。基本的に、各ステップは少な
くとも１クロックサイクルを必要とする。したがって、スタックベースのプロセ
ッサが算術演算または論理演算を実行するには、一般に数クロックサイクルかか
る。すなわち、データ処理は遅くなる。したがって、比較的短い時間間隔内に一
連の算術演算または論理演算を実行する必要のあるスタックベースのプロセッサ
は、比較的高速な要素を使用して実現しなければならない。そのような実現は、
比較的高価になる。
【０００７】 上記の速度の問題に対する解決策は、スタックベースのプロセッサの代わりに
、算術演算および論理演算を実行するレジスタベースのプロセッサを使用するこ
とである。レジスタベースのプロセッサでは、ＡＬＵの入力データは、スタック
の配列ではなくて、１組のレジスタに格納される。ＡＬＵの所望の入力データは
、２個のレジスタをアドレス指定することでその1組のレジスタから検索され、
その２個のレジスタの各々がＡＬＵに入力データを加える。それに応じて、レジ
スタベースのプロセッサの命令は、２つのアドレスフィールドで構成される。各
アドレスフィールドは、1組のレジスタの中の特定のレジスタを指示する値を含
んでいる。その結果、レジスタベースのプロセッサが所望の入力データをＡＬＵ
に加えるのに、一般に、必要なクロックサイクルがスタックベースのプロセッサ
よりも少なくなる。したがって、レジスタベースのプロセッサは、スタックベー
スのプロセッサに比べて比較的遅い要素を使用して実現することができる。この
点で、レジスタベースのプロセッサはよりコスト効率の高い実現を可能にする筈
である。
【０００８】 しかし、一連の算術演算および論理演算を定義するソフトウェアプログラムを
格納するために必要なメモリの量もまた、コストの点から、重要な役割を演ずる
。ソフトウェアプログラムが格納されるメモリが、主にはメモリ回路でない集積
回路の一部を形成するときに、特に、このことが当てはまる。そのような用途の
一例が、いわゆる組込みソフトウェアを格納するメモリを備える集積回路の形態
のディジタル信号プロセッサである。この種のメモリは比較的高価である。
【０００９】 スタックベースかプロセッサベースか、どちらの型のプロセッサがメモリコス
トの点でより有利であるかは、必ずしも直ちには明らかでない。一方で、スタッ
クベースのプロセッサが算術演算または論理演算を実行するには、一般に、レジ
スタベースのプロセッサで同じことを行わせるよりも多くの命令が必要になる。
このようにして、レジスタベースのプロセッサは、命令の数の点でスタックベー
スのプロセッサよりも効率的である。他方で、レジスタベースのプロセッサの命
令は、スタックベースのプロセッサの命令よりも長い。この理由は、レジスタベ
ースのプロセッサは、上で説明したように2つのアドレスフィールドを含み、一
方で、スタックベースのプロセッサはアドレスフィールドを全く含まないことで
ある。したがって、命令の長さの点で、スタックベースのプロセッサがレジスタ
ベースのプロセッサよりも効率的である。スタックベースかレジスタベースかど
ちらの型のプロセッサが、特定の機能性に関して最もコンパクトなソフトウェア
プログラムを可能にするかは、とりわけ、機能性それ自体に依存している。
【００１０】 本発明によれば、プロセッサは、スタックおよび機能的にレジスタと同等であ
る複数の記憶場所を備える。プロセッサは、次のように動作することができる。
スタック内の特定の位置を有するデータが、第１の入力データとしてＡＬＵに加
えられる。記憶場所（レジスタ）からのデータが、第２の入力データとしてＡＬ
Ｕに加えられる。第２の入力データを供給する記憶場所は、命令中のアドレスを
用いてアドレス指定される。
【００１１】 したがって、第２の入力データはスタック上にある必要がない。また、第２の
入力データはスタック上に特定の位置を持たなくてもよい。その結果、本発明に
よるプロセッサは、スタックベースのプロセッサよりも必要なスタック操作が少
ない。したがって、本発明によるプロセッサは、スタックベースのプロセッサよ
りも必要な命令が少なくなり、このことはメモリコストの点で有利である。さら
に、本発明によるプロセッサが算術演算または論理演算を実行するために必要な
クロックサイクルは、スタックベースのプロセッサよりも少ない。このことはコ
スト効率にさらに寄与する。
【００１２】 さらに、本発明によるプロセッサは、１つのアドレスだけで構成される命令を
可能にする。したがって、本発明によるプロセッサは、レジスタベースのプロセ
ッサの命令よりも短い命令を可能にする。そのようにして、このことはメモリコ
ストの低減に寄与する。さらに、本発明によるプロセッサのソフトウェアプログ
ラムが必要とする命令は、一般に、レジスタベースのプロセッサの同様なソフト
ウェアプログラムよりもほとんど多くない。この理由は、算術演算または論理演
算の結果が、一般に、ＡＬＵに入力データを供給するスタックの位置に入れられ
こと、およびその算術演算および論理演算の結果が次の演算の入力を形成するこ
とが実際に多いということである。その結果、必要なスタック操作は比較的少な
くなる。
【００１３】 以上のことをまとめると、本発明によるプロセッサは、命令の数の点で効率が
良く、また、命令の長さの点でも効率がよい。したがって、本発明は、比較的小
さなメモリに格納することができるコンパクトなソフトウェアプログラムを可能
にする。したがって、コスト効率性を可能にする。
【００１４】 本発明のこれらの態様および他の態様は、図面を参照した以下の説明から明ら
かとなり、以下に説明される。
【００１５】 次の説明は参照符号に関する。同様なエンティティは、全ての図で同様な参照
文字で示す。いくつかの類似のエンティティが、単一の図で現れる可能性がある
。その場合に、同様なエンティティを区別するために、数字または接尾辞を参照
文字に付加する。数字または接尾辞は、便宜上省略される可能性があり、または
、その価値が重要でない場合（価値に配慮する必要はない）、星印で置き換える
可能性がある。これは、説明並びに特許請求の範囲に当てはまる。
【００１６】 図１は、本発明の基本的な特徴を実線で示す。データプロセッサは、第１およ
び第２の入力データ[ＯＰ１、ＯＰ２]に基づいて算術演算および論理演算を実行
する論理演算ユニット[ＡＬＵ]を備える。データプロセッサはさらに、データを
格納するスタック[ＳＴＣＫ]を備える。スタック内の特定の位置[Ｐ（１）]を有
するデータは、第１の入力データ[ＯＰ１]として論理演算ユニット[ＡＬＵ]に加
えられる。データプロセッサは、複数の記憶場所[ＲＥＧ]の中の１つの記憶場所
[ＲＥＧ（ｉ）]を指示するアドレス[ＡＤＤＲ]を含む命令[ＩＮＳＴＲ]を実行す
ることができる。アドレス[ＡＤＤＲ]によって、そのアドレスが指示する記憶場
所[ＲＥＧ（ｉ）]に含まれているデータは、第２の入力データ[ＯＰ２]として論
理演算ユニット[ＡＬＵ]に加えられるようになる。
【００１７】 図１はさらに破断線で他の特徴を示す。様々なスタック位置[Ｐ]は複数の記憶
場所の一部を形成し、その複数の記憶場所はどれでも命令[ＩＮＳＴＲ]の中のア
ドレス[ＡＤＤＲ]で指示することができる。すなわち、スタック[ＳＴＣＫ]はレ
ジスタメモリ空間に含めることができ、そのレジスタメモリ空間は命令[ＩＮＳ
ＴＲ]の中のアドレス[ＡＤＤＲ]を用いてアドレス指定することができる。した
がって、単一の命令を用いて、スタック最上部のデータおよびスタック内の任意
の他のデータに対する算術演算または論理演算を定義することができる。
【００１８】 図１に示す特徴は、例えばマルチメディア装置のようなマルチプロセッサ装置
の一部を形成する制御プロセッサで、例えば、応用することができる。制御プロ
セッサは１組の命令を実行し、その１組の命令によって、制御プロセッサがマル
チプロセッサ装置に含まれた様々なプロセッサに制御データを加えるようになる
。その１組の命令は、全体的に、または部分的に、内部プログラムメモリに含ま
れる可能性がある。
【００１９】 図２は上述した図１に示す特徴を合体するマルチメディア装置の例を示す。マ
ルチメディア装置は、コード化されたビデオデータを含む入力データＩＮを処理
して、とりわけ、表示装置で表示するために適合されたビデオデータストリーム
ＶＤＳを供給する。マルチメディア装置は、主インタフェースＭＩＦ、主バスＨ
ＷＹ、中央処理ユニットＣＰＵ、主命令レジスタＲＥＧおよび様々な主プロセッ
サを備える。２つの主プロセッサ、すなわち、ビデオ復号器ＶＤＥＣおよびビデ
オ出力ユニットＨＤＶＯを示す。ビデオ出力ユニットＨＤＶＯは、マスタ制御プ
ロセッサＭＣＰおよび次のデータ処理要素を備える。すなわち、インタフェース
ＩＦ、読み出しクロスバーＸＢ／Ｗ、書込みクロスバーＸＢ／Ｒ、メモリブロッ
クＭＢ、プロセッサＰ、およびストリーミング方式出力回路ＳＯを備える。スト
リーミング方式出力回路ＳＯは、バッファＢＵＦ、マルチプレクサＭＵＸおよび
コントローラＣＯＮを含む。各データ処理要素は、制御レジスタを有する。制御
レジスタは、図２には示さないが、図３に示すような構造を有する。すなわち、
制御レジスタは、前部レジスタおよび陰のレジスタを備える。
【００２０】 マルチメディア装置は、基本的には、次のように動作する。中央処理ユニット
ＣＰＵは、主命令語を用いてマルチメディア装置の様々な要素を制御する。主イ
ンタフェースＭＩＦは、例えば外部主メモリから入力データを取り出す。このメ
モリは図２に示されていない。ビデオ復号器ＶＤＥＣは、入力データＩＮに含ま
れたコード化されたビデオデータを復号する。それに応じて、復号されたビデオ
データが得られ、その復号されたビデオデータは一時的に外部主メモリに格納さ
れる可能性がある。ビデオ出力ユニットＨＤＶＯは、復号されたビデオデータを
特定の表示装置で表示するために適合させる。さらに、ビデオ出力ユニットＨＤ
ＶＯは、復号されたビデオデータを他のビデオデータと組み合わせてピクチャイ
ンピクチャまたは混合のような特徴を付与する可能性がある。
【００２１】 次に、ビデオ出力装置ＨＤＶＯの動作をより詳細に説明する。ビデオ出力装置
ＨＤＶＯは、設定ステップと処理ステップを交互に実行する。設定ステップでは
、マスタ制御プロセッサＭＣＰは、データ処理要素の制御レジスタにロード指令
を供給する。各制御レジスタは、図３に示すように、前部レジスタと陰のレジス
タを備えることは上で述べた。このようにして、陰のレジスタは、ロード指令に
応答して前部レジスタに含まれた命令語をロードする。それに応じて、命令語に
よって、設定ステップの後に続く処理ステップ中で、関連するデータ処理要素の
動作が決定される。例えば、クロスバＸＢ／ＷおよびＸＢ／Ｒの陰のレジスタに
ロードされた命令語によって、一方で、メモリブロックＭＢ間の接続、および、
他方で、インタフェースＩＦ、ストリーミング方式出力回路ＳＯとプロセッサＰ
の間の接続が決定される。制御レジスタの陰のレジスタが命令語をロードした時
に、制御レジスタは設定完了信号をマスタ制御プロセッサＭＣＰに供給する。マ
スタ制御プロセッサＭＣＰが全てのデータ処理要素の制御レジスタから設定完了
信号を受け取った時に、マスタ制御プロセッサＭＣＰは処理開始信号をプロセッ
サＰに供給する。処理開始信号は処理ステップの開始を示す。
【００２２】 処理ステップで、各プロセッサＰは、プロセッサＰが接続されているメモリブ
ロックＭＢに格納された特定の数のピクセルを処理する。プロセッサＰが処理ス
テップで処理するピクセルの数は、２５６より多くならない。処理すべきピクセ
ルの数は、例えば、命令語で定義される可能性がある。プロセッサＰがピクセル
を処理している間に、マスタ制御プロセッサＭＣＰは、データ処理要素の前部レ
ジスタに新しい命令語を書き込んで、新しいＶＬＩＷを構成することができる。
プロセッサＰは処理すべき数のピクセルを処理すると、プロセッサＰは処理を止
め、動作終了信号をマスタ制御プロセッサＭＣＰに供給する。全てのプロセッサ
Ｐが動作終了信号をマスタ制御プロセッサＭＣＰに供給した時に、処理ステップ
は終了する。対応して、マスタ制御プロセッサＭＣＰは、新しい設定ステップを
実行する。
【００２３】 それに応じて、ビデオ出力装置ＨＤＶＯは、復号されたビデオデータをブロッ
ク的な方法で処理する。例えば、第１の処理ステップで、インタフェースＩＦは
、書込みクロスバＸＢ／Ｗを介してメモリブロックＭＢ１に２５６ピクセルのブ
ロックを書き込む。第２の処理ステップで、プロセッサＰ１は、メモリブロック
ＭＢ１から２５６ピクセルのブロックを読み出し、それを処理する。プロセッサ
Ｐ１は、例えば、水平ビデオフィルタである可能性がある。ここで水平ビデオフ
ィルタは、同じラインに属するいくつかのピクセルの重み付けされた組合せを作
る。それに応じて、プロセッサＰ１は、水平方向でフィルタ処理されたピクセル
のブロックを供給し、このブロックをメモリブロックＭＢ２に書き込む。第３の
処理ステップで、プロセッサＰ２は、メモリブロックＭＢ２から処理済の水平方
向でフィルタ処理されたピクセルのブロックを読み出し、それを処理する。プロ
セッサＰ２は、例えば、垂直ビデオフィルタである可能性がある。ここで垂直ビ
デオフィルタは、隣接するラインに属する対応するピクセルの重み付けされた組
合せを作る。水平方向でフィルタ処理されたピクセルのブロックが１つのライン
に属する場合、プロセッサ２は、隣接するラインに属する水平方向でフィルタ処
理されたピクセルの他のブロックを読み出す。それに応じて、プロセッサＰ２は
、水平および垂直方向でフィルタ処理されたピクセルのブロックを供給し、この
ブロックをメモリブロックＭＢ３に書き込む。プロセッサＰ３またはＰ４、また
はその両方のプロセッサが、メモリブロックＭＢ３に含まれた水平および垂直方
向でフィルタ処理されたピクセルのブロックをさらに処理する他の処理ステップ
がある可能性がある。例として、水平および垂直方向でフィルタ処理されたピク
セルのブロックは、ビデオデータストリームＶＤＳの一部を形成するように準備
が完了していると仮定する。それに応じて、第４の処理ステップで、該当するブ
ロックがメモリブロックＭＢ３からストリーミング方式出力回路ＳＯのバッファ
ＢＵＦに転送される。
【００２４】 ストリーミング方式出力回路ＳＯは、一般に、処理ステップごとに処理された
ピクセルのブロックを受け取り、それをストリーミング方式出力回路ＳＯのバッ
ファＢＵＦに格納する。ストリーミング方式出力回路ＳＯは、それのバッファＢ
ＵＦから処理されたピクセルを読み出して、ビデオデータストリームＶＤＳを供
給する。コントローラＣＯＮには、例えばライン周波数、フィールド周波数、ラ
イン当たりのピクセル数、およびフィールド当たりのライン数に関して、ビデオ
データストリームＶＤＳの所望のフォーマットがわかっている。コントローラＣ
ＯＮによって処理されたピクセルは正しい瞬間に、したがって所望のレートでバ
ッファＢＵＦから読み出されるようになる。コントローラＣＯＮはさらにマルチ
プレクサＭＵＸを制御する。ここでマルチプレクサＭＵＸは、ピクセルおよびい
くつかの制御信号、例えば水平および垂直同期信号ＨＳ、ＶＳ受け取る。それに
応じて、適切な制御信号が正しい瞬間にピクセルの間に挿入される。
【００２５】 実際上は、ビデオ出力ユニットＨＤＶＯは、データ処理要素、すなわちインタ
フェースＩＦ、読み出しクロスバＸＢ／Ｗ、書込みクロスバＸＢ／Ｒ、メモリブ
ロックＭＢ、プロセッサＰおよびストリーミング方式出力回路ＳＯで構成された
データ処理チェインである。マスタ制御プロセッサＭＣＰは、データ処理チェイ
ンの構成を決定する。また、マスタ制御プロセッサＭＣＰは、チェイン内の各要
素のデータ処理特性も決定する。マスタ制御プロセッサＭＣＰは、適切な命令語
をデータ処理要素の制御レジスタに書き込むことで行う。言ってみれば、マスタ
制御プロセッサＭＣＰは、様々な機械を備えた生産工場の職長と見なすことがで
きる。生産工場はビデオ出力ユニットＨＤＶＯに対応し、機械はビデオ処理ユニ
ットＨＤＶＯ内のデータ処理要素に対応する。職長は、生産ラインを構成し、そ
こにある機械に為すべきことを命令する。生産ラインは、データ処理チェインに
対応する。
【００２６】 ビデオ出力ユニットＨＤＶＯは、フレーム当たりのライン数およびライン当た
りのピクセル数に関して、単一のビデオ信号を１つのフォーマットから別のフォ
ーマットに変換しなければならないと仮定しよう。適切な水平方向および垂直方
向のフィルタ処理を備えるデータ処理チェインで、これを達成することができる
。フォーマット変換の始めに、データ処理チェインが完全に動作するようになる
前に、最初にデータ処理チェインをピクセルで満たさなければならない。フォー
マット変換の終りに、データ処理チェインを停止するか壊す前に、データ処理チ
ェインを空にしなければならない。
【００２７】 例えば、変換すべきビデオ信号の第１のピクセルのブロックがビデオ出力ユニ
ットＨＤＶＯに供給された時に、データ処理チェインの始めにあるデータ処理要
素だけが活動状態でなければならない。その時に、メモリブロックＭＢは未だそ
のフレームのピクセルで満たされていない。各処理ステップとともに、ますます
多くのメモリブロックがピクセルで満たされ、ますます多くのデータ処理要素が
活動状態になる。これは、データ処理チェイン内の各メモリブロックＭＢがピク
セルで満たされるまで続く。それで、データ処理チェインは完全に動作する状態
になり、ストリーミング方式出力回路ＳＯはピクセルを供給し始めることができ
る。
【００２８】 図３は、ビデオ出力ユニットＨＤＶＯのプログラミング方法を示す。図３は、
マトリックスである。このマトリックスの縦の列はデータ処理要素を表す。もっ
と具体的に言えば、縦の列は、関係したデータ処理要素の陰のレジスタを表す。
マトリックスの行は、処理ステップＰＳを表す。マトリックスのセルは、命令語
を表す。ＶＬＩＷはマトリックスの特定の行に属するセルの構成である。すなわ
ち、ＶＬＩＷは、特定の処理ステップＰＳに対する命令語の構成である。ＶＬＩ
Ｗは、関係したデータ処理要素が並列に実行すべき動作を定義する。
【００２９】 マスタ制御プロセッサＭＣＰは、様々な方法でＶＬＩＷを構成する可能性があ
る。例えば、マスタ制御プロセッサＭＣＰは、各制御レジスタに命令語を書き込
んで、特定の処理ステップのためのＶＬＩＷを構成する可能性がある。しかし、
マスタ制御プロセッサＭＣＰは、１つまたは複数の特定の制御レジスタに命令語
を書き込んで、ＶＬＩＷを構成する可能性があるが、一方で、その他の制御レジ
スタに命令語を書き込まない。その他の制御レジスタは、それが前の処理ステッ
プで含んでいた命令語を保持している。
【００３０】 図３に示すマトリックスは、例えばフレームの表示に対応する可能性がある。
処理ステップＰＳ[１]は、フレームを表示するために実行される最初の処理ステ
ップであり、処理ステップＰＳ[Ｎ]は最後の処理ステップである。例えば、フレ
ームは７００ラインであり、ライン当たり１０２４ピクセルであると仮定しよう
。さらに、処理ステップで、一般に、２５６の出力ピクセルがストリーミング方
式出力回路に供給されると仮定しよう。このことは、一般に、ビデオ信号にライ
ン当たり４つの処理ステップＰＳがあることを意味し、その結果、フレーム当た
りに、７００の処理ステップＰＳの４倍となる。これは、フレーム当たり２８０
０処理ステップ、すなわち、Ｎ＝２８００である。
【００３１】 最初のいくつかの処理ステップＰＳは、フレームを表示するための初期設定段
階を構成し、最後のいくつかの処理ステップＰＳは、終了段階を構成する。上で
説明したように、処理チェインは、ステップごとに一杯に満たし、空にしなけれ
ばならない。このことは、初期設定段階および終了段階に、少なくとも１つのデ
ータ処理要素があり、そのデータ処理要素に対する１つの処理ステップの命令語
が次の処理ステップで異なる命令語に置き換えられることを意味している。この
ことはさらに、初期設定段階および終了段階に、処理ステップごとに異なるＶＬ
ＩＷがあることを意味している。初期設定段階と終了段階の間の処理ステップは
、また、様々な異なるＶＬＩＷを必要とする可能性がある。同じ処理チェインが
フレーム全体にわたって使用される場合、初期設定段階と終了段階の間の処理ス
テップ全体を通じて、単一のＶＬＩＷを使用することができる。例えば、ビデオ
出力ユニットＨＤＶＯが単一のビデオ信号を１つのフォーマットから別のフォー
マットに変換しさえすればよい場合が、これに相当する。
【００３２】 図４は、ビデオ出力ユニットＨＤＶＯが表示装置に供給しなければならないフ
レームを示す。フレームは、主ピクチャＭＰＩＣで構成され、その主ピクチャＭ
ＰＩＣにサブピクチャＳＰＩＣが挿入される。図４は、さらに、フレーム内の異
なるゾーンＦＺ１〜ＦＺ６を示す。各フレームゾーンＦＺは、図２に示したマス
タ制御プロセッサＭＣＰが実行する制御動作に関する特定の段階に関係している
。
【００３３】 フレームゾーンＦＺ１で、マスタ制御プロセッサＭＣＰは、主ピクチャを表示
するための処理チェインを構築する。フレームゾーンＦＺ２で、マスタ制御プロ
セッサＭＣＰは、その処理チェインを維持する。フレームゾーンＦＺ２はＸライ
ンで構成される。ここでＸは整数である。フレームゾーンＦＺ３で、マスタ制御
プロセッサＭＣＰは、主ピクチャＭＰＩＣを表示するための処理チェインを壊し
、主ピクチャＭＰＩＣとそこに挿入されるサブピクチャＳＰＩＣを表示するため
の処理チェインを構築する。フレームゾーンＦＺ４で、マスタ制御プロセッサＭ
ＣＰは、その主ピクチャＭＰＩＣとそこに挿入されるサブピクチャＳＰＩＣを表
示するための処理チェインを維持する。フレームゾーンＦＺ４はＹラインで構成
される。ここでＹは整数である。フレームゾーンＦＺ５で、マスタ制御プロセッ
サＭＣＰは、主ピクチャＭＰＩＣおよびそこに挿入されるサブピクチャＳＰＩＣ
を表示するための処理チェインを壊し、再び主ピクチャＭＰＩＣを表示するため
の処理チェインを構築する。フレームゾーンＦＺ６で、マスタ制御プロセッサＭ
ＣＰは、その主ピクチャＭＰＩＣを表示するための処理チェインを維持する。フ
レームゾーンＦＺ６はＺラインで構成される。ここでＺは整数である。
【００３４】 図５は、マスタ制御プロセッサＭＣＰが上で述べた制御動作を実行するために
、マスタ制御プロセッサＭＣＰに供給される一連の主命令ＭＩ１〜ＭＩ８を示す
。主命令ＭＩ１によって、マスタ制御プロセッサＭＣＰが内部メモリに格納され
ているサブルーチンＳＴＲＴ＿ＭＡＩＮを実行するようになる。主命令ＭＩ１は
、例えば、サブルーチンＳＴＲＴ＿ＭＡＩＮの開始アドレスである可能性がある
。サブルーチンＳＴＲＴ＿ＭＡＩＮの実行により、フレームゾーンＦＺ１に含ま
れる処理ステップのための一連のＶＬＩＷが生成される。処理ステップごとに、
異なるＶＬＩＷが生成され、ビデオ出力ユニットＨＤＶＯのデータ処理要素に供
給される。その一連のＶＬＩＷによって、主ピクチャを表示するための処理チェ
インが処理ステップごとに構築されるようになる。
【００３５】 主命令ＭＩ２によって、マスタ制御プロセッサＭＣＰが連続してサブルーチン
ＭＡＩＮをＸ回実行するようになる。すなわち、Ｘ×ＭＡＩＮ。サブルーチンＭ
ＡＩＮの実行によって、ＶＬＩＷが生成され、そのＶＬＩＷはラインに含まれる
処理ステップに適用される。それに応じて、このＶＬＩＷは、フレームゾーンＦ
Ｚ２全体にわたって適用される。それによって、データ処理要素が主ピクチャＭ
ＰＩＣを表示するために必要な処理を実行するようになる。
【００３６】 主命令ＭＩ３によって、マスタ制御プロセッサＭＣＰがサブルーチンＥＮＤ＿
ＭＡＩＮを実行するようになる。サブルーチンＥＮＤ＿ＭＡＩＮの実行によって
、フレームゾーンＦＺ３の上の部分に含まれる処理ステップのための一連のＶＬ
ＩＷが生成される。処理ステップごとに、異なるＶＬＩＷが生成され、ビデオ出
力ユニットＨＤＶＯのデータ処理要素に供給される。その一連のＶＬＩＷによっ
て、主ピクチャを表示するための処理チェインが処理ステップごとに壊されるよ
うになる。
【００３７】 主命令ＭＩ４によって、マスタ制御プロセッサＭＣＰが、サブルーチンＳＴＲ
Ｔ＿ＰＩＰを実行するようになる。サブルーチンＳＴＲＴ＿ＰＩＰの実行によっ
て、フレームゾーンＦＺ３の下の部分に含まれる処理ステップのための一連のＶ
ＬＩＷが生成される。処理ステップごとに、異なるＶＬＩＷが生成され、ビデオ
出力ユニットＨＤＶＯのデータ処理要素に供給される。その一連のＶＬＩＷによ
って、サブピクチャＳＰＩＣが挿入されている主ピクチャＭＰＩＣを表示するた
めの処理チェインが処理ステップごとに構築されるようになる。
【００３８】 主命令ＭＩ５によって、マスタ制御プロセッサＭＣＰが、サブルーチンＰＩＰ
を続けてＹ回実行するようになる。すなわち、Ｙ×ＰＩＰ。サブルーチンＰＩＰ
の実行によって、ＶＬＩＷが生成され、そのＶＬＩＷはラインに含まれる処理ス
テップに適用される。それに応じて、このＶＬＩＷがフレームゾーンＦＺ４全体
にわたって適用される。それによって、データ処理要素が、サブピクチャＳＰＩ
Ｃが挿入されている主ピクチャＭＰＩＣを表示するために必要な処理を行うよう
になる。
【００３９】 主命令ＭＩ６によって、マスタ制御プロセッサＭＣＰが、サブルーチンＥＮＤ
＿ＰＩＰを実行するようになる。サブルーチンＥＮＤ＿ＰＩＰの実行によって、
フレームゾーンＦＺ５の上の部分に含まれる処理ステップのための一連のＶＬＩ
Ｗが生成される。処理ステップごとに、異なるＶＬＩＷが生成され、ビデオ出力
ユニットＨＤＶＯのデータ処理要素に供給される。その一連のＶＬＩＷによって
、サブピクチャＳＰＩＣが挿入されている主ピクチャＭＰＩＣを表示するための
処理チェインが処理ステップごとに壊されるようになる。
【００４０】 主命令ＭＩ７によって、マスタ制御プロセッサＭＣＰが、再び、上で述べたサ
ブルーチンＳＴＲＴ＿ＭＡＩＮを実行するようになる。主命令ＭＩ８によって、
マスタ制御プロセッサＭＣＰが、サブルーチンＭＡＩＮを連続してＺ回実行する
ようになる。すなわち、Ｚ×ＭＡＩＮ。サブルーチンＭＡＩＮは、上で説明した
。
【００４１】 既に述べたことであるが、言ってみれば、マスタ制御プロセッサＭＣＰは、様
々な機械を備えた生産工場の職長と見なすことができる。生産工場はビデオ出力
ユニットＨＤＶＯに対応し、機械はビデオ出力ユニットＨＤＶＯ内のデータ処理
要素に対応する。言わば、主命令ＭＩは、職長が管理者から受け取る生産命令と
見なすことができる。職長は、生産命令を機械に対する命令に翻訳する。同時に
、したがって並列に伝えるべき命令を集めたものが、ＶＬＩＷに対応する。
【００４２】 主命令ＭＩ１は、製品Ａの生産ラインを立ち上げる命令と見なすことができる
。主命令ＭＩ２は、この生産ラインで製品ＡのＸ個のサンプルを製造する命令と
見なすことができる。主命令ＭＩ３およびＭＩ４は、製品Ａの生産ラインを壊し
て、製品Ｂの生産ラインを立ち上げる命令と見なすことができる。主命令ＭＩ５
は、この生産ラインで製品ＢのＹ個のサンプルを製造する命令と見なすことがで
きる等である。
【００４３】 図６は、図２に示したマスタ制御プロセッサＭＣＰの実施を示す。マスタ制御
プロセッサＭＣＰは、図２にも示した主バスＨＷＹを介してビデオ出力ユニット
ＨＤＶＯの外部の要素と通信する。例えば、マスタ制御プロセッサＭＣＰは、主
バスＨＷＹを介して主命令を受け取る可能性がある。マスタ制御プロセッサＭＣ
Ｐは、制御バスＣＢＵＳを介してビデオ出力ユニットＨＤＶＯ内のデータ処理要
素と通信する。例えば、マスタ制御プロセッサＭＣＰは、制御バスＣＢＵＳを介
してデータ処理要素に命令語を送る可能性がある。マスタ制御プロセッサＭＣＰ
はさらに、接続ＸＣを介してビデオ出力ユニットＨＤＶＯ内のメモリブロックか
らデータを受け取り、またそれにデータを送ることができる。
【００４４】 マスタ制御プロセッサＭＣＰは、主バスインタフェースＨＷＹＩＮＴ、制御バ
スインタフェースＣＢＵＳＩＮＴ、論理演算ユニットＡＬＵ、プログラムカウン
タＰＣを含んだレジスタＲＥＧの集合、割込みユニットＩＵの集合、計算スタッ
クＣＳＴＣＫ，戻りスタックＲＳＴＣＫ、プログラムメモリＰＭＥＭ、データメ
モリＤＭＥＭ、および直接メモリアクセス回路ＤＭＡＣを備える。計算スタック
ＣＳＴＣＫおよび戻りスタックＲＳＴＣＫ各々はスタックポインタを有する。ス
タックポインタは、関係したスタック内のそれぞれの記憶要素の位置を定義する
。計算スタックＣＳＴＣＫ内のスタック最上部位置およびスタック第２位置は、
以下で、それぞれＴＯＳおよびＳＯＳと呼ぶ。戻りスタックＲＳＴＣＫのスタッ
ク最上部位置およびスタック第２位置は、以下で、それぞれＴＯＲおよびＳＯＲ
と呼ぶ。
【００４５】 マスタ制御プロセッサＭＣＰは、基本的には、次のように動作する。プログラ
ムカウンタＰＣは、一般にクロックサイクルごとにインクリメントされるプログ
ラムカウント値を含む。プログラムカウント値は、プログラムカウンタＰＣに新
しいプログラムカウント値を書き込んで変更することができる。プログラムカウ
ント値は、マスタ制御プロセッサＭＣＰに対する命令が格納されているプログラ
ムメモリＰＭＥＭのアドレスを構成する。これらの命令は、以下で、ＭＣＰ命令
と呼ぶ。ＭＣＰ命令は、論理演算ユニットＡＬＵが実行する演算を定義する。さ
らに、ＭＣＰ命令は、下でより詳細に説明するように、戻りスタックおよび計算
スタックを制御する動作を定義する。上で説明したような、ＶＬＩＷを生成する
サブルーチンは、１組のＭＣＰ命令で形成される。
【００４６】 １組の命令は、次のようにしてプログラムメモリＰＭＥＭに格納することがで
きる。その１組の命令は、最初にマルチメディア装置の外の供給源から主バスＨ
ＷＹを介してメモリブロックＭＢにロードされる。それから、その１組の命令、
またはそれの一部分は、接続ＸＣを介してメモリブロックＭＢからプログラムメ
モリＰＭＥＭに複写される。プログラムメモリＰＭＥＭは、いくつかのバンクを
含む可能性がある。その場合、マスタ制御プロセッサＭＣＰが他のバンクに含ま
れる命令を実行している間に、メモリブロックＭＢからバンクに命令を複写する
ことができる。
【００４７】 命令は、次のようにしてメモリブロックＭＢに格納することができる。第１の
メモリブロックＭＢ１が命令の最上位部分を含み、第２のメモリブロックＭＢ２
が中間位部分を含み、第３のメモリブロックＭＢ３が最下位部分を含み、各部分
が、例えば８ビットで構成される。これらの部分がプログラムメモリＰＭＥＭに
転送される時に、それらの部分はいわば互いに結合されて、２４ビットで構成さ
れる命令を形成する。留意すべきことであるが、命令が格納されているメモリブ
ロックＭＢは、処理すべきデータが格納されているメモリブロックＭＢに追加さ
れている可能性がある。すなわち、マルチメディア装置は、メモリブロックの組
をいくつか含む可能性がある。例えば、データ用の組と制御用の別の組であり、
メモリブロックの各組がそれ自身のクロスバを有している。
【００４８】 下記のものはＭＣＰ命令用の構文の例である。ＭＣＰ命令は、２４ビットｂ２
３〜ｂ０で構成される。ビットｂ２３は、ＭＣＰ命令が無条件のものか条件付き
のものかを定義する。ＭＣＰ命令のビットｂ２３が値０（ゼロ）である場合、Ｍ
ＣＰ命令は無条件である。無条件のＭＣＰ命令は常に実行される。ＭＣＰ命令の
ビットｂ２３が値１である場合、ＭＣＰ命令は条件付きである。条件付きＭＣＰ
命令は、特定のレジスタの最下位ビットが値０（ゼロ）である場合にだけ実行さ
れる。ビットｂ２２、ｂ２１およびｂ１２は、異なる型のＭＣＰ命令の相違を識
別するために使用される。どのような型のＭＣＰ命令も、無条件か条件付きかで
ある可能性がある。ＭＣＰ命令のビットｂ２２が値１である場合、ＭＣＰ命令は
型０の命令である。型０の命令は、例えばレジスタである可能性がある内部記憶
場所に、データを書き込む役目をする。型０の命令のビットｂ２１〜ｂ１２は、
書き込むべきデータを構成する。ビットｂ１１〜ｂ０は、データを書き込むべき
記憶場所のアドレスを定義する。記憶場所が１０ビットよりも大きなサイズであ
る場合、データは符号拡張される。
【００４９】 ビットｂ２２およびｂ２１が両方ともゼロ（０）である場合、ＭＣＰ命令は、
型１の命令か型１Ａの命令かいずれかである。型１および型１Ａの命令は、デー
タを処理する役目をする。さらにビットｂ１２が値ゼロ（０）である場合、ＭＣ
Ｐ命令は型１の命令である。型１の命令のビットｂ１１〜ｂ０は、アドレスを定
義する。このアドレスに格納されたデータは、論理演算ユニットＡＬＵの入力デ
ータを形成する。ビット１２が値１である場合、ＭＣＰ命令は型１Ａの命令であ
る。型１Ａの命令のビットｂ１１〜ｂ０はデータを表す。このデータは、論理演
算ユニットＡＬＵの入力データを形成する。データが論理演算ユニットに供給さ
れる前に、データは、１６ビット２進語を形成するように符号拡張される可能性
がある。
【００５０】 型１または型１Ａの命令は、ビットｂ２０〜ｂ１７で形成される演算コード部
分を含む。論理演算ユニットＡＬＵが入力データに基づいてどの処理演算を実行
し、この処理演算の結果をどこに格納するかに関して、演算コード部分が演算を
決定する。結果は、ＴＯＳに書き込まれるかプログラムカウンタＰＣに書き込ま
れるかいずれかである。型１の命令に関して１６の異なる演算があり、また型１
Ａの命令に関しても１６の異なる演算がある。例えば、演算は入力データとＴＯ
Ｓの内容とのＡＮＤの組合せを作り、このＡＮＤ組合せの結果をＴＯＳに書き込
んでいる。他の演算は、ＮＯＲ、ＸＯＲ、ＮＡＮＤ、ＯＲ、ＸＮＯＲの組合せを
作ることができる。
【００５１】 ビットｂ２２が値ゼロ（０）であり、ビットｂ２１が値１である場合、ＭＣＰ
命令は型２の命令である。型２の命令は、データを転送する役目をする。型２の
命令は、ビットｂ２０〜ｂ１７で形成される転送制御部分を含む。転送制御部分
は、転送すべきデータの供給源および宛先を定義する。より具体的には、ビット
ｂ１８〜ｂ１７は供給源を定義し、ビットｂ２０〜ｂ１９はデータの宛先のアド
レスを定義する。データの供給源は４つある。すなわち、ＴＯＳ、ＳＯＳ、ＴＯ
Ｒ、またはプログラムカウンタＰＣである。宛先のアドレスは４つある。すなわ
ち、ＴＯＳの内容、ＳＯＳの内容、索引値が付加された、または索引値が付加さ
れていないＭＣＰ命令自体のｂ１１〜ｂ０である。
【００５２】 型０、型１および型１Ａの命令は、主に、図２に示したビデオ出力ユニットＨ
ＤＶＯ内のデータ処理要素に対する命令語を生成する役目をする。型２のデータ
命令は、主に、このようにして生成された命令語をデータ処理要素の制御レジス
タに転送する役目をする。型１ＡのＭＣＰ命令は、いわば、エクスポートＭＣＰ
命令である。
【００５３】 型１、１Ａおよび２のＭＣＰ命令は、ビットｂ１６〜ｂ１３で形成されたスタ
ック制御部分を含む。計算スタックＣＳＴＣＫは、ビットｂ１６〜ｂ１５に依存
して制御され、戻りスタックＲＳＴＣＫはビットｂ１４〜ｂ１３に依存して制御
される。計算スタックＣＳＴＣＫには４つの制御動作があり、戻りスタックＲＳ
ＴＣＫには４つの制御動作がある。ビットｂ１６〜ｂ１５およびビットｂ１４〜
ｂ１３の値が、それぞれの４つの制御動作のうちのどれを実行するかを決定する
。
【００５４】 図７は、上で述べた様々な型のＭＣＰ命令とこれらの命令に含まれたビットｂ
２３〜ｂ２１およびｂ１２との間の関係を示す。図７において、参照文字は様々
な型のＭＣＰを指定するために使用する。すなわち、ＵＮＣＯＮＤは無条件命令
を指定し、ＣＯＮＤは条件付き命令を指定し、ＴＰ０、ＴＰ１、ＴＰ１Ａおよび
ＴＰ２はそれぞれ型０、型１、型１Ａ、および型２の命令を指定する。図７はさ
らに、型０、型１、型１Ａ、および型２の４つのＭＣＰ命令の性質を示す参照文
字を含む。型０の命令は、データを書き込む役目ＷＲＴをする。型１の命令は、
内部メモリからデータを読み出し、このデータを処理する役目ＲＤ＆ＰＲＯＣを
する。型１Ａの命令は、命令に含まれたデータを処理する役目をする。すなわち
、データを直ちに処理する役目ＩＰＲＯＣをする。型２の命令は、データを転送
する役目ＴＲＮＳＦＲをする。図７はさらに、演算コード部分ＯＰＣ、転送制御
部分ＷＯＰＣ、およびスタック制御部分ＳＴＣを示す参照文字を含む。
【００５５】 上に述べたように、ビットｂ１６、ｂ１５は計算スタックＣＳＴＣＫに対する
４つの制御動作を定義する。Ｎｏｐ、Ｃｐｙ、ＰｓｈおよびＰｏｐの制御動作が
る。Ｎｏｐ制御動作は、計算スタックＲＳＴＣＫを変えない。Ｃｐｙ制御動作は
、ＴＯＳの内容をＳＯＳに複写する。この複写は、論理演算ユニットＡＬＵが命
令を実行する前に行われる。Ｐｓｈ制御動作は、スタックポインタをインクリメ
ントする。その結果、命令前にＴＯＳである記憶要素は、命令後にＳＯＳになる
。命令前にＴＯＳである記憶要素の内容は、命令後にＴＯＳである記憶要素にデ
フォルトで複写される。このようにして、命令前の内容ＴＯＳは命令後のＴＯＳ
の内容である。しかし、命令によって、論理演算ユニットＡＬＵがＴＯＳにデー
タを書き込む場合、命令後のＴＯＳの内容はそのデータとなる。Ｐｏｐ制御動作
は、スタックポインタをディクリメントする。その結果、命令前にＳＯＳである
記憶要素は、命令後にＴＯＳになる。
【００５６】 上で述べたように、ビットｂ１４、ｂ１３は、戻りスタックＲＳＴＣＫに対す
る４つの制御動作を定義する。Ｒｎｏｐ、Ｒｐｃ、ＲｐｓｈおよびＲｐｏｐの制
御動作がある。Ｒｎｏｐ動作は、戻りスタックＲＳＴＣＫを変えない。制御動作
Ｒｐｃは、スタックポインタをインクリメントする。定数値がプログラムカウン
ト値に加えられ、この加算の結果がＴＯＲに複写される。定数値は実施に依存し
ている。Ｒｐｓｈ動作は、スタックポインタをインクリメントする。その結果、
命令前にＴＯＲである記憶要素が、命令後にＳＯＲになる。命令前にＴＯＳであ
る記憶要素に含まれたデータは、戻りスタックＲＳＴＣＫにデフォルトでプッシ
ュされる。すなわち、命令後のＴＯＲの内容は、命令前のＴＯＳの内容である。
しかし、命令によって、論理演算ユニットＡＬＵがＴＯＲにデータを書き込む場
合、命令後のＴＯＲの内容はそのデータとなる。Ｒｐｏｐ制御動作はスタックポ
インタをディクリメントする。その結果、命令前にＳＯＲであるスタック内の記
憶要素は命令後にＴＯＲになる。すなわち、命令後のＴＯＲの内容は、命令前の
ＳＯＲの内容である。
【００５７】 基本的に、上で述べたスタックに関係したどのような制御動作も、型１および
１Ａの命令の演算コード部分に定義された演算と無関係に実行される。また、ど
のようなスタックに関係した制御動作も、型２の命令の転送制御部分に定義され
たデータ転送と無関係に実行される。このようにして、非常に多くの組合せが可
能になる。
【００５８】 計算スタックＣＳＴＣＫおよび戻りスタックＲＳＴＣＫは、両方とも次の規則
に従って制御される。スタックポインタは、論理演算ユニットＡＬＵが関係した
命令を実行する前にインクリメントされるが、一方でスタックポインタは、論理
演算ユニットＡＬＵが命令を実行した後でディクリメントされる。このようにし
て、ポップ型命令が直ぐ後に続くプッシュ型命令では、スタックポインタはもと
のままになっている。スタック制御は、１つのスタック位置から別のスタック位
置にデータを複写することを含む場合、複写されたデータは、常に、命令前にそ
のスタック位置に含まれていたデータである。
【００５９】 マスタ制御プロセッサＭＣＰが命令を実行する時に、論理演算ユニットＡＬＵ
があるスタック位置に書き込もうとするが、一方で命令のスタック制御部分が同
じスタック位置に書き込もうとするということが起こる可能性がある。その場合
には、競合がある。論理演算ユニットＡＬＵが優先権を持つことで、競合は解決
される。論理演算ユニットＡＬＵの出力データは、関係したスタック位置に書き
込まれる。どのような場合も、競合の場合でも、スタックポインタは、命令のス
タック制御部分に従って修正される。
【００６０】 計算スタックＣＳＴＣＫおよび戻りスタックＲＳＴＣＫが、それぞれＭＣＰ命
令のビットｂ１６、ｂ１５およびｂ１４、ｂ１３に応答して、上に述べたように
動作することは、様々な方法で達成することができる。例えば、先入れ後出し（
ＦＩＬＯ）メモリとして構成された記憶要素で、各スタックが形成される可能性
がある。そのようなメモリは、一般に、クロックの正または負のエッジに応答し
て、それが含むデータを１位置だけシフトする。データがシフトされる方向は、
一般に、ＦＩＬＯメモリの制御入力に加えられた制御データで定義される。命令
内の関係したビットから適切な制御データを引き出すためには、一般に、比較的
簡単な論理回路で十分である。
【００６１】 図８は、マスタ制御プロセッサＭＣＰが命令を実行する方法を示す。図８は、
水平方向の次元が時間を表し、垂直方向の次元が命令ＩＮＳＴＲを表す図である
。命令ＩＮＳＴＲは、８つの異なるステップＳ１〜Ｓ８で実行される。各ステッ
プは、クロックサイクルＣＣに対応する。したがって、命令を完全に実行するの
に８クロックサイクルかかる。マスタ制御プロセッサＭＣＰは、クロックサイク
ルごとに新しい命令を実行し始める。このようにして、任意のクロックサイクル
で、マスタ制御プロセッサＭＣＰは異なるステップを並列に実行する。ここで各
ステップは異なる命令に属している。
【００６２】 ステップＳ１で、マスタ制御プロセッサＭＣＰは命令を取り出す。プログラム
が読み出されるのは、このステップである。ステップＳ２で、命令が復号される
。ステップＳ３で、論理演算ユニットＡＬＵの入力データが、内部記憶要素から
読み出される。ステップＳ４は、内部データの遅延である。ステップＳ５で、算
術演算または論理演算が、命令に定義されるように実行される。ステップＳ６で
、算術演算または論理演算の結果が内部記憶要素に書き込まれる。ＴＯＳが効率
的に書き戻しされるのは、このステップである。さらに、プログラムカウンタが
更新される。ステップＳ７は遅延である。ステップＳ８で、どのようなデータも
制御バスＣＢＵＳに効率的に加えることができる。その制御バスＣＢＵＳは、マ
スタ制御プロセッサＭＣＰを、マルチメディア装置に含まれた様々なデータプロ
セッサに結合する。
【００６３】 マスタ制御プロセッサＭＣＰは、スタック書込みのための必要なパイプライン
段およびバイパスを備えて、余分な待ちサイクルを追加することなくスタック命
令が次から次へと実行されるようにする。例えば、算術演算または論理演算の結
果を、次の算術演算または論理演算にＴＯＳデータとして使用することができる
ように、マスタ制御プロセッサMCPは、論理演算ユニットＡＬＵの出力と入力の
間にデータ転送経路を備える。同様なデータ経路は戻りスタックに使用される。
【００６４】 ＭＣＰ命令によって、図６に示した直接メモリアクセス回路ＤＭＡＣが直接メ
モリアクセスセッションを実行するようになる可能性がある。直接メモリアクセ
スセッションで、直接メモリアクセス回路ＤＭＡＣは、メモリに含まれた命令語
のブロックを、図４に示したビデオ出力ユニットＨＤＶＯ内の様々なデータ処理
要素の制御レジスタに自動的に転送する。ＭＣＰ命令は、直接メモリアクセスセ
ッションの開始アドレスおよびモードを定義する。３つの異なる直接メモリアク
セスモードがある。
【００６５】 第１の直接メモリアクセスモードで、直接メモリアクセス回路ＤＭＡＣは、連
続したアドレスを有する一並びの制御レジスタに命令語を書き込む。そのブロッ
クの第１の命令語は、開始アドレスがアドレスである制御レジスタに書き込まれ
、第２の命令語は、開始アドレスに１を足したものがアドレスである制御レジス
タに書き込まれるなどである。
【００６６】 第２の直接メモリアクセスモードで、直接メモリアクセス回路ＤＭＡＣは最初
にテンプレートを読み出す。テンプレートは２進語であり、その２進語の各ビッ
トは、連続したアドレスを有する一並びの制御レジスタの異なる制御レジスタに
対応する。並びは開始アドレスから始まる。実際には、直接メモリアクセス回路
ＤＭＡＣはテンプレートをビットごとに読み出し、そのブロックの第１の命令語
を、値が１である第１の読み出しビットに対応する制御レジスタに書き込み、第
２の命令語を、値が１である第２の読み出しビットに対応する制御レジスタに書
き込むなどである。
【００６７】 第３の直接メモリアクセスモードで、直接メモリアクセス回路ＤＭＡＣは、命
令語を制御レジスタに書き込む前に、オフセット値を読み出す。命令語は、前に
書き込まれた制御レジスタのアドレスにオフセット値を足したものがアドレスで
ある制御レジスタに書き込まれる。ブロックの第１の命令語は、開始アドレスに
最初の読み出しオフセット値を足したものがアドレスである制御レジスタに書き
込まれる。
【００６８】 マスタ制御プロセッサＭＣＰは、好ましくは、直接メモリアクセス回路ＤＭＡ
Ｃを使用して、前のＶＬＩＷと大きく異なるＶＬＩＷを構成するか、または、前
のＶＬＩＷが無い場合、例えば直接メモリアクセスセッションを使用してビデオ
出力ユニットＨＤＶＯを初期設定することができる。直接メモリアクセスセッシ
ョンによって、マスタ制御プロセッサＭＣＰそれ自体が比較的多くの命令語を制
御レジスタに書き込む必要がなくなる。マスタ制御プロセッサＭＣＰは、いわば
、このタスクを直接メモリアクセス回路ＤＭＡＣに委託する。そのとき、直接メ
モリアクセス回路ＤＭＡＣは、制御バスＣＢＵＳを使用して命令語を制御レジス
タに書き込む。このようにして、直接メモリアクセスセッションの間に、マスタ
制御プロセッサＭＣＰ内のその他の要素は、制御バスＣＢＵＳをアクセスするこ
とができない。
【００６９】 マスタ制御プロセッサＭＣＰは、直接メモリアクセス回路ＤＭＡＣを使用して
、前のＶＬＩＷに似ているＶＬＩＷを構成する必要はない。そのような非常に良
く似ているＶＬＩＷは、比較的少ない制御レジスタの内容を修正することで構成
することができる。そのとき、マスタ制御プロセッサＭＣＰは、新しい命令語を
適切な制御レジスタに直接書き込むことができる。
【００７０】 このようにして、プログラミングの観点から、ＶＬＩＷを構成する２つの方法
がある。第１の方法では、１つまたは複数のＭＣＰ命令を使用して、マスタ制御
プロセッサＭＣＰが新しい命令語を特定の制御レジスタに書き込むようにする。
この方法は、非常に良く似たＶＬＩＷを構成するために適用するのが好ましい。
第２の方法では、ＭＣＰ命令を使用して、マスタ制御プロセッサＭＣＰが直接メ
モリアクセスセッションを開始するようにする。この方法は、前のＶＬＩＷと相
当に異なるＶＬＩＷを構成するために、またはビデオ出力回路ユニットＨＤＶＯ
を初期設定するために使用するのが好ましい。
【００７１】 図６に示したマスタ制御プロセッサＭＣＰは、様々な方法で実現することがで
きる。マスタ制御プロセッサＭＣＰは、一般に、命令復号器を備える。さらに、
マスタ制御プロセッサＭＣＰは、様々なデータ経路に配列されたマルチプレクサ
を備えて、入力データを論理演算ユニットＡＬＵに加え、さらに、論理演算ユニ
ットＡＬＵから出力データを、例えばスタック最上部のような記憶要素に転送す
ることができる。例えば、論理演算ユニットＡＬＵの各入力にマルチプレクサが
あり、さらにその出力にマルチプレクサがある可能性がある。入力データの様々
な可能な供給源、すなわち、スタックの最上部、スタックの第２番目、および複
数のレジスタの各々が、論理演算ユニットの入力のマルチプレクサに結合される
。マルチプレクサは命令復号器で制御されるので、命令の型および命令に含まれ
たデータに依存して、供給源の１つが論理演算ユニットの入力に結合される。こ
のようにして、このマルチプレクサを制御する信号は、論理演算ユニットＡＬＵ
に加えられる命令に基づいて生成される。前記の信号は、例えば、選択信号とし
て命令の演算コードビットｂ３〜ｂ０およびｂ１２を受け取り、かつ選択すべき
信号の１つとしてビットｂ１１〜ｂ０を受け取る別のマルチプレクサで生成され
る可能性がある。選択すべき別の信号は、ビットｂ１１〜ｂ０に索引を付けるこ
とで形成される可能性がある。
【００７２】 図面および上の説明は本発明を限定するものではなく、例証するものである。
添付の特許請求の範囲に含まれる多数の代替え物があることは明らかである。こ
の点に関して、次の末尾の説明を行う。
【００７３】 図１に示した命令語構成ソフトウェアＩＷＣＳは、例えば、メモリに含まれる
可能性がある。それは、工場でメモリに書き込まれている可能性がある。しかし
、使用者が命令語構成ソフトウェアＩＷＣＳを情報担体からメモリに複写するこ
とも可能である。したがって、使用者は、図１に示したデータ処理構成ＤＰＡに
特定の機能を実行させることができる。命令語構成ソフトウェアＩＷＣＳを含む
情報担体は、例えば、ディスクである可能性がある。また、命令語構成ソフトウ
ェアは、例えばインターネットのような通信ネットワークを介して入手すること
ができる。
【００７４】 様々なユニットにわたる物理的拡張機能または機能要素の方法は数多くある。
この点で、図面は非常に模式的であり、各々の図面は本発明の１つの可能な実施
形態を表すにすぎない。したがって、図面は異なる機能要素を異なるブロックと
して示すが、このことは、いくつかの機能要素または全ての機能要素を単一の物
理ユニットとして実現することを決して除外するものではない。
【００７５】 特許請求項のどのような参照符号もその請求項を限定するものとして解釈すべ
きではない。
【図面の簡単な説明】
【図１】 請求項１で請求されるような本発明の基本的な特徴並びに請求項２で請求され
るようなその他の特徴を説明する概念図である。
【図２】 本発明によるマルチメディア装置の例を説明するブロック図である。
【図３】 図２に示したマルチメディア装置のビデオ出力ユニットのプログラミング方法
を説明するマトリックスである。
【図４】 ビデオ出力ユニットが表示装置に供給しなければならないフレームを説明する
概念図である。
【図５】 ビデオ出力ユニットのマスタ制御プロセッサに供給される一連の主命令を説明
する流れ図である。
【図６】 マスタ制御プロセッサの実施を説明するブロック図である。
【図７】 マスタ制御プロセッサのための様々な型の命令と、これらの命令に含まれたビ
ットとの関係を説明する図である。
【図８】 マスタ制御プロセッサが命令を実行する方法を説明する図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＣＮ，ＪＰ，Ｋ Ｒ Ｆターム(参考） 5B022 AA00 BA10 CA01 CA03 FA01 FA12 5B033 BE00 DE00 DE01

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第１および第２の入力データに基づいて算術演算または論理演算を実行する論
    理演算ユニットと、データを格納し、かつスタック内の特定の位置を有するデー
    タを前記第１の入力データとして前記論理演算ユニットに加える前記スタックと
    を備えるデータプロセッサであって、 前記データプロセッサが、複数の記憶場所の中の１つの記憶場所を指示するア
    ドレスを含む命令を実行するように構成され、前記アドレスによって、前記記憶
    場所に含まれたデータが、前記第２の入力データとして前記論理演算ユニットに
    加えられることを特徴とするデータプロセッサ。
  2. 【請求項２】 様々なスタック位置が、前記複数の記憶場所の一部を形成し、その前記複数の
    記憶場所のどれでも前記命令内の前記アドレスで指示することができることを特
    徴とする、請求項１に記載のデータプロセッサ。
  3. 【請求項３】 第１および第２の入力データに基づいて算術演算または論理演算を実行する論
    理演算ユニットと、 データを格納し、かつスタック内の特定の位置を有するデータを前記第１の入
    力データとして前記論理演算ユニットに加える前記スタックとを備えるデータプ
    ロセッサによるデータ処理の方法であって、 複数の記憶場所の中の１つの記憶場所を指示するアドレスを含む命令を実行す
    るステップを含み、前記アドレスによって、前記記憶場所に含まれたデータが、
    前記第２の入力データとして前記論理演算ユニットに加えられる方法。
  4. 【請求項４】 第１および第２の入力データに基づいて算術演算または論理演算を実行する論
    理演算ユニットと、 データを格納し、かつスタック内の特定の位置を有するデータを前記第１の入
    力データとして前記論理演算ユニットに加える前記スタックとを備えるデータプ
    ロセッサのためのコンピュータプログラム製品であって、 前記コンピュータプログラム製品が、複数の記憶場所の中の１つの記憶場所を
    指示するアドレスを含む命令を含み、前記命令が実行される時に、前記命令によ
    って、データプロセッサが、前記記憶場所に含まれたデータを前記第２の入力デ
    ータとして前記論理演算ユニットに加えるコンピュータプログラム製品。
  5. 【請求項５】 制御データを様々な機能ユニットに供給するコントローラを備えるマルチメデ
    ィア装置であって、前記コントローラが、 第１および第２の入力データに基づいて算術演算または論理演算を実行する論
    理演算ユニットと、 データを格納し、かつスタック内の特定の位置を有するデータを前記第１の入
    力データとして前記論理演算ユニットに加える前記スタックとを備え、前記コン
    トローラが、複数の記憶場所の中の１つの記憶場所を指示するアドレスを含む命
    令を実行するように配列され、前記アドレスによって、前記記憶場所に含まれた
    データが前記第２の入力データとして前記論理演算ユニットに加えられることを
    特徴とするマルチメディア装置。
JP2001503615A 1999-06-15 2000-06-13 レジスタスタックを備えるデータプロセッサ Withdrawn JP2003502753A (ja)

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US09/584,812 US6564312B1 (en) 1999-06-15 2000-05-31 Data processor comprising an arithmetic logic unit
US09/584,812 2000-05-31
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