JPH08278769A - マイクロコンピュータ - Google Patents

マイクロコンピュータ

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JPH08278769A
JPH08278769A JP7079993A JP7999395A JPH08278769A JP H08278769 A JPH08278769 A JP H08278769A JP 7079993 A JP7079993 A JP 7079993A JP 7999395 A JP7999395 A JP 7999395A JP H08278769 A JPH08278769 A JP H08278769A
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memory
data
display
liquid crystal
signal
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Takakazu Yano
矢野　　敬和
Satokatsu Nakamura
里克 中村
Takahiko Sato
隆彦 佐藤
Shigeru Morokawa
滋 諸川
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Citizen Watch Co Ltd
Original Assignee
Citizen Watch Co Ltd
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Publication date
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Abstract

(57)【要約】 （修正有） 【目的】 マイクロコンピュータの束ね表示による低電
力化と画質向上。 【構成】 メモリ書き込み制御部１２２は束ね表示にお
ける表示領域のデータのみを上側メモリ１０５と下側メ
モリ１０６に書き込み、メモリ読みだし制御部１２３に
よって繰り返し表示する。メモリ書き込み制御部１２２
はＶＧＡ表示において、モード信号Ａ１３２およびモー
ド信号Ｂ１３３に応じて１〜１２０行、１２１〜３６０
行、２４１〜４８０行の束ね表示と通常表示（１〜４８
０行）が可能である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、拡大表示機能を有する
液晶表示装置を備えたマイクロコンピュータに関する。
【０００２】
【従来の技術】現在、液晶表示装置（ＬＣＤ）は携帯用
パーソナルコンピュータ、ＴＶ等、多くの分野で使われ
つつある。拡大機能は液晶表示装置にとって見やすさと
いう点で有効であるばかりでなくコントラストの向上や
低電力化に有効である。液晶表示装置による拡大機能の
駆動方法は古くからいくつかの方法が発明されている。
例えば特開昭５５−７９４９２号では幾つかの電極をま
とめて同時に出力することにより拡大表示をする方法が
記載されている。また、特開昭５７−６８９７９号では
走査クロック数を何倍かに変更することによって拡大表
示をし、基準信号を遅延することによって表示領域を変
更する方法が記載されている。さらに、特開平−２１２
６７号ではダブルドライブ、ダブルスキャンのＬＣＤに
ついての発明がされている。
【０００３】図７（Ａ）は４００行分の表示可能なＬＣ
Ｄへのデータ入力が上下２００行ずつに分かれている場
合の模式図である。上側のデータとして１行から２００
行分のデータを転送するための上側データバス７０２
（４パラ入力）を入力し、下側のデータとして２０１行
から４００行分のデータを転送するための下側データバ
ス７０３（４パラ入力）が入力される。走査およびデー
タ表示するための同期信号としては上側も下側も同じ同
期バス７０６が入力され、上側下側とも同時に２００分
割で走査することによって全体として１行〜４００行分
のデータを表示している。
【０００４】図７（Ｂ）は特開平−２１２６７号の発明
に基ずく液晶表示装置へのデータ入力が上下に分かれて
いる場合に対する実施例１で説明した拡大モードに対応
できるシステムの模式図である。ここで、データ変換回
路７０８は同期バス７０６、上側データバス７０２およ
び下側データバス７０３を入力し、上側同期バス７１
１、下側同期バス７１２、新上側データバス７１０およ
び下側データバス７０９を出力する回路である。例えば
２０行目から拡大表示を行う場合、新上側データバス７
１１は上側データバス７０２のままであり、新上側同期
バス７１０は従来の上側同期バス７０２のままである。
それに対して新下側データバス７０９は２１行〜２２０
行データにならなければならず、そのために走査途中で
上側データバスと下側データバスを切り換えなければな
らない。そのため、新下側同期バス７０９も７０６に対
して適当な期間タイミングをずらす。
【０００５】
【発明が解決しようとする課題】従来の方法では上側と
下側を別々に駆動する上下分割駆動方法によるＬＣＤ上
において上記したような従来の拡大方法においては、表
示しない領域の表示データの転送されている期間は走査
しない。このため、走査されていない期間が長いと液晶
はちらつくという課題がある。
【０００６】本発明はこれらの問題を解決し、液晶表示
装置上に高機能な拡大表示を実現することを目的とす
る。
【０００７】
【課題を解決するための手段】これらの課題を解決する
ためマトリクス配置された液晶画素を時分割マトリクス
駆動する複数の表示電極を電気的に並列接続することに
より表示単位画素の大きさを変えて表示する事が可能な
液晶表示素子と液晶表示のための同期信号とデータを出
力する表示コントローラとメモリ書き込み制御装置とメ
モリ読みだし制御装置と画像保持用メモリを備えたマイ
クロコンピュータにおいて、所定の表示領域のデータを
該メモリ書き込み制御装置により該画像保持用メモリに
保持し該液晶表示素子に該画像保持用メモリの内容を該
メモリ読みだし装置により繰り返し表示し、マトリクス
配置された液晶画素を時分割マトリクス駆動する複数の
表示電極を電気的に並列接続することにより表示単位画
素の大きさを変えて表示する事が可能であり上側下側独
立に表示データ入力される液晶表示素子と液晶表示のた
めの同期信号と上側データと下側データを出力する表示
コントローラとメモリ書き込み制御装置とメモリ読みだ
し制御装置と上側データ用画像保持用メモリと下側デー
タ用画像保持用メモリを備えたマイクロコンピュータに
おいて、表示領域の上側データを該メモリ書き込み制御
装置により該上側データ用画像保持用メモリに保持し該
液晶表示素子に該上側データ用画像保持用メモリの内容
を該メモリ読みだし装置により繰り返し表示し表示領域
の下側データを該メモリ書き込み制御装置により該上側
データ用画像保持用メモリに保持し該液晶表示素子に該
下側データ用画像保持用メモリの内容を該メモリ読みだ
し装置により繰り返し表示し、前記におけるメモリ書き
込み制御装置は表示領域を決定する領域回路と該表示コ
ントローラから出力される該同期信号を基に書き込み基
準を決定する基準回路と該領域回路からの信号を基に該
データ保持用メモリを制御するための書き込み回路を含
み、前期におけるメモリ書き込み制御装置は表示領域を
決定する領域回路と該表示コントローラから出力される
該同期信号を基に書き込み基準を決定する基準回路と該
領域回路からの信号を基に該データ保持用メモリを制御
するための書き込み回路と該領域回路からの出力信号に
応じて該上側データと下側データを切り替えて該上側デ
ータ用画像保持用メモリ用データあるいは該下側データ
用画像保持用メモリ用データとして出力する選択回路を
含み、前記におけるメモリ読み込み制御装置は該液晶装
置が並列接続する数だけ同期信号を分周する分周回路を
含み、マトリクス配置された液晶画素を時分割マトリク
ス駆動する複数の表示電極を電気的に並列接続すること
により表示単位画素の大きさを変えて表示する事が可能
な液晶表示素子と液晶表示のための同期信号とデータを
出力する表示コントローラとメモリ書き込み制御装置と
メモリ読みだし制御装置と画像保持用メモリと該表示コ
ントローラの不活性を検出する検出回路と該表示コント
ローラの活性時のみ書き込みを許可する許可回路を備え
たマイクロコンピュータにおいて、該表示コントローラ
の活性期間においてのみ所定の表示領域のデータを該メ
モリ書き込み制御装置により該画像保持用メモリに保持
し該液晶表示素子に該画像保持用メモリの内容を該メモ
リ読みだし装置により繰り返し表示し、マトリクス配置
された液晶画素を時分割マトリクス駆動する複数の表示
電極を電気的に並列接続することにより表示単位画素の
大きさを変えて表示する事が可能な液晶表示素子と液晶
表示のための同期信号とデータを出力する表示コントロ
ーラとメモリ書き込み制御装置とメモリ読みだし制御装
置と画像保持用メモリと該表示コントローラの不活性を
検出する検出回路と該表示コントローラの活性時のみ書
き込みを許可する許可回路を備えたマイクロコンピュー
タにおいて、該表示コントローラの活性期間においての
み所定の表示領域のデータを該メモリ書き込み制御装置
により該画像保持用メモリに保持し該液晶表示素子に該
画像保持用メモリの内容を該メモリ読みだし装置により
繰り返し表示し該表示コントローラを停止する。
【０００８】
【作用】例えば、パソコン等に採用されている６４０×
４８０のＬＣＤによってデータを表示した場合、図３に
示す通り１行目から２４０行目の走査電極に対するデー
タ信号と２４１行目から４８０行目の走査電極に対する
データ信号は別々であり、上側と下側を別々に駆動する
上下分割駆動方法をとっている。このため、例えば縦方
向に２倍拡大モード時に図３に示すとおり１２１行目か
ら３６０行目を表示する場合、上側は１２１行目から２
４０行目のデータを表示し下側は２４１行目から３６０
行目のデータを表示しなければならない。そこで、デー
タバッファを設けて上側用データの上側メモリ１０５に
は１２１行から２４０行のデータを保持して繰り返し表
示し、下側メモリ１０６には２４１行から３６０行のデ
ータを保持して繰り返し表示する。
【０００９】
【実施例】
（実施例１）図１は液晶表示装置へのデータ入力が上下
に分かれている上下分割駆動方式のＶＧＡ（６４０×４
８０）液晶素子を用いた場合の回路ブロック図を示す。
図中、表示コントローラ１３１は通常のＶＧＡコントロ
ーラと呼ばれるマイクロコンピュータの表示制御回路で
あり、液晶駆動のための同期信号であるフレーム信号１
１１、ラッチパルス信号１１２およびクロックパルス信
号１１３と上側データ１１５と下側データ１１６を出力
する。ここで表示コントローラ１３１は２４１行分のデ
ータを出力するものとする。
【００１０】モード回路１０１は通常駆動またはたばね
の表示領域を設定するためのモード信号Ａ１３２および
モード信号Ｂ１３３をデコードした結果をモードバス信
号１２３としてメモリライト回路１０２、データセレク
ト回路１３０およびメモリリード回路１０８に伝達する
回路である。カウンタ回路１０４は表示コントローラ１
３１からの同期信号であるフレーム信号１１１および水
平ラッチパルス信号１１２を受けて上側メモリ１０５お
よび下側メモリ１０６への書き込みの基準となるデコー
ドバス信号１１４を発生する。
【００１１】メモリライト回路１０４はデコードバス信
号１１４およびクロックパルス信号１１３を受けて上側
メモリ１０５の書き込み時の駆動のための上側ライトバ
ス信号１１６および上側メモリ１０５の書き込み時の駆
動のための下側ライトバス信号１１７を発生する回路で
ある。疑似信号発生回路１０７はＬＣＤを駆動するため
の独自に発生させた元のフレーム信号１１１、水平ラッ
チパルス信号１１２およびドットパルス信号１１３に相
当する同期信号である疑似同期バス信号１１８を発生さ
せる回路である。
【００１２】メモリリード回路１０８は疑似同期バス信
号１１８を基にして上側メモリ１０５および下側メモリ
１０６に保持されているデータの読みだしのための駆動
信号であるメモリリードバス信号１１９を発生するため
の回路である。上側メモリ１０５および下側メモリ１０
６はＦＩＦＯのフィールドメモリである。ＬＣＤ駆動回
路１０９は疑似同期バス信号１１８、上側リードデータ
バス１２０および下側リードデータバス１２１を基にＬ
ＣＤを駆動するためのＬＣＤバス信号１３９を発生する
回路であり、昇圧回路なども含まれる。
【００１３】図２は図１におけるメモリ書き込み制御部
１２２の具体的な内容を示す。束ねモードではなく通常
モードの場合はモード信号Ａ１３２をロウレベル、モー
ド信号Ｂをロウレベルにするのでモード回路図１３０内
のアンド３０３はハイレベルのモード信号３４２を出力
する。束ねモードにおいて１行目から２４０行目を表示
する場合はモード信号Ａ１３２をハイレベル、モード信
号Ｂをロウレベルにするのでモード回路図１３０内のア
ンド３０４はハイレベルのモード信号３４３を出力す
る。
【００１４】束ねモードにおいて２４１行目から４８０
行目を表示する場合はモード信号Ａ１３２をロウレベ
ル、モード信号Ｂをハイレベルにするのでモード回路図
１３０内のアンド３０５はハイレベルのモード信号３４
４を出力する。束ねモードにおいて１２１行目から３６
０行目を表示する場合はモード信号Ａ１３２をハイレベ
ル、モード信号Ｂをハイレベルにするのでモード回路図
１３０内のアンド３０６はハイレベルのモード信号３４
５を出力する。
【００１５】カウンタ回路１０４内のデコーダ３１９は
入力クロックをラッチパルス信号１１２とし、リセット
信号をフレーム信号１１１とラッチパルス信号１１２の
ナンドとしたバイナリカウンタ３１８によってカウント
された結果が２４１を示すときハイレベルとなり、デコ
ーダ３２０は１２０を示すとハイレベルとなる。
【００１６】メモリライト回路１０２内のＤＦＦ３２１
およびＤＦＦ３３４はリセット信号をフレーム信号１１
１とラッチパルス信号１１２のナンドとしたバイナリカ
ウンタ３１８によってカウントされた結果が２４１を示
すときハイレベルとなり、ラッチパルスを基準に２つめ
のクロックパルス信号１１３の立ち上がりに同期してロ
ウレベルとなるリセット信号３４０を発生する。
【００１７】メモリライト回路１０２内のＤＦＦ３２２
およびＤＦＦ３３５はリセット信号をフレーム信号１１
１とラッチパルス信号１１２のナンドとしたバイナリカ
ウンタ３１８によってカウントされた結果が１２１を示
すときハイレベルとなり、ラッチパルスを基準に２つめ
のクロックパルス信号１１３の立ち上がりに同期してロ
ウレベルとなるリセット信号３４０およびリセット信号
３４１を発生する。セレクタ３３６およびセレクタ３３
７は表１に従ってリセット信号３４０またはリセット信
号３４１を各々上側ライトリセット信号２０１、下側ラ
イトリセット信号２０５として出力する。
【表１】
【００１８】ノア３０８、ＤＦＦ３１０はリセット信号
をフレーム信号１１１とラッチパルス信号１１２のナン
ドとしたバイナリカウンタ３１８によってカウントされ
た結果が２４１を示すときハイレベルとなり１２１を示
すときロウレベルとなる許可信号３４３およびその反転
信号である許可信号３４２を発生する。ノア３１３、セ
レクタ３１４およびセレクタ３１５は表１に従って許可
信号３４２または許可信号３４３を各々上側ライト許可
信号２０３、下側ライト許可信号２０７として出力す
る。
【００１９】データセレクト回路１３０中のセレクタ群
３１６は上側データ１１５と下側データ１１６を切り替
えて上側ライトデータバス２０４として出力し、セレク
タ群３１７は下側ライトデータバス２０８として出力す
る。
【００２０】図３は束ね機能を用いて１２１行目から３
６０行目を表示するためのメモリ書き込み時のタイミン
グチャートを示す。図中フレーム信号１１１はフレーム
の基準となる信号であり垂直同期信号に相当する。ラッ
チパルス信号１１２は液晶走査とデータ表示するための
基準となる信号であり、水平同期信号に相当する。
【００２１】上側ライトリセット信号２０１は上側メモ
リ１０５へのデータ書き込み開始基準となる信号であ
り、ハイレベルで活性である。上側ライトクロック信号
２０２は立ち上がり時に上側メモリ１０５へのデータ書
き込みを行う信号である。上側ライト許可信号２０３は
上側メモリ１０５へのデータ書き込み期間を設定する信
号であり、ハイレベルで活性である。上側ライトリセッ
ト信号２０１、上側ライトクロック信号２０２および上
側ライト許可信号２０３は前述のｅバス信号１１６に相
当する。上側ライトデータバス２０４は上側メモリ１０
５への書き込みデータ信号である。
【００２２】下側ライトリセット信号２０５は下側メモ
リ１０６へのデータ書き込み開始基準となる信号であ
り、ハイレベルで活性である。下側ライトクロック信号
２０６は立ち上がり時に下側メモリ１０６へのデータ書
き込みを行う信号である。下側ライト許可信号２０７は
下側メモリ１０６へのデータ書き込み期間を設定する信
号であり、ハイレベルで活性である。下側ライトリセッ
ト信号２０５、下側ライトクロック信号２０６および下
側ライト許可信号２０７は前述のｆバス信号１１７に相
当する。下側ライトデータバス２０８は下側メモリ１０
６への書き込みデータ信号である。
【００２３】束ね機能を用いて１２１行目から３６０行
目を表示するためには上側メモリ１０５内に１２１行目
から２４０行目のデータを保持し、下側メモリ１０６内
に２４１行目から３６０行目のデータを保持すれば良
い。従って、上側ライトリセット信号２０１はフレーム
信号１１１が活性時を基準に１２０発目のラッチパルス
信号１１２のたち下がりに同期して活性となる。上側ラ
イト許可信号２０３はフレーム信号１１１が活性時を基
準に１２０発目のラッチパルス信号１１２のたち下がり
に同期して活性となり、２４１発目のたち下がりに同期
して不活性となる。上側ライトデータ信号２０４は上側
データ信号のままである。
【００２４】下側ライトリセット信号２０５はフレーム
信号１１１が活性時を基準に２４１発目のラッチパルス
信号１１２のたち下がりに同期して活性となる。上側ラ
イト許可信号２０３はフレーム信号１１１が活性時を基
準に２４１発目のラッチパルス信号１１２のたち下がり
に同期して活性となり、１２０発目のたち下がりと同時
に不活性となる。下側ライトバスデータ２０８は下側デ
ータ信号１１６のままである。
【００２５】図４はメモリ読み出し制御部１２３の詳細
回路図を示す。疑似ラッチパルスカウンタ４０１は疑似
クロック信号４１０をカウントして疑似ラッチパルス信
号４１１を出力する回路である。疑似フレームカウンタ
４０２は疑似ラッチパルス信号４１１をカウントして疑
似フレーム信号４１２を出力する回路である。ＤＦＦ４
０５はＴＡＢ００信号２ＸＸはロウレベルの時、疑似ラ
ッチパルス信号を１／２分周する回路である。アンド４
０６はＤＦＦ４０５のＱＢと疑似ラッチパルス信号４１
１のアンドを取ったメモリリードラッチパルス信号４１
３を出力する回路である。アンド４０７はＤＦＦ４０５
のＱＢと疑似クロック信号４１０のアンドを取ったメモ
リリードクロック信号４１４を出力する回路である。す
なわち、束ねモードにおいては疑似ラッチパルス信号４
１１および疑似クロック信号は１／２周期になる。
【００２６】今回の実施例は比較的複雑となる上下デー
タ入力のＶＧＡ液晶表示素子を用いた場合について述べ
たが、片側データ入力のＶＧＡ液晶表示素子やＣＧＡ
（６４０×２００）液晶表示素子を用いた場合等にも当
然応用できる。
【００２７】（実施例２）図５は特開平−２０４９２や
特開平−２０５９６等によって発明されている低電力シ
ステムに本発明を応用した場合のブロック図を示す。図
中、ＶＲＡＭアクセス検出回路５０３は表示コントロー
ラ１３１がＶＲＡＭ５０４をアクセスするのを検出する
とアクセス信号をロウレベルにする回路である。低電力
書き込み回路５０２はアクセス検出信号５０７を受けて
所定の期間書き込みを行うための低電力許可信号５０８
および表示コントローラ１３１を停止するための停止信
号５０９を出力する回路である。ライト許可制限回路５
０１は低電力許可信号５０８によって上側ライトバス信
号１１６およびを下側ライトバス信号１１７活性期間を
制限して上側低電力ライトバス信号５１１および上側低
電力ライトバス信号５１１を出力する回路である。
【００２８】低電力書き込み回路５０２およびＶＲＡＭ
アクセス検出回路５０３については特開平−２１８３７
に詳細が記してあるのでここでは特に詳しくは述べな
い。
【００２９】図６はライト許可制限回路５０１の詳細回
路図である。上側ライト許可信号３５１、上側ライトリ
セット信号３５３、下側ライト許可信号３５２、下側ラ
イトリセット信号３５４はそれぞれ低電力許可信号５０
８のアンド出力である上側低電力ライト許可信号６０
５、上側低電力ライトリセット信号６０６、下側低電力
ライト許可信号６０７、下側低電力ライトリセット信号
６０８として出力する。
【００３０】すなわち、本発明によって上側メモリ１０
５下側メモリ１０６へデータを書き込んだ後であれば表
示コントローラ１３１を停止しても束ね表示を行える。
【００３１】
【発明の効果】本発明の構成によるマイクロコンピュー
タにより高品質で見やすく低電力の拡大表示が可能とな
った。
【図面の簡単な説明】
【図１】実施例１に基づく回路ブロック図である。
【図２】実施例１に基づくメモリ書き込み制御部の詳細
回路図である。
【図３】実施例１に基づくメモリ読み込み制御部の詳細
回路図である。
【図４】実施例１に基づくタイミングチャート図であ
る。
【図５】実施例２に基づく回路ブロック図である。
【図６】実施例２に基づくライト許可制限回路の詳細回
路図である。
【図７】従来例に基づくブロック回路図である。
【符号の説明】
１１１ フレーム信号 １２２ メモリ書き込み制御部 １２３ メモリ読みだし制御部 １３２ モード信号Ａ １３３ モード信号Ｂ ２０３ 上側ライト許可信号 ２０４ 上側ライトデータ ３１８ バイナリカウンタ回路 ５０１ ライト許可制限回路 ５０２ 低電力書き込み回路 ６０１ アンド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 諸川 滋 埼玉県所沢市大字下富字武野840番地 シ チズン時計株式会社技術研究所内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 マトリクス配置された液晶画素を時分割
    マトリクス駆動する複数の表示電極を電気的に並列接続
    することにより表示単位画素の大きさを変えて表示する
    事が可能な液晶表示素子と液晶表示のための同期信号と
    データを出力する表示コントローラとメモリ書き込み制
    御装置とメモリ読みだし制御装置と画像保持用メモリを
    備えたマイクロコンピュータにおいて、所定の部分の表
    示領域のデータを該メモリ書き込み制御装置により該画
    像保持用メモリに保持し該液晶表示素子に該画像保持用
    メモリの内容を該メモリ読みだし装置により繰り返し表
    示することを特徴とするマイクロコンピュータ。
  2. 【請求項２】 マトリクス配置された液晶画素を時分割
    マトリクス駆動する複数の表示電極を電気的に並列接続
    することにより表示単位画素の大きさを変えて表示する
    事が可能であり上側下側独立に表示データ入力される液
    晶表示素子と液晶表示のための同期信号と上側データと
    下側データを出力する表示コントローラとメモリ書き込
    み制御装置とメモリ読みだし制御装置と上側データ用画
    像保持用メモリと下側データ用画像保持用メモリを備え
    たマイクロコンピュータにおいて、所定の部分の表示領
    域の上側データを該メモリ書き込み制御装置により該上
    側データ用画像保持用メモリに保持し該液晶表示素子に
    該上側データ用画像保持用メモリの内容を該メモリ読み
    だし装置により繰り返し表示し表示領域の下側データを
    該メモリ書き込み制御装置により該上側データ用画像保
    持用メモリに保持し該液晶表示素子に該下側データ用画
    像保持用メモリの内容を該メモリ読みだし装置により繰
    り返し表示しすることを特徴とするマイクロコンピュー
    タ。
  3. 【請求項３】 請求項１におけるメモリ書き込み制御装
    置は表示領域を決定する領域回路と該表示コントローラ
    から出力される該同期信号を基に書き込み基準を決定す
    る基準回路と該領域回路からの信号を基に該データ保持
    用メモリを制御するための書き込み回路を含むことを特
    徴とするマイクロコンピュータ。
  4. 【請求項４】 請求項２におけるメモリ書き込み制御装
    置は表示領域を決定する領域回路と該表示コントローラ
    から出力される該同期信号を基に書き込み基準を決定す
    る基準回路と該領域回路からの信号を基に該データ保持
    用メモリを制御するための書き込み回路と該領域回路か
    らの出力信号に応じて該上側データと下側データを切り
    替えて該上側データ用画像保持用メモリ用データあるい
    は該下側データ用画像保持用メモリ用データとして出力
    する選択回路を含むことを特徴とするマイクロコンピュ
    ータ。
  5. 【請求項５】 請求項１および請求項２におけるメモリ
    読み込み制御装置は該液晶素子が並列接続する数に応じ
    て同期信号を分周する分周回路を含むことを特徴とする
    マイクロコンピュータ。
  6. 【請求項６】 マトリクス配置された液晶画素を時分割
    マトリクス駆動する複数の表示電極を電気的に並列接続
    することにより表示単位画素の大きさを変えて表示する
    事が可能な液晶表示素子と液晶表示のための同期信号と
    データを出力する表示コントローラとメモリ書き込み制
    御装置とメモリ読みだし制御装置と画像保持用メモリと
    該表示コントローラの不活性あるいは活性を検出する検
    出回路と該表示コントローラの活性時のみ書き込みを許
    可する許可回路を備えたマイクロコンピュータにおい
    て、該表示コントローラの活性期間においてのみ所定の
    表示領域のデータを該メモリ書き込み制御装置により該
    画像保持用メモリに保持し該液晶表示素子に該画像保持
    用メモリの内容を該メモリ読みだし装置により繰り返し
    表示することを特徴とするマイクロコンピュータ。
  7. 【請求項７】 マトリクス配置された液晶画素を時分割
    マトリクス駆動する複数の表示電極を電気的に並列接続
    することにより表示単位画素の大きさを変えて表示する
    事が可能な液晶表示素子と液晶表示のための同期信号と
    データを出力する表示コントローラとメモリ書き込み制
    御装置とメモリ読みだし制御装置と画像保持用メモリと
    該表示コントローラの不活性あるいは活性を検出する検
    出回路と該表示コントローラの活性時のみ書き込みを許
    可する許可回路を備えたマイクロコンピュータにおい
    て、該表示コントローラの活性期間においてのみ所定の
    表示領域のデータを該メモリ書き込み制御装置により該
    画像保持用メモリに保持し該液晶表示素子に該画像保持
    用メモリの内容を該メモリ読みだし装置により繰り返し
    表示し該表示コントローラを停止することを特徴とする
    マイクロコンピュータ。
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DE69530574T DE69530574T2 (de) 1995-04-05 1995-12-22 Flüssigkristall-Anzeigevorrichtung
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EP0740284A2 (en) 1996-10-30

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