JPH0736104B2 - デイスプレイコントロ−ラ - Google Patents

デイスプレイコントロ−ラ

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JPH0736104B2
JPH0736104B2 JP60062861A JP6286185A JPH0736104B2 JP H0736104 B2 JPH0736104 B2 JP H0736104B2 JP 60062861 A JP60062861 A JP 60062861A JP 6286185 A JP6286185 A JP 6286185A JP H0736104 B2 JPH0736104 B2 JP H0736104B2
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    • G09G5/08—Cursor circuits

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、液晶表示装置あるいはCRT（ブラウン管）
表示装置等に用いられるディスプレイコントローラに関
する。
「従来の技術」 CPU（中央処理装置）の制御の下に、液晶表示装置ある
いはCRT表示装置に各種の画像を表示するディスプレイ
コントローラが開発されており、種々の用途に用いられ
ている。
この場合、CRT表示装置用のものにおいては、１画面単
位でインターレース方式（あるいはノンインターレース
方式）による表示を行うが、液晶ドット表示装置用のも
のにおいては、表示面を上下２面に分割し、各面を同時
に並行して走査することにより表示を行うようにしてい
る。
そして、この場合のカーソル表示は、例えば、ビデオRA
M内にカーソルパターンのドットデータを書き込み、カ
ーソルの位置情報に応じてドットデータの記憶位置を変
更する方法や、カーソル位置情報に基づいてカーソル信
号を発生させ、これにより、表示文字の下に予め設定さ
れたアンダーライン状のカーソルを重ねて表示する方法
が取られていた。この場合、前者の方法は、グラフィク
モードにおいて用いられ、後者の方法は文字表示モード
において用いられる。
「発明が解決しようとする問題点」 しかしながら、ビデオRAM内のドットデータを書き換え
る方法においては、データの移動に伴うCPU側の処理が
繁雑になり、アンダーライン状のカーソルを重ね合わせ
る方法においては、カーソルの形状や表示位置に制限が
できてしまうという問題があった。
また、１個のディスプレイコントローラで、CRT表示装
置と液晶表示装置の双方の表示制御が行えると極めて便
利であるが、CRT表示装置と液晶表示装置とでは前述の
ように画面の走査方法が異なるため、兼用のディスプレ
イコントローラが未だ開発されておらず、また、兼用の
ディスプレイコントローラを開発したとしても、カーソ
ルの座標指定を双方において異なる方法でしなければな
らないという問題が発生する。
この発明は上述した問題に鑑みてなされたもので、CPU
の負担を無くして、任意形状のカーソルを任意位置に表
示することができ、しかも、CRT表示装置と液晶表示装
置のどちらの場合においても、全表示画面に対応した唯
一の座標系に基づいて作成されたカーソル表示位置の指
定情報を受け取るのみにより表示画面上のその表示位置
にカーソルを表示させることができるディスプレイコン
トローラを提供することを目的としている。
「問題点を解決するための手段」 一つの表示画面を単一表示面から構成し、かつ、前記単
一表示面を走査して画像表示を行うようにした第１の表
示モードと、前記表示画面を走査線に直交する方向に並
べられた複数の分割表示面から構成し、かつ、前記各分
割表示面を同時に走査して画像表示を行うようにした第
２の表示モードとを有するディスプレイコントローラに
おいて、前記第２の表示モードが選択された場合には前
記各分割表示面のうちのいずれの面の表示データを作成
すべきかを所定のタイミングで順次切り換えて指示する
表示面指示手段と、カーソルのドットパターンが予め記
憶されるカーソルパターンメモリと、前記第１の表示モ
ードが選択された場合には単一表示面における走査水平
位置をカウントし、かつ、前記第２の表示モードが選択
された場合には前記各分割表示面における走査水平位置
を共通にカウントする共通水平カウンタと、前記第１の
表示モードが選択された場合には単一表示面における走
査線の番号をカウントし、かつ、前記第２の表示モード
が選択された場合には前記各分割表示面における走査線
の番号を共通にカウントする共通垂直カウンタと、前記
第１の表示モードが選択された場合には前記共通垂直カ
ウンタのカウント出力をそのまま出力し、かつ、前記第
２の表示モードが選択された場合には前記各分割表示面
の各々に対して固有に設定されたカウント初期値を該当
する分割表示面の表示データ作成タイミングにおいて前
記共通垂直カウンタのカウント出力に加算して出力する
カウント初期値加算手段と、前記表示画面におけるカー
ソルの水平座標および垂直座標が書き込まれるレジスタ
と、前記レジスタ内の垂直座標と前記カウント初期値加
算手段の出力とが所定差になっている時だけカーソルの
表示を許可する表示許可信号を出力するカーソル表示制
御手段と、前記レジスタ内の垂直座標および水平座標
と、前記共通水平カウンタのカウンタ値と、前記カウン
ト初期値加算手段の出力とに基づいて、前記カーソルパ
ターンメモリから読み出されたパターンデータを、前記
表示許可信号が出力されている場合にはシリアルデータ
に変換して出力し、かつ、前記表示許可信号が出力され
ていない場合は内部に保持するパラレルシリアル変換手
段と、該パラレルシリアル変換手段から出力されるシリ
アルデータにもとづいてカーソル表示を行うカーソル表
示手段とを具備するとともに、前記各カウント初期値を
前記各分割表示面における走査線の番号が連続となるよ
うに設定したことを特徴としている。
「作用」 上記構成によれば、一つの表示画面が単一表示面から構
成される第１の表示モードでは、レジスタに、前記表示
画面におけるカーソルの水平座標および垂直座標が書き
込まれると、これの水平座標および垂直座標に表される
前記単一表示面上の位置にカーソルが表示される。この
単一表示面上の位置は、前記水平座標および垂直座標で
表される前記表示画面上の位置と一致する。
また、前記表示画面が走査線に直交する方向に複数の分
割表示面を並べて構成される第２の表示モードでは、レ
ジスタに、前記表示画面におけるカーソルの水平座標お
よび垂直座標が書き込まれると、カウント初期値加算手
段が前記各分割表示面の各々に対して固有に設定された
カウント初期値を該当する分割表示面の表示データ作成
タイミングにおいて、現在の走査線の番号に加算して出
力する。ここで出力される走査線の番号は、前記表示画
面におけるカーソルの垂直座標に一致する。
すなわち、第１および第２の表示モードのいずれにおい
ても、前記レジスタに設定する水平座標および垂直座標
は、前記表示画面における座標となる。言い換えれば、
第１および第２の表示モードいずれにおいても、カーソ
ルの位置の指定は、表示画面全体における座標を設定す
ることで行われる。
「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。
第１図は、この発明の一実施例の構成を示すブロック図
である。図において、１はディスプレイ・コントローラ
であり、外部機器であるCPU2とデータの授受を行いなが
ら図示せぬ表示部（CPTディスプレイあるいは液晶ディ
スプレイ）に各種のドット表示を行う。３はCPU2におい
て用いられるプログラムが記憶されたメモリである。
（ディスプレイコントローラ１の各部の構成） 次に、ディスプレイ・コントローラ１の各構成要素につ
いて、詳細に説明する。
パルスジェネレータ５は、周期が１ドット表示タイミン
グに対応するドットクロックパルスφを発生するもので
あり、このドットクロックパルスφが水平カウンタ６、
パラレル・シリアル変換器7,8、シフトレジスタ９およ
び表示制御回路10に供給される。水平カウンタ６は、ド
ットクロックパルスφをカウントすることによって、表
示面における走査の水平位置を指示するものであり、そ
のカウント出力H,COUNTは、比較器11と表示制御回路10
とに供給されている。また、水平カウンタ６は、その最
大カウント値が水平方向の表示ドット数に対応して設定
され、この最大カウント値と初期値との間でカウントを
繰り返すようになっており、最大カウント値から初期値
へ移行する際に、パルス信号P1を垂直カウンタ13に供給
する。したがって、垂直カウント13のカウント内容は、
表示面における走査の垂直方向の位置を指示する内容と
なる。この垂直カウント13のカウント出力H,COUNTは加
算器14の一方の入力と表示制御回路10とに供給されてい
る。加算器14の他方の入力端には、ゲート17を介して固
定データ「100」が供給されるようになっており、ま
た、ゲート17は信号UDによってその開閉が制御されるよ
うになっている。この場合、信号UDは液晶表示器を用い
る際において、表示制御回路10から発せられる信号であ
り、走査が液晶表示面の上半面に有るときは、“0"レベ
ルとなり、下半面に有るときは、“1"レベルとなるパル
ス信号である。したがって、CRT表示装置を用いる際は
発せられない（常に“0"レベルとなる）ようになってい
る。
次に、比較器11は、カウント出力H,COUNTとレジスタ12
内のデータとを比較するもので、比較値が一致すると、
一致検出パルスP2をアンドゲートAN1の一方の入力端に
供給する。この場合、レジスタ12内のデータは、カーソ
ル20（第２図、第３図参照）のＸ座標データであり、CP
U2によって書き込まれるようになっている。また、カー
ソル20のＹ座標データは、CPU2によってレジスタ16に書
き込まれるようになっており、このレジスタ16内のデー
タは、各々インバータINV、INV……を介してアダー15に
供給される。
この場合、カーソル20のＸ座標とＹ座標とは、液晶表示
装置の場合もCRT表示装置の場合も共に共通に設定され
る。以下に、この座標設定方法を、CRT表示装置と液晶
表示装置の各場合について説明する。
まず、第２図はCRT表示面を示す図であり、図示のよう
に左上端が原点（0,0）となっている。そして、原点か
ら右方へのずれ量をＸ座標として指定し、原点から下方
へのずれ量をＹ座標として指定する。次に、第３図は液
晶表示面を示す図であり、図示のように液晶表示面は、
上下方向に並べられた２面の表示ブロックA,Bからなっ
ている。この実施例の場合は、表示ブロックA,Bとも640
×100ドットの表示面となっており、仮に、カーソル20
の位置を位置PS1に指定するとすれば、座標は（2,1）と
指定し、また、位置PS2に指定する場合は、座標は（2,1
01）と指定する。すなわち、液晶表示面の場合において
は、表示ブロックA,Bを１画面として、カーソル20のX,Y
座標を指定するようにしており、この結果、CRT表示面
と同一の座標指定となっている。なお、上記説明から判
るように、カーソル20の位置指定は、カーソルパターン
の左上端の位置を指定することによって行なわれる。
次に、第１図に示すアダー15のキャリー入力端Ciには、
常に“1"信号が供給されており、この結果、アダー15は
レジスタ16内のデータの補数と、加算器14の出力A,Vの
加算を行う。言い替えれば、アダー15は、加算出力A,V
からレジスタ16内のデータを減算する動作となる。ま
た、アダー15の上位側出力端子がノアゲートNOR1の入力
端に各々接続されており、さらに、アダー15のキャリー
出力端Coが、インバータINV1を介してノアゲートNOR1の
入力端に接続されている。そして、ノアゲートNOR1の出
力端はアンドゲートAN1の他方の入力端に接続され、ア
ンドゲートAN1の出力端は、オアゲートOR5,OR6の各一方
の入力端、および、フリップフロップ18のリセット端Ｒ
に接続されている。また、ノアゲートNOR1の出力信号
は、カーソル表示許可信号ENとして、後述する各種のゲ
ートに供給されるようになっている。
次に、カーソルパターンメモリ21,22は、各々異なる形
状のカーソルのパターンPT1,PT2が記憶される８ビット
×32ビットのメモリであり、CPU2によってこれらのパタ
ーンPT1、PT2が書き込まれるようになっている。この場
合、パターンPT2はパターンPT1より小さく設定され、ま
た、表示時にはパターンPT1の内側にパターンPT2が重ね
て表示されるようになっている。ここで、第４図
（イ）、（ロ）にパターンPT1とPT2の一例を示す。この
図に破線で示すエリアe1,e2は、各々カーソルパターン
メモリ21,22の記憶エリアを示し、また、エリアe1,e2の
各両わきに書かれた数値は、記憶番地（10進）を示して
いる。この例の場合、パターンPT1は表示面上において
縦横16ドットの正方形パターン、パターンPT2は表示面
上において縦横10ドットの正方形パターンとなってい
る。なお、第４図中斜線を付した部分は、パターン部分
となる“1"データを示している。そして、表示時には、
これらのパターンが重合されて同図（ハ）に示すような
表示となる。そして、カーソルパターンメモリ21,22
は、そのアドレス入力端AD1〜AD4が各々アダー15の下位
側ビット（４ビット）に接続されており、アドレス力端
AD0がフリップフロップ18のＱ出力端に接続されてい
る。したがって、カーソルパターンメモリ21,22は、各
々アダー15の下位側４ビットとフリップフロップ18のＱ
出力信号によって共通にアクセスされるようになってい
る。なお、CPU2によってパターンの書込が行なわれると
きは、カーソルパターンメモリ21,22のアドレスは、CPU
2によって支配されるようになっている。
次に、パラレル・シリアル変換器7,8は、各々端子Ｌに
供給されるオアゲートOR5の出力信号が立ち上がると、
カーソルパターンメモリ21,22から８ビットのパラレル
データを読み込み、オアゲートOR5の出力信号が立ち下
がると、読み込んだパラレルデータをドットクロックパ
ルスφに基づいて１ビットずつシフトして出力端S0から
出力する。この場合、パラレル・シリアル変換器7,8の
出力端S0は内部データの最上位ビットに直結されてお
り、この結果、パラレルデータがロードされると、その
最上位ビットはロード時点において出力されるようにな
っている。また、パラレル・シリアル変換器７の出力信
号はアンドゲートAN3を介して入力端Siに帰還される
か、あるいは、アンドゲートAN4を介してナンドゲートN
AN1の一方の入力端に供給されるようになっており、信
号ENによってそのいづれかが選択されるようになってい
る。また同様に、パラレル・シリアル変換器８の出力信
号も、信号ENによって、アンドゲートAN5を介して入力
端Siに帰還されるか、あるいは、アンドゲートAN6を介
してアンドゲートAN2の一方の入力端に供給されるよう
になっている。
第１図に示す９は、入力端Siに供給されるデータをクロ
ック信号φに基づいてシフトする８ビットのシフトレジ
スタであり、その出力信号はアンドゲートAN8,オアゲー
トOR6を順次介して入力端Siに帰還されるか、あるい
は、アンドゲートAN7を介してフリップフロップ18のセ
ット入力端ＳおよびオアゲートOR5の他方の入力端に供
給されるようになっており、信号ENによってそのいづれ
がか選択される。
次に、表示用メモリ24は、表示面に対応するメモリであ
り、表示ドットの色を指定する４ビットのカラーコード
（ただし、液晶表示装置を用いる場合は階調を指示する
データとなる）が、表示面の総てのドットに対応して設
けられている。この実施例の場合、１回の読み出しに対
して、８ドット分のカラーコードが１度に読み出される
ようになっており、したがって、たとえば、１アドレス
８ビットのメモリを４個並列に設け、同一アドレスに対
して32ビットのデータを出力するようにしている。ま
た、表示用メモリ24内のカラーコードは、表示制御回路
10によって、読み出し／書き込みが行なわれるようにな
っている。ここで、第５図にカラーコードと表示色との
関係を示す。この図に示すRD,GD,BDは各々カラーコード
をデコードすることによって得られるカラーデータであ
り、各々レッド、グリーン、ブルー各色の輝度情報とな
っている。そして、この場合のデコード処理は、第１図
に示すカラーパレット25によって行なわれるようになっ
ている。
次いで、表示制御回路10は、ドットクロックパルスφ、
カウント出力H,COUNT、V,COUNTおよび、加算出力A,Vに
基づいて、表示面上の走査位置を認識し、走査位置に対
応する表示用メモリ24内のカラーコードを読み出して出
力する回路である。この場合、表示制御回路10は、CRT
表示装置を用いる際と、液晶表示装置を用いる際とで
は、読み出し処理が異なる。以下に、この点について説
明する。
まず、CRT表示装置を用いる場合は、表示面の走査が画
面最上端から順次最下端に至るようになっているので、
表示用メモリ24からは走査に応じて８ドット分のカラー
コードを読み出し、この読み出したカラーコードをドッ
トクロックφに基づく速さで、１ドット分（４ビット）
ずつ出力する。そして、この処理を画面の走査に対応し
て順次行って行く。
一方、液晶表示装置を用いる場合は、表示ブロックA,B
（第３図参照）を同時にスキャンする関係上、上述の場
合とは異なり、以下に示すような処理を行う。すなわ
ち、液晶表示装置の場合は、表示ブロックＡの第１番走
査の第０〜第７ドットのカラーコードを読み出し、次い
で、表示ブロックＢの第１走査の第０〜第７ドットのカ
ラーコードを読み出し、そして、次に表示ブロックＡの
第１走査の第８〜第15ドットのカラーコードを読み出
す。以後は同様にして、表示ブロックＡと表示ブロック
Ｂのカラーコードを交互に８ビット分ずつ読み出す。そ
して、このようにして読み出したカラーコードを、ドッ
トクロックパルスφの２倍の速さで１ドット分ずつ出力
する。したがって、この場合の表示制御回路10からは、
表示エリアＡ用のカラーコードが８ドット分連続して出
力された後に、表示エリアＢ用のカラーコードとが８ド
ット分連続して出力され、かつ、これらが交互に出力さ
れる。なお、この読み出し処理の詳細については、後述
する。
また、表示制御回路10は、CRT表示装置を用いる際はカ
ウント出力H,COUNT、V,COUNTに基づいて、表示装置用の
水平同期信号H,SYNCと水直同期信号V,SYNCとを出力する
ようになっており、また、液晶表示装置を用いる際はカ
ウント出力H,COUNT、V,COUNTに基づいて、液晶表示装置
用の各種タイミング信号を発生する。さらに、表示制御
回路10は、CPU2から供給される種々のコマンドに基づい
て、表示用メモリ24内のカラーコードを適宜書き替える
ようになっている。そして、表示制御回路10から出力さ
れる４ビットのカラーコードは、各々アンドゲートAN10
〜AN13の各一方の入力端に供給される。
次ぎに、26,27,28は各々２ビット、４ビット、４ビット
のレジスタであり、CPU2によってその内容が書き換えら
れるようになっている。この場合、レジスタ26のD0,D1
ビット出力は、各々ナンドゲートNAN1、アンドゲートAN
2の各他方の入力端に供給され、レジスタ27のD0〜D3ビ
ット出力は各々オアゲートOR0〜OR3の各一方の入力端に
供給され、また、レジスタ28のD0〜D3ビット出力は、ア
ンドゲートAN20〜AN23の各一方の入力端に供給されるよ
うになっている。そして、ナンドゲートNAN1の出力端が
オアゲートOR0〜OR3の各他方の入力端に共通接続され、
アンドゲートAN2の出力端がアンドゲートAN20〜AN23の
各他方の入力端に共通接続されている。この場合、レジ
スタ27,28内には、後述する論理演算に用いるためのカ
ラーコードが書き込まれるようになっている。
また、オアゲートOR0〜OR3の各出力端が各々アンドゲー
トAN10〜AN13の各他方の入力端に接続され、アンドゲー
トAN10〜AN13の出力端が各々イクスクルージブオアゲー
トEXOR10〜EXOR13の各一方の入力端に接続され、また、
アンドゲートAN20〜AN23の出力端が各々イクスクルージ
ブオアゲートEXOR10〜EXOR13の各他方の入力端に接続さ
れている。そして、イクスクルージブオアゲートEXOR10
〜EXOR13の出力信号がカラーパレット25の入力端にカラ
ーコードとして供給されている。このカラーパレット25
から出力されるカラーデータRD,GD,BDは、各々デイジタ
ル／アナロクコンバータ30〜32を介して、アナログRGB
信号として出力される。なお、デイジタル／アナログコ
ンバータ30〜32が用いられるのは、CRT表示装置を使用
する場合のみである。
次に、第１図に示す33,34,35は各々輝度算出回路、階調
表示回路、および分配回路であり、液晶表示装置を用い
る場合に動作する回路である。以下に、上記各回路につ
いて説明する。
（輝度算出回路33） 輝度算出回路33は、RDデータ・GDデータ,BDデータの各
値から輝度データYDを算出する回路である。この場合の
輝度算出処理は、次の演算式に基づいて行なわれる。
ここで、R0,R1,R2は各々データRDの第０、第１、第２ビ
ットであり、G0〜G2、B0〜B2、についても同様である。
また、輝度データYDとして出力されるのは、上記演算の
解の第１〜第３ビットY1〜Y3である。なお、上記演算式
は、アナログRGB信号を輝信号に変える周知の公式 Ｙ＝0.3R＋0.59G＋0.11B に基づいている。
（階調表示回路34） この階調表示回路34は、液晶表示装置に対し輝度データ
YDに基づく階調表示を行わせるための回路である。ただ
し、液晶表示装置の場合は、CRT表示装置の場合とは逆
に、輝度データが大きい程より黒く（濃く）表示し、輝
度データが小さい程より白く（薄く）表示する関係上、
輝度データYD「７」が黒を示し、輝度データYD「０」が
白（非表示）を示す。
ここで、この実施例における階調表示方法について説明
する。
まず、この実施例における液晶表示は、毎秒70フレーム
の表示を行うようにしている。そして、８フレーム周期
を１表示単位として設定するとともに、表示面の各ドッ
トに対して、表示単位の各々において、輝度データYDに
対応する数のフレームだけ表示を行うようにしている。
すなわち、該当するドットの輝度データYDが「７」
（黒）の場合は、１表示単位における８フレーム全てに
ついて表示を行い、輝度データYDが「６」の場合は、１
表示単位における７フレームについてだけ表示を行う。
したがって、輝度データYDが「０」（白）の場合は、１
表示単位の全てのフレームについて表示を行わない。そ
して、階調表示回路34は、フレーム中の表示すべきドッ
トのデータを“1"とし、表示しないドットのデータ“0"
として表示データLDを作成し、このデータLDを分配回路
35へ供給する。そして、この場合のデータLDは、表示ブ
ロックＡ用のデータ８ビットに表示ブロックＢ用のデー
タ８ビットが続く、合計16ビットのデータを１単位とし
ている（第７図（ロ）参照）。したがって、１単位のデ
ータLDによって、１フレーム中の表示ブロックA,B各面
における８ドットが表示される。
（分配回路35） この分配回路35は、階調表示回路34から出力されるデー
タLDを、表示ブロックＡ用のデータLDaと表示ブロック
Ｂ用のデータLDbとに分配し、この分配後のデータLDa、
LDbを液晶表示装置に並列に供給する。すなわち、階調
表示回路34から出力されるデータLDには、８ドット分の
データLDaとデータLDbとが交互に含まれている。そこ
で、この分配回路35はデータLDが16ドット分入力される
毎にラッチし、ラッチしたデータLDをデータLDaとデー
タLDbとに分け、ドットクロックパルスφに基づく速さ
で、１ドット分ずつ並列に出力する。この場合、表示制
御回路10からは、前述したように、ドットクロックパル
スφの倍の速さでカラーコードが出力されるから、階調
表示回路34から出力されるデータLDの１ドット当たりの
転送スピードは、ドットクロックパルスφの倍のスピー
ドとなっている。そして、分配回路35においては、16ド
ット分のデータをラッチした後、８ドット分ずつに分配
し、さらに、分配後の８ドット分のデータを入力側の1/
2のスピード（すなわち、ドットクロックパルスφに基
づくスピード）で並列に出力するようにしている。した
がって、分配回路35におけるデータの入出力は同期し、
入力データ量と出力データ量とが常に一致するようにな
っている（第７図（ロ）、（ハ）参照）。
（実施例の動作） 次に、上記構成によるこの実施例の動作を説明する。な
お、この実施例の動作には、CRT表示装置を用いる場合
の動作と、液晶表示装置を用いる場合の動作とがあるの
で、始めに、CRT表示装置を用いる場合について説明す
る。
（CRT表示装置を用いる場合） この場合は、信号UDが出力されないため、第１図に示す
ゲート17が常に閉状態となり、この結果、加算器14の出
力信号A,Vは常にカウント出力V,COUNTに一致する。
（１）アダー15の動作 今、仮にレジスタ12,16に書き込まれたカーソル20のXY
座標データが、各々［10］，［20］であったとすると、
比較器11は水平カウンタ６のカウント出力H,COUNTが［1
0］になる毎に、すなわち、走査線が第６図に示す直線l
1と交差する時点毎に、パルスP2を出力する。一方、走
査線が画面上部から順次下方に移っていくと、垂直カウ
ンタ13のカウント出力V,COUNTが増加してゆくため、ア
ダー15の出力データ値は順次１ずつインクリメントされ
てゆく。この場合、アダー15における演算は、垂直カウ
ント出力V,COUNTからレジスタ16内のデータ値を減算す
る演算であるから、カウント出力V,COUNTが［20］にな
るまでは、アダー15の演算結果は負となり、キャリー信
号Coは出力されない。そして、垂直カウント出力V,COUN
Tの値が［20］になると、アダー15の出力データが
［０］になるとともに、キャリー出力端Coから“1"信号
が出力され、この結果、ノアゲートNOR1の全入力端に
“0"信号が供給され、このノアゲートNOR1の出力端から
“1"信号が出力される。すなわち、最上端の走査線を０
番とすれば、20番目の走査線が現れた時点で、ノアゲー
トNOR1の出力端から“1"信号が出力される。この場合、
アダー15の演算結果は、20番目の走査線の時が（０）
で、以後走査線が、21番目、22番目……と進む毎に１づ
つインクリメントされて行くから、35番目の時の演算結
果は（15）となる。そして、アダー15の演算結果が０〜
15の間は、アダー15の上位側のビットは全て“0"であ
り、また、この間はキャリー出力端Coから“1"信号が出
力されているからノアゲートNON1の全入力端が全て“0"
になり、この結果、ノアゲートNOR1から信号EN（“1"信
号）が出力され続ける。そして、前述のようにパルス信
号P2は、走査線が第６図に示す直線l1と交差する毎に出
力されるから、同図に示す点P20〜P35の時点において
は、アンドゲートAN1の出力信号が“1"になる。この場
合、走査線が36番目以降になると、アダー15の上位側ビ
ットに“1"信号が現れるため、ノアゲートNOR1が信号EN
を出力することなく、この結果、アンドゲートAN1が
“1"信号を出力することはない。
（２）パラレル・シリアル変換器7,8およびシフトレジ
スタ９の動作。
走査が点P20に達した時点においてアンドゲートAN1の出
力信号が“1"信号になると、この“1"信号がオアゲート
OR5を介してパラレル・シリアル変換器7,8のロード端子
Ｌに供給され、この結果、パラレル・シリアル変換器7,
8が、各々カーソルパターンメモリ21,22が出力する８ビ
ットのデータを読み込む。ここで、この時点においてパ
ラレル・シリアル変換器7,8に読み込まれるデータにつ
いて説明する。
すなわち、20番目の走査線が第６図に示す点P20に達し
た時点では、アンドゲートAN1の出力信号が“1"になっ
てフリップフロップ18がリセットされ、また、，アダー
15の下位４ビットの値が（0000）となる。したがって、
この時点ではカーソルパターンメモリ21,22のアドレス
入力端AD4〜AD0には（00000）なるデータが供給され、
この結果、カーソルパターンメモリ21,22の０番地がア
クセスされる。すなわち、走査が点P20に達した時点で
は、コーソルパターンメモリ21,22の０番地内の８ビッ
トのデータ（第４図参照）がパラレル・シリアル変換器
7,8に各々供給される。そして、走査が点P20を過ぎる
と、アンドゲートAN1の出力信号が“0"となり、この結
果、パラレル・シリアル変換器7,8のロード端子Ｌに
“0"信号が供給され、パラレル・シリアル変換器7,8が
シフト動作を開始する。また、走査線が20番目〜35番目
にある間は、信号ENが出力され続けるから、パラレル・
シリアル変換器7,8によってシフトされたカーソルパタ
ーンデータは、アンドゲートAN4、AN6を介してナンドゲ
ートNAN1およびアンドゲートAN2に各々供給される。
一方、走査が点P20に達した時点では、アンドゲートAN1
から出力された“1"信号がオアゲートOR6を介してシフ
トレジスタ９に取り込まれる。そして、パラレル・シリ
アル変換器7,8が８ビット分のシフト動作を終えた時点
では、取り込んだ“1"信号がアンドゲートAN7を介して
出力され、この“1"信号がフリップフロップ18のセット
端子Ｓとパラレル・シリアル変換器7,8のロード端子Ｌ
に供給される。したがって、パラレル・シリアル変換器
7,8が再びカーソルパターンメモリ21,22内にデータをロ
ードする。そして、この時点においては、フリップフロ
ップ18がセットされており、また、アダー15の出力信号
が変化していないから、カーソルパターンメモリ21,22
のアドレス入力端AD4〜AD0には、（00001）なるデータ
が供給される。したがって、この時点においては、カー
ソルパターンメモリ21,22の１番地のデータがアクセス
される。そして、１番地のデータがロードされると、パ
ラレル・シリアル変換器7,8のロード端子Ｌに再び“0"
信号が供給され、この結果、パラレル・シリアル変換器
7,8が再度シフト動作を開始する。すなわち、カーソル
パターンメモリ21,22からは、まず、カーソルパターン
（第４図参照）の最上段列の左側８ビットのデータが読
み出され、この８ビットのデータがシリアル変換される
と、直ちに、最上段列の右側８ビットのデータが読み出
され、この８ビットデータのシリアル変換が開始され
る。そして、８ビット分のシフトが終了すると、パラレ
ル・シリアル変換器7,8の出力信号は“0"となり、以後
再びデータのロードが行なわれるまで、この状態を維持
する。
そして、20番目の走査が終了して、21番目の走査が開始
され、この21番目の走査が第６図に示す点P21に達する
と、再びアンドゲートAN1の出力信号が“1"になり、パ
ラレル・シリアル変換器7,8がデータのロードを行う。
そして、この時点では、フリップフロップ18がリセット
されるとともに、アダー15の下位４ビットが（0001）と
なるから、カーソルパターンメモリ21,22のアドレス入
力端AD4〜AD0には、（00010）になるデータが供給さ
れ、この結果、２番地のデータがアクセスされる。そし
て、この２番地内の８ビットデータが、パラレル・シリ
アル変換器7,8によってシリアル変換されると、シフト
レジスタ９からは、点P21の時点に読み込まれた“1"信
号が８ビット遅延されて出力され、これにより、フリッ
プフロップ18がセットされて、カーソルパターンメモリ
21,22のアドレス入力端AD4〜AD0に（00011）なるデータ
が供給され、これにより、３番地のデータがアクセスさ
れる。またこの時点においては、シフトレジスタ９が出
力する“1"信号により、パラレル・シリアル変換器7,8
がロード動作を行うから、３番地内の８ビットデータが
パラレル・シリアル変換器7,8にロードされる。すなわ
ち、２番地内のデータがシリアル変換されると、直ち
に、３番地内のデータがシリアル変換される。
以上の説明から分かるように、パラレル・シリアル変換
器7,8からは第４図（イ）、（ロ）に示すカーソルパタ
ーンPT1,PT2のパターンデータが、カーソル20の表示タ
イミングに同期して順次出力されて行く。
（３）レジスタ26,27,28の動作。
次に、パラレル・シリアル変換器７から出力されたパタ
ーンデータは、ナンドゲートNAN1の入力端に供給される
が、レジスタ26のD0ビットが“0"であれば、ナンドゲー
トNAN1の出力信号は、パラレル・シリアル変換器７の出
力信号によらず、常に“1"信号になる。この結果、オア
ゲートOR0〜OR3の出力信号は常に“1"信号となり、アン
ドゲートAN10〜AN13が常に開状態となり、表示制御回路
10から出力されるカラーコードは、アンドゲートAN10〜
AN13をそのまま通過する。すなわち、カーソルパターン
PT1は無視される。
一方、レジスタ26のD0ビットが“1"であれば、ナンドゲ
ートNAN1は、パラレル・シリアル変換器７の出力信号に
対しては、インバータとして作用するから、パラレル・
シリアル変換器７の出力信号が“0"の時は、ナンドゲー
トNAN1の出力信号が“1"となって、アンドゲートAN10〜
AN13が開状態となる。また、パラレル・シリアル変換器
７の出力信号が“1"の時は、ナンドゲートNAN1の出力信
号が“0"となるから、オアゲートOR0〜OR3出力信号は、
レジスタ27内のカラーコードに一致する値となる。この
結果、アンドゲートAN10〜AN13の出力信号は、表示制御
回路10が出力するカラーコードと、レジスタ27に書き込
まれたカラーコードとの論理積となる。すなわち、表示
制御回路10から出力されるカラーコードは、カーソル20
の背景となる部分の色を指定するカラーコードであるか
ら、アンドゲートAN10〜AN13から出力されるカラーコー
ドは、レジスタ27内のカラーコードと背景色との論理積
となる。
上記説明から判るように、レジスタ26のD0ビットが“0"
の場合は、カーソルパターンメモリ21内のカーソルパタ
ーンPT1は表示されることがなく、また、レジスタ26のD
0ビットが“1"の場合は、カーソルパターンPT1はレジス
タ27内のカラーコードと背景色の論理積によって決定さ
れる色で表示される。
次に、パラレル・シリアル変換器８の出力信号は、アン
ドゲートAN2の入力端に供給されるが、レジスタ26のD1
ビットが“0"の場合は、パラレル・シリアル変換器８の
出力信号によらず、アンドゲートAN2の出力信号が常に
“0"信号となる。したがって、アンドゲートAN20〜AN23
の出力信号は全て“0"となり、イクスクルーシブオアゲ
ートEXOR10〜EXOR13がアンドゲートAN10〜AN13の出力信
号に対しては、単なるバッファとして作用し、この結
果、アンドゲートAN10〜AN13から出力されるカラーコー
ドは、イクスクルーシブオアゲートEXOR10〜EXOR13をそ
のもまま通過して、カラーパレット25の入力端に供給さ
れる。したがって、カーソルパターンPT2は無視され
る。
一方、レジスタ26のD1ビットが“1"の時は、アンドゲー
トAN2が常に開状態となるから、パラレル・シリアル変
換器８の出力信号は、アンドゲートAN2をそのまま通過
してアンドゲートAN20〜AN23の一方の入力端に供給され
る。この結果、パラレル・シリアル変換器８の出力信号
が“1"の時は、レジスタ28内のカラーコードが、イクス
クルーシブオアゲートEXOR10〜EXOR13の入力端に供給さ
れ、これにより、カラーパレット25に供給されるカラー
コードは、アンドゲートAN10〜AN13から出力されるカラ
ーコードと、レジスタ28内のカラーコードの排他的論理
和となる。また、パラレル・シリアル変換器８の出力信
号が“0"信号の時は、アンドゲートAN20〜AN23の出力信
号が全て“0"信号となるから、アンドゲートAN10〜AN13
から出力されるカラーコードはイクスクルーシブオアゲ
ートEXOR10〜EXOR13をそのまま通過してカラーパレット
25に供給される。
上記説明から判るように、レジスタ26のD1ビットが“0"
の時は、カーソルパターンメモリ22内のカーソルパター
ンPT2は表示されず、レジスタ26のD1ビットが“1"の時
は、カーソルパターンPT2が、アンドゲートAN10〜AN13
から出力されるカラーコードとレジスタ28内のカラーコ
ードとの排他的論理和によって決定される色で表示され
る。
以上がCRT表示装置を用いた場合の回路各部の動作であ
る。
（液晶表示装置を用いる場合の動作） 次に、液晶表示装置を用いる場合の動作について説明す
る。
まず、液晶表示装置を用いる場合は、カラー表示は行わ
ず階調表示を行う。したがって、DAC30〜32に代えて、
輝度算出回路33、階調表示回路34および分配回路35が用
いられる。また、液晶表示装置を用いる場合は、垂直カ
ウンタ13が「０」〜「99」の間でカウントを繰り返すよ
うになっている。これは、表示ブロックA,Bが各々100本
の水平ラインよりなっているからである。
次に、この場合の動作をカーソル表示とその背景表面と
に分けて説明する。
（イ）背景表示の動作。
まず、液晶表示装置を用いる際は、表示制御回路10が信
号UDを出力する。この信号UDは、すでに述べたように、
表示ブロックＡのデータを読み出す時は“0"信号、表示
ブロックＢのデータを読み出す時は“1"信号となる。し
たがって、ゲート17からは、表示ブロックＡのデータ読
み出し時には「０」、表示ブロックＢのデータ読み出し
時には「100」なるデータが出力される。この結果、加
算器14の出力信号A,Vは、表示ブロックＡのデータ読み
出し時には垂直カウンタ13の出力信号V,COUNTに一致
し、表示ブロックＢのデータ読み出し時には信号V,COUN
Tに「100」を加えた値となる。この場合、信号UDのレベ
ルは８ドット表示周期毎に切替わるようになっている。
そして、表示制御回路10は、信号A,Vに基づいて以下に
述べるカラーコード読み出し処理を行う。
まず、走査開始時においては、垂直カウンタ13の出力V,
COUNTが「０」であり、また、この実施例においては、
表示ブロックＡのデータを先に読み出すようにしている
ため、信号UDも“0"となっている。したがって、信号A,
Vの値が「０」となり、表示制御回路10は表示ブロック
Ａの第０〜第７ドットのカラーコードを表示用メモリ24
から読み出す。次に、表示ブロックＡ用のデータが読み
出された後は、信号UDが“1"となり、この結果、信号A,
Vの値が「100」となる。これにより、表示制御回路10
は、表示ブロックＢの第０〜第７ドットのカラーコード
を読み出す。以後、表示制御回路10は、表示ブロック
Ａ、Ｂの各第０番目の走査が終了するまでは、信号A,V
の値を参照せずに、自動的に読み出しアドレスをインク
リメントし、これによって、表示ブロックＡと表示ブロ
ックＢ用のカラーコードを８ドット分ずつ交互に読み出
して行く。すなわち、第７図（イ）に示すように表示ブ
ロックＡの第８〜第15ドット目のカラーコードを読み出
し、その後に表示ブロックＢの第８〜第15ドット目のカ
ラーコードを読み出し、以下順次交互に読み出してい
く。
次に、垂直カウンタ13がインクリメントされて表示ブロ
ックA,Bの第１番目の走査が開始されると、信号A,Vの値
が「１」と「101」を交互に繰り返すようになる。そし
て、表示制御回路10は、信号A,Vの値が最初に「１」と
なった時点で表示ブロックＡの第640〜第647ドットのカ
ラーコードを読み出し、また、信号A,Vの値が最初に「1
01」となった時点で表示ブロックＢの第640〜第647ドッ
トのカラーコードを読み出す。そして、以後は前述した
場合と同様に、信号A,Vの値は参照せずに自動的に読み
出しアドレスをインクリメントして、表示ブロックＡと
表示ブロックＢ用のカラーコードを８ドット分ずつ交互
に読み出していく。
以上が、表示制御回路10のカラーコード読み出し処理で
ある。
そして、以上のようにして読み出されたカラーコード
が、カラーパレット25、輝度算出回路33、階調表示回路
34、分配回路35を介してデータLDa,LDbに変換されて、
液晶表示装置に供給され、これによって、背景部分の表
示が行なわれる。
（ロ）カーソル表示動作。
次に、カーソル表示について説明する。なお、レジスタ
26,27,28の機能は、前述したCRT表示装置と同様である
ので、その説明を省略する。
この実施例における表示動作は、前述したように、表示
ブロックＡと表示ブロックＢの表示データを８ドット分
ずつ交互に作成するようにしている。したがって、この
表示データ作成処置に基づいて表示面を区分けすれば、
第８図に示すように８ドット毎の縦線で区分けすること
ができる。そして、カーソル20の大きさは16×16ドット
であるから、カーソル20の位置によっては、８ドット毎
の区分けに一致する場合と、一致しない場合とがある。
ここで、第８図に示す位置PO1は一致する場合、位置PO2
は一致しない場合を各々示している。そして、カーソル
20の位置が８ドット毎の区分けに一致する場合としない
場合とでは、カーソルパターンの読み出し処理が異なっ
てくるので、以下に各場合について説明する。
（１）カーソル20の位置が８ドット毎の区間に一致する
場合。
たとえば、カーソル20が第８図に示す位置PO1にある場
合は、まず、カウント出力H,COUNT、V,COUNTとレジスタ
12、16の内容が各々一致した時刻t1にカーソルパターン
の読み出し動作が開始され、８ドット分のデータがカー
ソルパターンメモリ21,22の０番地エリアから読み出さ
れる。そして、８ドット分のデータが読み出されると
（時刻t2）、次に、信号UDが“1"レベルになり、この結
果、信号A,Vの値が100アップされてアダー15の演算結果
が16を越え、ノアゲートNOR1の出力信号ENが“0"レベル
になる。この結果、アンドゲートAN7が閉状態、アンド
ゲートAN8が開状態となり、時刻t1においてシフトレジ
スタ９に取り込まれた“1"信号は、８ビットシフト後の
時刻t2において再びアンドゲートAN8、オアゲートOR6を
介して入力端に帰還される。すなわち、この時点では、
パラレルシリアル変換器7,8にロード信号が供給される
ことはない。また、信号UDが“1"レベルになると、表示
制御回路10は表示ブロックＢ用のデータ読み出し処理を
行う。すなわち、第８図に示すように、100ライン下方
にある表示ブロックＢの背景部分のデータ読み出しを行
う。そして、この表示ブロックＢ用のデータが８ドット
分読み出されると（時刻t3）、再び信号UDが“0"レベル
になり、これにより、アダー15の演算結果が再び「０」
となる。したがって、信号ENが“1"レベルになり、アン
ドゲートAN7が開状態、アンドゲートAN8が閉状態とな
る。そして、時刻t1においてシフトレジスタ９に取り込
まれた“1"データは、ドットクロックパルスφの８周期
分遅延され、この時刻t3においてアンドゲートAN7を介
して出力される。この結果、パラレルシリアル変換器7,
8にロード信号が供給されるとともに、フリップフロッ
プ18がセットされ、カーソルパターンメモリ21,22の第
１エリア内のデータがパラレルシリアル変換器7,8にロ
ードされる。上述した説明から判るように、この場合の
読み出し処理は、カーソルパターンメモリ21,22から８
ビットのデータを読み出す処理と、表示用メモリ24から
表示ブロックＢ用のカラーコードを読み出す処理とが、
交互に行なわれ、また、パラレルシリアル変換器7,8は
８ビット単位でカーソルパターンデータの送出を行う。
また、上記動作において、パラレルシリアル変換器7,8
にロードされたデータは、ドットクロックパルスφの２
倍の速さで送出される。これは、液晶表示装置を用いる
場合は、表示制御回路10がドットクロックパルスφの２
倍の速さでカラーコードを送出するようにしているため
である。
また、レジスタ16に書き込まれるカーソル20のＹ座標デ
ータが「100」を越える場合は、信号UDが“1"レベルと
なって信号A,Vの値が100を越える時のみ、アダー15の演
算結果が「０」〜「15」となり得るので、カーソル20が
表示ブロックＢの該当する位置に表示される。すなわ
ち、カーソル20のＹ座標指定は、表示ブロックA,Bを併
せて１画面とし、かつ、最上段のライン（走査線）を０
番、最下段のラインを199番として、CRT表示装置の場合
と同様に行うことができる。
さらに、カーソル20が表示ブロックA,Bの双方にかかる
位置に有るときも（第８図の位置PO3参照）、上記と全
く同様の動作によって表示される。
（２）カーソル20の位置が、８ドット毎の区間に一致し
ない場合。
たとえば、カーソル20が第８図に示す位置PO2に有ると
きは、まず、カウント出H,COUNT、V,COUNTとレジスタ1
2,16の内容が一致した時刻t5において、前述した場合と
同様に、カーソルパターンメモリ21,22の第０エリアの
データ（８ビット）がパラレルシリアル変換器7,8にロ
ードされ、さらに、シリアル変換されてドットクロック
パルスφの２倍の速さで送出されて行く。そして、パラ
レルシリアル変換器21,22が３ビットのデータを出力し
終えた時刻t6においては、信号UDが“1"レベルとなるた
め、信号A,Vの値が100アップしてアダーの演算結果が16
を越え、これにより、信号ENが“0"レベルとなる。この
信号ENが“0"レベルとなると、アンドゲートAN4,AN6が
閉状態、アンドゲートAN3,AN5が開状態となり、この結
果、パラレルシリアル変換器7,8内の残りの５ビットの
データは、アンドゲートAN3、AN5を介して、再びパラレ
ルシリアル変換器7,8の入力端に帰還される。一方、表
示制御回路10は、信号UDが“1"レベルとなった時刻t6に
おいて、表示ブロックＢのカラーコードの読み出し処理
に入り、８ドット分のカラーコードの表示用メモリ24か
ら読み出す。そして、この８ドット分のカラーコード読
み出しが終了した時刻t7においては、信号UDが“0"レベ
ルとなるため、アダー15の演算結果が再び「０」とな
り、信号ENが“1"レベルになる。したがって、アンドゲ
ートAN4,AN6が開状態、アンドゲートAN3,AN5が閉状態と
なる。そしてこの時、パラレルシリアル変換器7,8内の
残りの５ビットのデータは、ドットクロックパルスφの
２倍の速さでシフトされているため、出力端Soから送出
されるタイミングにあり、この結果、時刻t7以降におい
ては、パラレルシリアル変換器7,8から残りの５ビット
のデータが、アンドゲートAN4,AN6を介して出力され
る。ここで、第９図に上記時刻t5〜t7における信号ENお
よびパラレルシリアル変換器7,8内のデータの状態を示
す。次いで、パラレルシリアル変換器7,8内の残り５ビ
ットのデータを出力し終える時刻t8になると、時刻t5に
おいてシフトレジスタ９に取り込まれた“1"データが、
ドットクロックパルスφの８周期分遅延されてアンドゲ
ートAN7を介して出力され、この結果、パラレルシリア
ル変換器7,8にロード信号が供給されるとともに、フリ
ップフロップ18がセットされる。したがって、カーソル
パターンメモリ21,22の第１エリア内のデータがパラレ
ルシリアル変換器7,8にロードされる。そして、この際
にロードされた８ビットのデータは、３ビット分が出力
された時刻t8において表示面の８ドット毎の区分りに達
する。そして、この時刻t9においては、前述した時刻t6
の処理と同様の処理が行なわれる。
このように、カーソル20の位置が８ドット毎の区切に一
致しない場合は、区切りに達した時点においてパラレル
シリアル変換器7,8内に残ったデータを、次の送出タイ
ミングが来るまで保持するようにしている。
なお、カーソル20が表示ブロックＢ側にある場合（レジ
スタ16に書き込まれるＹ座標データが100以上の場合）
およびカーソル20が表示ブロックA,Bにまたがる場合で
も、カーソル20の座標指定は、上記（１）の場合と同様
に表示ブロックA,Bを１画面として、CRT表示装置の場合
と同様に行う事ができる。
また、上記実施例は、表示面が２個の表示ブロックA,B
からなっている場合の例であったが、たとえば、３個以
上の表示ブロックからなっている液晶表示装置を用いる
場合は、信号UDのビット数を増やして、いずれの表示ブ
ロックのデータを作成すべきかを指示し、各表示ブロッ
クに対応する所定の固定データを、前記指示にしたがっ
てカウント出力V,COUNTに加算するように構成すればよ
い。
「発明の効果」 以上詳細説明したように、この発明によれば、一つの表
示画面を単一表示面から構成し、かつ、前記単一表示面
を走査して画像表示を行うようにした第１の表示モード
と、前記表示画面を走査線に直交する方向に並べられた
複数の分割表示面から構成し、かつ、前記各分割表示面
を同時に走査して画像表示を行うようにした第２の表示
モードとを有するディスプレイコントローラにおいて、
前記第２の表示モードが選択された場合には前記各分割
表示面のうちのいずれの面の表示データを作成すべきか
を所定のタイミングで順次切り換えて指示する表示面指
示手段と、カーソルのドットパターンが予め記憶される
カーソルパターンメモリと、前記第１の表示モードが選
択された場合には単一表示面における走査水平位置をカ
ウントし、かつ、前記第２の表示モードが選択された場
合には前記各分割表示面における走査水平位置を共通に
カウントする共通水平カウンタと、前記第１の表示モー
ドが選択された場合には単一表示面における走査線の番
号をカウントし、かつ、前記第２の表示モードが選択さ
れた場合には前記各分割表示面における走査線の番号を
共通にカウントする共通垂直カウンタと、前記第１の表
示モードが選択された場合には前記共通垂直カウンタの
カウント出力をそのまま出力し、かつ、前記第２の表示
モードが選択された場合には前記各分割表示面の各々に
対して固有に設定されたカウント初期値を該当する分割
表示面の表示データ作成タイミングにおいて前記共通垂
直カウンタのカウント出力に加算して出力するカウント
初期値加算手段と、前記表示画面におけるカーソルの水
平座標および垂直座標が書き込まれるレジスタと、前記
レジスタ内の垂直座標と前記カウント初期値加算手段の
出力とが所定差になっている時だけカーソルの表示を許
可する表示許可信号を出力するカーソル表示制御手段
と、前記レジスタ内の垂直座標および水平座標と、前記
共通水平カウンタのカウンタ値と、前記カウント初期値
加算手段の出力とに基づいて、前記カーソルパターンメ
モリから読み出されたパターンデータを、前記表示許可
信号が出力されている場合はシリアルデータに変換して
出力し、かつ、前記表示許可信号が出力されていない場
合は内部に保持するパラレルシリアル変換手段と、該パ
ラレルシリアル変換手段から出力されるシリアルデータ
にもとづいてカーソル表示を行うカーソル表示手段とを
具備するとともに、前記各カウント初期値を前記各分割
表示面における走査線の番号が連続となるように設定し
たので、前記表示画面が単一表示面および複数の表示面
のいずれで構成されていても、カーソル位置指定は、表
示画面全体における座標を設定することで行われる。し
たがって、表示画面が複数のブロック（表示面）より構
成されている液晶表示装置を用いる場合であっても、CR
T等を用いて単一表示面で表示画面を構成する場合と同
様のカーソル位置指定を行うことができる。また、カー
ソルパターンメモリ内のデータを書き変えることによ
り、カーソルパターンを任意なものとすることができ、
さらに、前記パラレルシリアル変換手段の保持動作によ
ってカーソルを任意の位置に表示することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例の構成を示すブロック図、 第２図は同実施例において用いるCPT表示装置の表示面
を示す正面図、 第３図は同実施例において用いる液晶表示装置の表示面
を示す正面図、 第４図は（イ）、（ロ）は各々カウントカーソルパター
ンメモリ21,22内のパターンデータを示す概念図、 第４図（ハ）は表示面上におけるカーソルの表示態様の
一例を示す正面図、 第５図は同実施例におけるカラーコードと表示色との関
係を示す図、 第６図はCRT表示装置を用いた場合のカーソルの表示タ
インミングを説明する説明図。 第７図（イ）（ロ）（ハ）は各々表示用メモリ24内のデ
ータ、階調表示回路34から出力される表示データLDおよ
び、分配回路35から出力されるデータLDa,LDbの関係を
示す概念図、 第８図は液晶表示装置を用いる場合のカーソルの表示タ
イミングを説明する説明図、 第９図は液晶表示装置を用いる場合の信号ENとパラレル
シリアル変換器7,8内のデータの関係を示すタイミング
チャートである。 ６……水平カウンタ（共通水平カウンタ）、7,8……パ
ラレルシリアル変換器（パラレルシリアル変換手段）、
10……表示制御回路（表示面指示手段）、12,16……レ
ジスタ、13……垂直カウンタ（共通垂直カウンタ）、14
……加算器（カウント初期値加算手段）、15……アダー
（カーソル表示制御手段）、17……ゲート（カウント初
期値加算手段）、21,22……カーソルパターンメモリ、2
5……カラーパレット、26〜28……レジスタ（カーソル
表示手段）、33……輝度算出回路、34……階調表示回
路、35……分配回路（以上33〜35はカーソル表示回
路）、NOR1……ノアゲート（カーソル表示制御回路）、
INV1……インバータ（カーソル表示制御回路）、AN3〜A
N6……（パラレルシリアル変換手段）、INV2,INV3……
インバータ（パラレルシリアル変換手段）。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−2086（ＪＰ，Ａ) 特開 昭58−163992（ＪＰ，Ａ) 特開 昭59−219787（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】一つの表示画面を単一表示面から構成し、
    かつ、前記単一表示面を走査して画像表示を行うように
    した第１の表示モードと、前記表示画面を走査線に直交
    する方向に並べられた複数の分割表示面から構成し、か
    つ、前記各分割表示面を同時に走査して画像表示を行う
    ようにした第２の表示モードとを有するディスプレイコ
    ントローラにおいて、 前記第２の表示モードが選択された場合には前記各分割
    表示面のうちのいずれの面の表示データを作成すべきか
    を所定のタイミングで順次切り換えて指示する表示面指
    示手段と、 カーソルのドットパターンが予め記憶されるカーソルパ
    ターンメモリと、 前記第１の表示モードが選択された場合には単一表示面
    における走査水平位置をカウントし、かつ、前記第２の
    表示モードが選択された場合には前記各分割表示面にお
    ける走査水平位置を共通にカウントする共通水平カウン
    タと、 前記第１の表示モードが選択された場合には単一表示面
    における走査線の番号をカウントし、かつ、前記第２の
    表示モードが選択された場合には前記各分割表示面にお
    ける走査線の番号を共通にカウントする共通垂直カウン
    タと、 前記第１の表示モードが選択された場合には前記共通垂
    直カウンタのカウント出力をそのまま出力し、かつ、前
    記第２の表示モードが選択された場合には前記各分割表
    示面の各々に対して固有に設定されたカウント初期値を
    該当する分割表示面の表示データ作成タイミングにおい
    て前記共通垂直カウンタのカウント出力に加算して出力
    するカウント初期値加算手段と、 前記表示画面におけるカーソルの水平座標および垂直座
    標が書き込まれるレジスタと、 前記レジスタ内の垂直座標と前記カウント初期値加算手
    段の出力とが所定差になっている時だけカーソルの表示
    を許可する表示許可信号を出力するカーソル表示制御手
    段と、 前記レジスタ内の垂直座標および水平座標と、前記共通
    水平カウンタのカウンタ値と、前記カウント初期値加算
    手段の出力とに基づいて、前記カーソルパターンメモリ
    から読み出されたパターンデータを、前記表示許可信号
    が出力されている場合はシリアルデータに変換して出力
    し、かつ、前記表示許可信号が出力されていない場合は
    内部に保持するパラレルシリアル変換手段と、 該パラレルシリアル変換手段から出力されるシリアルデ
    ータにもとづいてカーソル表示を行うカーソル表示手段 とを具備するとともに、前記各カウント初期値を前記各
    分割表示面における走査線の番号が連続となるように設
    定したことを特徴とするディスプレイコントローラ。
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