KR930001681B1

KR930001681B1 - 영상신호 처리장치

Info

Publication number: KR930001681B1
Application number: KR1019880011106A
Authority: KR
Inventors: 아끼라 나까다; 도시오 오리이; 시게오 쯔루오까; 쥰 나까무라; 기미오 야마무라
Original assignee: 세이꼬 엡슨 가부시끼가이샤; 하마 고이찌
Priority date: 1987-08-31
Filing date: 1988-08-31
Publication date: 1993-03-08
Also published as: KR890004578A; US5389949A

Abstract

내용 없음.

Description

영상신호 처리장치

제1도는 칼라 영상 처리 시스템을 나타내는 블럭도.

제2a 및 제2b도는 본 발명의 영상 신호 발생 장치를 나타내는 블럭도.

제3도는 본 발명의 매트릭스 ROM을 나타내는 도면.

제4도는 제3도의 매트릭스 ROM에 의한 벡터 표시 결과를 나타내는 도면.

제5도는 본 발명의 평형 변조 회로의 제1실시예를 나타내는 도면.

제6a 내지 제6c도는 제5도의 평형 변조 회로의 동작 상태를 나타내는 파형도.

제7a 내지 제7d도는 제5도의 평형 변조 회로를 가지는 영상 신호 처리 장치의 동작 상태를 나타내는 파형도.

제8도는 본 발명의 평형 변조 회로의 제2실시예를 나타내는 도면.

제9a 내지 제9f도는 제8도의 평형 변조 회로의 동작 상태를 나타내는 파형도.

제10도는 본 발명의 칼라 버스트 신호 발생 회로를 나타내는 도면.

제11a 내지 제11c도는 제10도의 칼라 버스트 신호 발생 회로의 동작 상태를 나타내는 도면.

제12도는 본 발명의 디지탈-아날로그 변환 회로를 나타내는 도면.

제13a도 내지 제13e도는 제12도의 디지탈-아날로그 변환회로의 동작상태를 나타내는 도면.

제14도는 본 발명의 합성 회로를 나타내는 도면.

* 도면의 주요부분에 대한 부호의 설명

233 : 제어 신호 발생 회로 233A : 발진 회로

234 : 동기 신호 복합 회로 235, 236, 237 : D/A 변환기

238, 239 : 평형 변조 회로 240 : 버스트 신호 발생 회로

241A : 아날로그 RGB 신호 출력 회로

241B : 합성 회로 242 : 버스트 D/A 변환기

270 : R-Y 평형 변조 반송파 신호

271 : B-Y 평형 변조 반송파 신호

272 : 버스트 신호 제어 신호 273 : 버스트 발생용 반송파 신호

302 : 플립플롭 303 : 디지탈 R 칼라 데이터 입력 단자

304 : 디지탈 G 칼라 데이터 입력 단자

305 : 디지탈 B 칼라 데이터 입력 단자

306 : 클럭 입력 단자 307 : 디지탈 Y 데이터

308 : 디지탈 R-Y 데이터 309 : 디지탈 B-Y 데이터

530 : 디지탈 데이터 입력 단자 531 : 변조 클럭 입력 단자

830, 831, 832, 833, 834 : 평형 변조 데이터 입력 단자

840 : 평형 변조 데이터 출력 단자

841 : 평형 변조 제로 신호 출력 단자

1032 : 버스트 고레벨 입력 단자

1034 : 버스트 저레벨 입력 단자

1435 : 복합 영상 신호 출력 단자

본 발명은 디지탈 RGB 데이터(Digital RGB Data)를, 디지탈-아날로그 변환 장치를 사용하여 CRT 표시 장치에 표시하기 위한 복합 영상 신호(예를들면 NTSC 방식)로 변환하는 영상 신호 처리 장치에 관한 것이다.

종래의 영상 신호 처리 장치로서, 예를들면 전용의 모니터 장치에 R(적), G(녹), B(청)인 각 색의 진폭값을 나타내는 아날로그 신호를 출력하여 소정의 화상을 칼라로 표시하는 것이 있다.

이 영상 신호 처리 장치는, 비디오 RAM에 화상 데이터를 기억시켜 이 비디오 RAM으로부터 각 화소마다에 화상 데이터를 읽어내고, 이 화상 데이터를 어드레스 신호로 하여 R. G. B의 칼라 데이터를 기억한 칼라 데이터 RAM을 어드레스하여, 이 RAM으로부터 읽어낸 칼라 데이터를 D/A 변환함으로서 아날로그 RGB 신호를 발생한다. 이 아날로그 RGB 신호를 모니터 장치에 출력하므로써 칼라인 화상을 표시할 수가 있다.

NTSC 방식에 따른 복합 신호를 출력할 때는, 칼라 데이터 RAM으로부터 출력되는 RGB의 칼라 데이터에 따라서 연산하고, 그 연산 결과로부터 휘도 신호 및 두 개의 색차 신호를 만들어서 복합 영상 신호를 얻고 있었다.

그리고 다른 예로서, 디지탈 RGB 칼라 데이터를 D/A 콘버어터를 사용하여 일단 아날로그 RGB 신호로 변환하며 이 세 개의 신호를 아날로그식으로 가감산하여 휘도 신호(Y), 적색 차신호(R-Y), 청색 차신호(B-Y)를 발생시켜 복합 영상 신호를 얻고 있다.

그러나 종래의 영상 신호 처리 장치는 각 화소마다 휘도 신호 및 색차 신호를 연산에 의해 구해야 하기 때문에 장치의 대형화, 소비 전력의 증대, 변환 속도가 늦는 등의 문제점이 있다.

또 아날로그식으로 처리를 행하는 경우는, NTSC 방식에서도 PAL 방식에서도 아주 정밀한 아날로그 신호이기 때문에 고품질의 복합 신호를 처리하는 것은 곤란하였다.

본 발명의 목적은 영상 신호 처리 장치에 있어서, 장치의 소형화, 소비 전력의 감소, 변환 속도의 향상, 변환 정밀도의 향상을 목적으로 한다.

본 발명의 다른 목적은 종래에는 없는 MOS 디지탈 집적 회로화에 적합한 변조 회로를 제공하며, 고조파 성분이 적은 고품질의 복합 영상 신호의 발생이 가능케하는 것에 있다.

본 발명의 다른 목적은 종래에는 없는 MOS 디지탈 집적 회로화에 적합한 칼라 버스트 신호 발생 회로를 제공하므로써, 고품질인 복합 영상 신호의 발생이 가능케하는 것에 있다.

본 발명의 다른 목적은 종래에는 없는 MOS 디지탈 집적 회로화에 적합한 디지탈-아날로그 변환기를 제공하므로써, 캐리어 리-크(carrier leak)나 위상 차이가 극히 작은 고품질의 복합 영상 신호의 발생을 가능하게 하는 것에 있다.

이하에서 본 발명의 복합 신호 발생 장치를 상세하게 설명한다.

제1도는 전체 시스템을 나타낸다. 다만 음향 발생 장치는 생략되어 있다. 101은 전체를 제어하는 CPU이고, 제어용 프로그램은 ROM(102)에 기억되어 있고, 데이터나 연산결과등을 일시적으로 RAM(103)에 저장된다. (104)는 비디오 신호 발생 장치(비디오 칼라 엔코더로 칭해진다)이고, (105)는 비디오 신호 발생 장치(104)에 화상 데이터를 인가하는 비디오 디스플레이 콘트롤러이다. 화상 데이터로서 비디오 RAM(VRAM)(106)에 저장되어 있다. 비디오 신호 발생 장치(104)는 출력 A로 아날로그 RGR 신호를, 출력 B로서 복합 신호(Composite signal)를 발생하여, 인터페이스(107, 108)를 거쳐 TV 수신기(109)에 공급된다. 아날로그 RGB 신호는 직접 전용 모니터로서의 CRT에, 또 복합 신호는 수신 회로를 거쳐 CRT에 인가된다. 이와같이 하여 화상 데이터에 따른 화상을 TV 수신기(109)의 CRT 화면에 표시할 수가 있다.

제2a도는 제1도의 비디오 신호 발생 장치(104)에 대한 하나의 실시예를 표시한 것이다. CPU(101)(제1도)와의 사이에서 데이터를 전송하는 데이터 버스(221)과 비디오 디스플레이 콘트롤러(105)(제1도)와의 사이에서 데이터를 전송하는 데이터 버스(222)가 설치되어 있고, 데이터 버스(221)에 어드레스 레지스터(224)가 접속되며, 데이터 버스(222)에 어드레스 셀렉터(225)가 접속되어 있다. 어드레스 셀렉터(225)는 어드레스 레지스터(224)의 데이터 혹은 데이터 버스(222)의 데이터중 하나를 어드레스 신호로서 선택하는 것이다. (226)은 나중에 설명하는 칼라 데이터를 갖는 칼라 테이블 RAM(칼라 펠릿)이고, 읽어내어진 칼라 데이터는 도트 클럭 타이밍으로 래치 회로(227)에 래치된다. 래치회로(227)의 칼라 데이터는 RGB의 기본색 마다에 D/A 변환기(228, 229, 230)에 의해 D/A 변환되거나 혹은 신호 변환 매트릭스를 갖는 매트릭스 ROM(231)에서 휘도 신호 Y, 색차 신호 R-Y 및 B-Y로 변환된다. (232)는 CPU(101)로부터 어드레스 신호(A₀내지 A₂), 칩 셀렉터 신호

, 써넣기

, 읽어내기 신호

, 출력 제어 신호(CESEL)등을 입력하여 어드레스 레지스터(224), 어드레스 셀렉터(225), 칼라 테이블 RAM(226), 레치회로(227), 후술하는 제어 신호 발생회로(233)등을 제어하는 제어부이다. 제어 신호 발생 회로(233)는 발진 회로(233A)로부터, 예를들면 21.47727㎒의 정현파 발진 신호를 입력하여 수평 및 수직 동기 신호

, 도트 클럭(CK), 색부반송파등을 출력한다. 두 개의 동기 신호

, 도트 클럭(CK)은 비디오 디스플레이 콘트롤러(VDC)(105)에 대해서도 공급된다.

D/A 변환기(228, 229, 230)는 아날로그 RGB 신호를 출력하고, 동기 신호 복합 회로(234)는 수평 및 수직 동기 신호를 복합하여 출력한다. 이들 아날로그 RGB 신호 및 복합 동기 신호는 아날로그 RGB 신호 출력회로(241A)에서 출력된다. 한편, 매트릭스 ROM(231)의 색차 신호 R-Y, B-Y는 위상이 90°다른 색부반송파에 의해 디지탈식으로 평형 변조된다. 평형 변조된 R-Y, B-Y 신호와 휘도 신호 Y는 D/A 변환기(235, 236, 237)에서 D/A 변환된다. 또 색부반송파를 입력한 버스트 회로(240) 및 버스트 D/A 변환기(242)는 수평 동기 신호를 포함하는 수평귀선 기간의 백 포오치 기간에 8 내지 9사이클을 삽입하여 버스트 신호를 출력한다. 휘도 신호 Y는 D/A 변환 회로(235)에서 동기 신호를 중첩시킨다. 이들 휘도 신호 Y, 색차 신호 부반상파 R-Y, B-Y 버스트 신호는 소정의 위상, 소정의 타이밍으로 출력되고, 합성회로(241B)에서 복합 신호로 된다.

제2b도는 제2a도로부터 본 발명의 주요부분을 발췌한 도면이다. 디지탈 RGB 칼라 데이터는 각 1비트씩 모두 3비트 마련되어 있다. 그래서 3원색의 조합에 의해 합계 8색의 색을 표현하는 것이 가능하다. 이것에 대하여 디지탈 복합 영상 데이터는 Y 신호에 3비트, B-Y 신호에 3비트, R-Y 신호에 3비트씩 모두 9비트로 구성되어 있다.

제2b도에서 (252), (253) 및 (254)로 표시되는 디지탈 RGB 데이터는 (231)의 매트릭스 변환 회로에 의해 (258), (259), (260)으로 표시되는 디지탈 복합 영상 데이터로 변환된다. 디지탈 RGB 데이터와 디지탈 복합 영상 데이터와의 대응을 다음표에 나타낸다.

디지탈 복합 영상 데이터중에 (258)의 Y 신호는 그대로 D/A 변환되지만, (259)의 R-Y 신호와 (260)의 B-Y 신호는 (238, 239)의 디지탈 평형 변조 회로에 의해 디지탈 식으로 평형 변조되고 나서 D-A 변환된다.

다음에 제2a 및 제2b도의 매트릭스 ROM(231)에 대한 구체적인 실시예를 제3도에 표시하였다. 이 예에서는 디지탈 RGB 칼라 데이터는 각각 3비트씩 모두 9비트 형성되어 있다. 그래서 3원색의 조합에 의해 합계 512색의 색을 표현하는 것이 가능하다. 이것에 대하여 디지탈 복합 영상 데이터는 Y 신호에 5비트, R-Y 신호에 5비트, B-Y 신호에 5비트로 모두 15비트로 구성되어 있다.

제3도에서 (231)은 512색분의 데이터가 미리 기억된 반도체 기억 장치이다. 다음의 표는 512색중의 대표적인 50색에 대하여 상기 반도체 기억 장치에 기억되어 있는 데이터이다. 흑색+7색×7계조를 갖는 대표적인 50색으로 했다.

여기에서 RGB 칼라 데이터를 휘도 신호 Y로 변환하는 방식을 설명한다. 주지하는 바와같이 휘도 신호 Y는 (1)식으로 구해진다.

0

R

1 , 0

G

1 , 0

B

1 , 0

Y

1

이 (1)식을 0

Y

31, 0

R'

7, O

G'

7, 0

B'

7의 범위에서 사용하기 위하여 31/7을 곱하여

로 변환한다.

다음에 색차 신호 R-Y는 다음의 식으로부터 구해진다.

이 (2)식을

의 범위에서 사용하기 위하여 15/0.7×7을 곱하여

다음에 색차 신호 B-Y는 다음의 식으로부터 구해진다.

이 (3)식을

의 범위에서 사용하기 위하여 15/0.89×7을 곱하여

이상의 (1)', (2)', (3)' 식을 토대로 휘도 신호, 색도 신호의 값을 구하여 사사오입한 값이 다음의 표에 표시되어 있다.

제4도는 상기의 매트릭스 ROM에 의해, 상기의 대표적인 50색의 디지탈 RGB 칼라 데이터를 디지탈 복합 영상 데이터로 변환하여 이를테면 벡터 표시한 결과이다.

디지탈 RGB 칼라 데이터는 상기 반도체 기억 장치의 9개의 번지 선택 신호(어드레스 신호)입력 단자에 가해진다. 상기 반도체 기억 장치의 읽어내기 동작을 행함으로써 15개의 신호 출력 단자에는

O 휘도 신호(Y 신호)가 5비트

O 적색 차신호(R-Y 신호)가 5비트

O 청색 차신호(B-Y 신호)가 5비트

로 분할되어 출력된다. 이러한 회로 구성에 의해 디지탈 RGB 칼라 데이터에 대응한 디지탈 복합 영상 데이터를 얻을 수가 있다. 제3도에서 302는 상호 데이터간에 시간차이를 맞추기 위한 플립플롭(Flip-Flop)반도체이며, 신호의 변환동작에는 기여하지 않는다(데이터의 1도트 주기에 의해서도 반도체 기억 장치의 읽어내기 시간이 충분히 빠르면 플립플롭은 불필요한다).

다음에 제2a 및 제2b도의 238, 239의 평형 변조 회로에 대한 제1실시예를 설명한다.

R-Y 신호를 예로들어 디지탈 평형 변조 회로의 설명을 한다. 제5도는 3비트 디지탈 평형 변조 회로의 예이다. 530은 변조전 데이터 입력 단자, 531변조 클럭 입자 단자, 532는 변조후 데이터 입력 단자이다. 변조 클럭의 논리가 1인때 출력 단자에는 입력 신호와 같은 논리값의 신호가 출력되지만, 변조 클럭의 논리가 0인때 출력 단자에는 입력 신호와 역논리값의 신호가 출력된다. 상기의 8색에 대하여 변조전의 데이터와 변조후의 데이터를 아래표와 제7a 내지 제7d도에 나타낸다.

변조 클럭 입력 단자(531)에 색차 신호 부반송파(NTSC 방식에는 3.58㎒, PAL 방식에는 4.43㎒를 입력함으로서, 평형 변조된 색차 신호 출력을 얻을 수가 있다.

색차 신호 부반송파 주파수의, 예를들면 두배의 주파수인 클럭 신호를 분주함으로서, 위상이 90°다른 두 개의 색차 신호 부반송파를 만들수가 있다. 한쪽을 R-Y 신호의 변조 클럭으로, 다른쪽은 B-Y 신호의 변조 클럭으로 사용하므로써, 제6a도 내지 제6c도에 나타낸 것과 같이 R-Y 신호와 B-Y 신호의 변조출력이 얻어진다.

다음에 제2a도 및 제2b도의 238, 239의 평형 변조 회로에 대한 제2실시예를 설명한다. R-Y 신호를 예로들어 디지탈 평형 변조 회로의 설명을 한다. 제8도는 5비트 디지탈 평형 변조 회로의 예이다(제8도와 똑같은 회로가 B-Y 신호용으로 또 1조 필요하다). 830 내지 834는 변조전 데이터 입력 단자이며, 830이 상위 비트이고 831 내지 834까지 순위가 점차 줄어들어 834가 최하위 비트로 된다. 835 내지 839는 변조후 데일 출력 단자이며, 835가 상위 비트이고 836 내지 839까지 순위가 점차 줄어들어 839가 최하위의 비트로 된다. 840은 변조 클럭 입력 단자, 841은 변조 제로 입력 단자이다. 변조 클럭의 논리가 1인때 출력 단자에는 입력 신호와 같은 논리값의 신호가 출력되지만, 변조 클럭의 논리가 0인때 출력 단자에는 입력 신호와 역논리값의 신호가 출력된다. 그리고 변조 제로 입력의 논리가 1인때는 입력의 상태에 의하지 않고 835는 논리 1,836 내지 839는 논리 0을 출력한다. 본 발명의 평형 변조 회로에 입력되는 변조전의 색차 신호와 변조 클럭이 되는 색차 신호 부반송파와, 색차 신호 부반송파의 위상 변화점에서 발생하는 변조 제로 신호와, 이들의 신호에 따라서 평형 변조한 색차 신호를 D/A 변환기(235∼237)로서 D/A 변환한 후의 아날로그 값과의 관계를 다음의 표에 나타낸다.

따라서 변조 제로 입력의 논리가 1인때는 D/A변환기(235∼237)개 출력하는 아날로그 값은 제로로 된다. 단, 표에서는 D/A변환기 출력이 -1.5(V)∼1.5(V)로 진폭된 경우의 예이며, 변조 제로 입력이 논리가 1인때의 D/A변환 출력은 일반적으로 (D/A변환 출력의 최대 출력 레벨-D/A변환 출력의 최소 출력 레벨)/2, 출력 D/A변환 출력의 중앙값으로 정의된다. 색차신호 부반송파 주파수의, 예를들면 6배의 주파수를 클럭 입력단자 255에 인가하고, 제어 신호 발생 회로(233)에서 분주하여 제9a도, 제9b도, 제9d도, 제9e도의 펄스를 발생시켜, 제9a도의 펄스를 R-Y변조 클럭신호, 제9b도의 펄스를 R-Y변조 제로 신호, 제9d도의 펄스를 B-Y변조클럭 신호, 제9e도의 펄스를 B-Y변조제로 신호로 하여 평형 변조하고, 그 평형 변조후의 색차 신호를 D/A변환함으로서 제9c도의 R-Y아날로그 출력과 제9f도의 B-Y아날로그 출력을 얻을 수가 있다. 이러한 작용에 의해 정의값, 제로 즉 중앙의 값, 부의 값 세가지 값을 출력가능하게 하는 평형 변조 회로가 실현된다. 또한 R-Y변조 클럭과 B-Y변조 클럭은 제9a도와 제9d도에서 알 수 있듯이 서로 90°위상 다른 색차 신호 부반송파이다.

다음에 제2a 및 제2b도의 240의 버스트 회로 및 242의 버스트 D/A변환기에 대한 실시예를 설명한다.

제10도는 버스트 회로 및 D/A변환기의 회로 예를 나타내고 있다. 1032에 버스트 고레벨을, 1034에 버스트 저레벨을 인가한다. 저항 소자 1035와 1036에 동일한 값의 저항을 사용하게 되면 1035와 1036의 중간지점에는 버스트 고레벨과 버스트 저레벨의 중간지점이 전압 발생한다. 1030에 버스트 신호를 발생하는 기간에만 논리가 0가 되는 신호(제11a도에 나타낸 신호)를 인가하고, 1031에 버스트 발생용 부반송파신호(제11b도에 나타낸 신호)를 인가하여 다음의 표와 같은 작용에 의해 아날로그 버스트 데이터(제11c도에 나타낸 신호)가 얻어진다.

다음에 236.237의 D/A변환기의 실시예를 설명한다. 제12도에 디지탈-아날로그 변환 회로의 회로예를 나타내고 있다. 다음의 표에 평형 변조 전후의 디지탈 데이터를 나타낸다.

디지탈-아날로그 변환 회로는, 블랭킹 신호가 논리 1인 경우 및 변조 제어 신호가 논리 1인 경우에는 고레벨과 저레벨의 중간값을 출력한다. 다음 경우에는, 1232내지 1236의 평형 변조후 디지탈 데이터의 값에 따라 결정되거나 1조의 P채널 MOSFET(1245)와 N채널 MOSFET(1246)이 전도상태로 되어 해당하는 레벨이 출력된다. 색차 성분이 없는 경우(즉 흑등의 무채색 때등)에 평행 변조전 디지탈 데이터는 10000(2진)으로 된다. 이 데이터는 평형 변조되어 10000(2진)과 01111(2진)의 데이터로 되지만, 디지탈-아날로그 변환 회로에서는 어느 것이나 상기 블랭킹때와 같이 고레벨과 저레벨의 중간값을 출력한다. 제13a 내지 제13e도에 아날로그 출력 파형을 나타낸다. 제13a 내지 제13e도에서 아날로그 출력 파형의 위상은 변조 제로 입력 신호의 위상에서 결정되어지고, 디지탈 데이터의 진폭에는 관계되지 않음을 알 수 있다. 또 평형 변조의 스위칭은 반드시 변조 제로 상태에서 행해지기 때문에 일시적으로 부정확한 데이터가 출력되지는 않는다.

다음에, 제2a 및 제2b도 241B의 합성 회로의 회로 예를 설명한다. 디지탈 Y 신호와 평형 변조된 디지탈 R-Y신호, 디지탈 B-Y신호와 디지탈 칼라 버스트 신호를 각각 독립된 디지탈-아날로그 변환 장치에서 아날로그 신호로 변환하여, 241B의 합성 회로로 합성하여 복합 영상신호를 출력한다.

제14도는 제2a 및 제2b도의 합성 회로 241B의 실시예를 나타내는 회로도이다. 상기 아날로그 값으로 변환된 Y신호, R-Y신호, B-Y신호, 칼라 버스트 신호를 입력하고 1436의 저항 소자, 1438의 트랜지스터로 합성하여 1435의 단자의 복합 영상 신호가 출력된다.

제14도와 같은 구성으로 Y신호, R-Y신호, B-Y신호, 칼라 버스트 신호를 합성하는 것이며, 제14도에서는 각 저항값을 각각 조정하므로써 각 신호의 위상, 진폭의 조정을 독립하여 행할 수가 있고, CRT디스플레이상에서의 색 배압의 조정이나 보정이 가능하게 된다.

이상과같이 본 발명에 의하면 디지탈 RGB 칼라 데이터를 아날로그 신호로 변환함이 없이 직접 디지탈 복합 영상데이터로 변환하는 것이 가능하기 때문에 안정도가 높고 또 정밀도가 높은 변환이 가능하게 된다. 또, 종래기술에 의하면 D/A변환기와 아날로그 가감산 회로나 A/D변환기를 필요로 하고 있던 것을, 반도체 기억 장치로 교체하였기 때문에 장치의 소형화, 저소비 전력화, 고속화를 이룩하는 것이 가능하다.

또, 반도체 기억 장치의 기억 내용을 변경하면 동일한 RGB칼라 데이터에 대하여 다른 색조의 복합 영상 데이터를 얻을수가 있기 때문에, 표시 가능한 하나의 색 각각에 대하여 독립하여, 그리고 Y 신호, R-Y신호, B-Y신호에 대하여서도 독립하여 조정하는 것이 가능하게 되는 효과도 생긴다.

또, 본 발명의 평형 변조 회로의 제1실시예에 의하면 디지탈 회로에 의해 두 개의 색차 신호의 평형 변조가 행해지기 때문에, MOS디지탈 집적 회로화하여도 진폭, 위상각 모두 정밀도가 좋고, 종래에는 얻을 수 없었던 고품질의 복합 영상 신호를 발생하는 영상 신호 처리 장치를 제공할 수가 있다.

또, 본 발명의 평형 변조 회로의 제2실시예에 의하면, 디지탈식으로 평형 변조할 때 그 변조후 데이터의 D/A변환 출력이 정의 값, 부의 값, 중앙 값의 세가지 값으로 되도록 평형 변조를 행하기 때문에, 출력이 정현파에 가깝게 되므로 단순한 방형파에 비해 고조파 성분이 적고, 종래에서는 얻을 수 없었던 고품질의 복합 영상 신호를 발생하는 영상 신호 처리 장치를 제공할 수가 있다.

또, 본 발명의 칼라 버스트 신호 발생 회로에 의하면, MOS디지탈 회로에 의해 칼라 버스트 신호의 고레벨(최대값)과 저레벨(최소값)을 교대로 발생시키고, 칼라 버스트 신호를 발생하지 않을 때는 중간 레벨을 출력하기 때문에, 진폭특성과 위상 특성에서 모두 뛰어난 보합 영상 신호를 발생하는 영상 신호 처리 장치를 제공하는 것이 가능하게 되었다.

또, 본 발명의 디지탈-아날로그 변환기에 의하면, 블랭킹 상태나 색차 성분이 없을 때에는 출력 레벨이 일정한 값으로 되기 때문에 캐리어 리-크는 전혀 발생하지 않는다. 또 진폭의 대, 소차에 따른 위상 차이가 전혀 생기지 않고 일시적으로 부정확한 데이터가 출력되는 현상이 전혀 생기지 않으므로 종래에는 없는 고품질의 복합 영상 신호를 발생하는 것이 가능해진다.

또, 본 발명의 제14도의 합성 회로에 의하면, 휘도신호와 두 개의 색차 신호와 칼라 버스트 신호를 각각 독립된 네 개의 디지탈-아날로그 변환 장치로 디지탈-아날로그 변환하여, 조정가능한 수단(예를들면 저항기등)으로 합성하여 복합영상 신호를 얻음으로써 고품질의 복합 영상 신호를 얻을 수 있다. 또, 색 배합의 조정이나 보정이 가능하며, 색 정보를 충실히 재현시킬 수 있는 효과가 있다.

Claims

표시 화면상의 각 도트의 색을 지정하는 칼라 코-드를 RGB칼라 데이터로 변환하는 칼라 팰릿(226)과, 변환된 상기 RGB칼라 데이터를 아날로그 값으로 표현된 휘도 신호 및 두 개의 색차 신호로 변환하는 변환 수단을 구비한 영상 신호 처리장치에 있어서, 상기 변환 수단(231, 235 내지 239)은 디지탈 값으로 표현된 상기 RGB칼라 데이터를 디지탈 값으로 표현된 상기 휘도 신호 및 두 개의 색차 신호로 변환하는 변환방식이 기억된 기억장치(231)와, 상기 디지탈 값으로 표현된 휘도 신호 및 두 개의 색차 신호를 상기 아날로그 값으로 표현된 휘도 신호 및 두 개의 색차신호로 변환하는 디지탈-아날로그 변환기(235 내지 237)로 구성되는 것을 특징으로 하는 영상 신호 처리 장치.
제1항에 있어서, 상기 기억 장치의 각 변환 출력을 동일한 클럭 신호에 따라 유지하는 수단(302)을 구비하는 것을 특징으로 하는 영상 신호 처리 장치.
제1항에 있어서, 상기 디지탈 값으로 표현된 두 개의 색차 신호를 디지탈 값으로 표현된 서로 90°위상이 다른 두 개의 색차 신호 부반송파에 따라 디지탈식으로 평형 변조하는 평형 변조회로(238, 239)를 구비하는 것을 특징으로 하는 영상 신호 처리 장치.
제3항에 있어서, 상기 평형 변조 회로(238, 239)는 상기 색차 신호와 상기 색차 신호 부반송파를 논리곱하는 제1논리 회로와, 상기 색차 신호와 색차 신호 부반송파의 각 반전 신호를 논리곱하는 제2논리 회로와, 상기 제1 및 제2논리 회로의 각 출력을 논리합하여 평형 변조된 상기 색차 색호를 출력하는 제3논리 회로를 구비하는 것을 특징으로 하는 영상 신호 처리장치.
제1항에 있어서, 상기 디지탈값으로 표현된 색차 신호를 디지탈 값으로 표현된 색차 신호 부반송파에 따라서 평형 변조하는 평형 변조 회로를 구비하고, 각 평형 변조 회로는 평형 변조된 상기 색차신호를 디지탈-아날로그 변환한 아날로그 출력이 상기 색차 신호 부반송파의 위상 변환점에서 상기 아날로그 출력을 중앙값으로 되도록 평형 변조하는 것을 특징으로 하는 영상 신호 처리 장치.
제1항에 있어서, 상기 평형 변조 회로는, 상기 색차 신호의 각 비트의 값과 상기 색차 신호 부반송파의 값을 논리곱하는 복수의 제1논리회로와, 상기 색차 신호의 각 비트값의 반전값과 상기 색차 신호 부반송파 값의 반전값을 논리곱하는 복수의 제2논리회로와, 상기 색차 신호의 각 비트에 대응하는 상기 제1 및 제2논리 회로의 출력과 논리합하는 복수의 제3논리 회로와, 상기 제3논리 회로의 출력과 상기 색차신호 부반송파의 위상 변환점에서 발생하는 클럭 신호를 입력하는 논리를 구성하는 제4논리 회로군을 구비하고, 상기 제4논리 회로군은 상기 클럭 신호를 입력한 때에 평형 변조후이 디지탈-아날로그 변환 출력이 출력 레벨의 중앙값을 나타내게 하는 값을 가진 색차 신호를 출력하는 것을 특징으로 하는 영상 신호 처리 장치.
제1항에 있어서, 디지탈값으로 표현된 상기 색차 신호를 아날로그 값으로 변환하는 상기 디지탈-아날로그 변환기(235 내지 237)는, 표시 기간외의 기간 및 상기 색차 신호가 무신호 상태인 기간에는 상기 아날로그 값의 최대 출력 레벨과 최소 출력 레벨의 평균치 값을 출력하고, 표시 기간내에 상기 색차신호가 존재하는 기간에는 상기 최대 출력 레벨과 최소 출력레벨 사이의 상기 색차 신호에 대응한 상기 아날로그 값을 출력하도록 구성되는 것을 특징으로 하는 영상 신호 처리 장치.
제7항에 있어서, 상기 디지탈-아날로그 변환기(236, 237)는 상기 아날로그 값의 최대 출력 레벨을 공급하는 제1단자, 상기 아날로그 값의 최소 출력 레벨을 공급하는 제2단자, 상기 제1 및 제2단자 사이에 직렬 접속되는 복수의 저항, 상기 아날로그 값의 출력 단자, 상기 제1단자, 제2단자 및 상기 저항의 각 접속점과 상기 출력 단자 사이에 각각 접속되는 상기 색차 신호에 따라서 선택적으로 도통하는 MOS트랜지스터를 구비하고, 상기 표시 기간외의 기간 및 상기 색차 신호가 무신호 상태인 기간에는 상기 저항의 접속점중 평균값이 출력되는 점과 상기 단자사이에 삽입된 상기 MOS트랜지스터가 도통하는 것을 특징으로 하는 영상 신호 처리 장치.
제1항에 있어서, 칼라 버스트 신호 발생 기간내에는 칼라 버스트 신호 부반송파의 주파수에 따라서 칼라 버스트 신호의 최대값과 최소값을 교대로 출력하고, 칼라 버스트 신호 발생 기간외에는 상기 칼라 버스트 신호의 최대값과 최소값의 중간값을 출력하는 칼라 버스트 신호 발생 회로(240, 242)를 구비하는 것을 특징으로 하는 영상 처리 신호.
제9항에 있어서, 상기 칼라 버스트 신호 발생 회로(240, 242)는, 상기 칼라 버스트 신호의 최대값을 공급하는 제1단자, 상기 칼라 버스트 신호의 최소값을 공급하는 제2단자, 상기 제1단자 및 제2단자 사이에 직렬 접속되는 두 개의 저항과, 상기 제1단자, 제2단자 및 상기 저항의 접속점과 상기 칼라 버스트 신호의 출력 단자와의 사이에 각각 접속되는 MOS 트랜지스터를 구비하는 것을 특징으로 하는 영상 신호 처리 장치.
제1항에 있어서, 상기 디지탈-아날로그 변환기는 상기 휘도 신호를 위한 제1디지탈-아날로그 변환기(235)와, 상기 두 개의 색차 신호를 위한 제2 및 제3의 디지탈-아날로그 변환기(236, 237)로 구성되고, 칼라 버스트 신호를 출력하는 칼라 버스트 신호 발생 회로(240, 242)를 또한 구비하며, 상기 제1, 제2, 제3의 디지탈-아날로그 변환기 및 상기 칼라 버스트 신호 발생 회로의 각 출력단자는 각 출력 레벨을 개별적으로 조정가능케 하는 저항 수단을 거쳐서 바이폴라 트랜지스터에 공통 접속되는 회로(241B)를 구비하며, 상기 바이폴라 트랜지스터로 부터는 각 신호를 합성해서 형성된 복합 영상 신호가 출력되는 것을 특징으로 하는 영상 신호 처리 장치.