JPS61193191A - 画像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の背景〕 本発明は、ライン毎及びポイント毎の走査により、スク
リーン上へ映像情報を表示するための方法とシステムに
関するものである。

このような型のいくつかの方法とシステムに関しては次
のようなフランスの特許及び特許出願中に述べられてい
る。

第ＦＲ２４０６２５０号、ＪＥＰｏ　　０５５　１６７
号、第ｍｐ０　０５６　２０７号、　第ＥＰＯ０５５１
＜５８号、第ＫＰ０　０５４　４９０号、　第ＦＲ８３
０３１４２号、第ＦＲ８３０３１４３号、　第ＦＲ８３
０３１４４号、第ＦＲ８３０６７４１号。

これら従来のシステムでは、以下の各手Ｊ＠を含んだ、
ライン毎及びポイント毎のフレーム走査によってスクリ
ーン上へ映像情報を表示する方法を採用している。

ａ）映像の表示と作成のすべての操作を、プログラムさ
れた中央処理装置（ＣＰＵ　）によって与えられる関連
のアドレス及びデータのフィールドによって制御するこ
と。ここでこのＣＰＵは多重化時分割されたデータ及び
アドレスバスによってメモリ及び映像プロセッサと協力
しながら、各フレームを作成しそれを上記スクリーン上
へ表示することを行っている。

ｂ）メモリ用のダイナミックアクセス回路によって、あ
らかじめ定められた菱先順位の関数として上記メモリへ
のアクセスを制御すること。

Ｃ）上記アドレスフィールド中の特定のアドレスへ、映
像プロセッサ２用の命令関数を割当てて、このアドレス
において連続するデータフィールドをそれ自身の必要に
応じて利用できるようにすること。

ｄ）アドレスフィールド割当の関数として、連続する゛
データフィールドを、メ□モリかあるいは上記映像プロ
セッサへ配分すること。

上で引用した特許出願第８　３０３　１４２号に述べら
れている方法では、アドレスフィールドの後のデータフ
ィールドは映像プロセッサのための命令として翻訳され
て、ＣＰＣｒｔ−わずられせることなく必要に応じて何
度でも再使用することができる。映像プロセッサは初期
に与えられたアドレス以後の一連の連続したアドレスに
対して働いて、それ自身の計算装置中において計算を施
こす。このようなくりかえし操作は、例えば大部分が一
色の背景で構成されているような映像頁をメモリ中へ作
成する場合に有用である。そのような状態においては、
その色を表わすデータを１毎回アドレスｔ−ｉずつ増ヤ
しながらメモリ中の４接する場所ヘロードすることがよ
い。このことはすべてメモリダイナミックアクセスｊａ
ｔｌ　’ｉｆ！１装置によって制御される。

この手順によれば、ＣＩ’Ｕ’、（それの仕事の一部か
ら解放し、それによってかなりの量の処］時間全うかせ
□ることかできるという重要な利点が得られる。ＣＰＵ
はマイクロ秒オーダのブイクルタイムをもつマイクロプ
ロセッサを含んでおり、他方、メモリへのアクセスタイ
ムは、もし映像プロセッサによって行えば、およそ１０
０ナノ秒である。

このように、ＣＰＵｔ−、システム制御に直接的に係わ
らない二次的なタスク、例えば映像の一部のアニメーシ
ョン、形の変形、映像の一部分の回転等から解放するこ
とが望ましい。

〔発明の目的〕

従って、本発明の目的は、上述の方法を改善することで
あって、それによって映像プレセッサによる映像処理及
び構成の作業を増大させ、ＣＰ［ｒ’ｉ作業から解放し
、それによってＣＰＵが実際上システム制御にのみ専念
できるようにすることである。

従って本発明の目的は、以下のような特長を有する方法
を得ることである。

ｅ）アドレスフィールドそれ自身の値から、そのアドレ
スが映像プロセッサのだめの命令コードであるか、ＣＰ
Ｕからメモリへの直接アクセスアドレスであるかを決定
する。

ｆ）上記値の成るものに対して、「フォアグランド」モ
ードと呼ぶ動作モードを割当て、それによってＣＰＵが
連続したデータを、上記アクセス制御回路によって決定
されるより高い優先度をもたせて、上記映像プロセッサ
中へ与えるようにすること。

ｇ）命令と翻訳されるアドレスフィールドの他の特定の
値に対して「バックグランド」モードと呼ばれる動作モ
ードを割当て、それによって上記ＣＰＵが連続するデー
タフィールドの内容に基づいて一連のメモリサイクルを
、上記制御回路によって決まるより低い優先度で、映像
プロセッサが既にＣＰＵから与えられているデータから
得られるアドレスにおいて、実行させること。

ｈ）上記ＣＰＵがアドレスフィールドへ「７オアグラン
Ｖ」動作モードを示す内容を再び与えた時に、映像プロ
セッサ中での上記一連のティクル実行を中断すること。

これらの特徴のために、映像プロセッサ中においてデー
タ及びデータ群の処理’ｌ　　Ｏ１’Ｈの介在なしにそ
れ自身のスピードで実行することが可能であり、他方Ｃ
ＰＵはシステム全体の制御の主導権を保有し、もしＣＰ
Ｕがプロセッサへアクセスすることを必要とする場合に
は映像プロセッサ中で進行中の一連の動作の実行を中断
できる。

本発明の別の特徴は、その方法が次のことを含んでいる
ことである。すなわちバックグランドモード型の一連の
動作の実行を中断している間、映像プロセッサ中で実行
される処理中の最後のアドレスとデータフィールドを記
憶することと、フォアグランドモード中での上記ＣＰＵ
による制御サイクルが終了した後に上記の実行ｔ−再開
することである。

この場合にも、映像プロセッサは、ＣＰＨの介在なしに
一連の動作の実行に対して全体的な制御権を有している
。

本発明の別の特徴に従えば、この方法は、上記メモリ中
へ一連の命令上あらかじめロードしておき、それらの命
令’ｉ　ＣＰＨの介在なしに映像プロセッサ中において
バックグランドモードで実行することを含んでいる。

この特別に有効な特徴によつ、て、映像プロセッサの処
理速度での、「タスク」モードと呼ぶモードでのプログ
ラムループが許容され、他方ＣＰＵは独立的にそれ自身
のプログラム例えばシステムマネジメントに直接関連す
る。スクリーン上の図の移動や、命令（１ｎｃｒｕａｔ
ａｔｉｏｎ　）や他の処理を実行するように動作する。

本発明の更に他の目的は、グラフィックモードの映像ス
クリーン上へ、表示情報をスクリーン上で２イン毎及び
ポイント毎のフレーム走査によって定−義する映像シス
テムであって以下のものを含むシステムを得ることであ
る。

一任意の瞬間にフレームの表示に必碩な情報が記憶され
ているすくな（とも１つのゾーンへ直接アクセスのでき
るようＫなったメモリ。

−表示すべき情報を作成するための中央処理装置。

−上記ｃｐｔｒから与えられる情報の一部金処理してこ
の情報に基づい【上記メモリと共に表示ｔＪｌ［ｔ−準
備するための映像表示プロセッサ。

−上記メモリ、上記ＯＰＵ　、上記映像表示プロセッサ
を相互接続する通信母線（バス）。

−上記メモリへのダイナミックアクセス制御回路であっ
て、上記通信バスの情報の転送と共にメモリへのすべて
のアクセスの時間割ふりを行う制御回路。

−（３ＰＵによって与えられる情報：と翻訳し、上記ア
ドレスフィールドの特定のものを映像表示プロセッサ用
の命令と解釈する翻訳装置。

−このシステムは上記のアドレスフィールドの翻訳を行
５ａ訳装置が、問題となっているフイールドをフォアグ
ランド命令へ変換し、それを上記制御回路によって決定
されたメモリアクセスの優先順位の関数に従って直ちに
実行させるか、あるいはバックグランド型の命令へ変換
し、それによってメモリへのひきつづく複数個のアクセ
スサイクルをもたらし、その実行を丁ぺてのフォアグラ
ンド命令の実行の後に、より低い優先度で行なわせる装
置を含んでいることであって、上記アクセス制御回路は
、フォアグランド型のサイクルが実行されるべき時には
、バックグランド型の一連のサイクル実行を中断できる
ようになっている。

〔実施例の説明〕

本発明は以下に、実施例について図面を参照しながらよ
り詳細に説明する。

第１図は、本発明に従うポイントプロセッサを用いた表
示システムの略図である。このシステムは次のようない
くつかの装置を含んでいる。

−中央処理装置ｌ　ＣＰＵであって、これはｃｐａルミ
メモリくわえられたプログラムに従ってシステム動作の
すべての制御を行う。

一映像表示プロセッサ２　ＶＤＰであって、これはバス
３と制御ライン４を通してＣＰＵと通信を行う。

ここでバス３上を循環するアドレス及びデータ情報は、
本発明の出願人による１９８３年２月２５日付仏国特許
出願第８３０３１４２号に述べられた手順に従って時間
多重化されている。

−ダイナミックランダムアクセスメモリＳ　ＤＲＡＭで
あって、これは時分割方式で、バス１通してシステムの
他の装置とつながっている。このバスはインタフェース
７を介してＣ１ＰＵ　１へつながっている。

一表示装置８であって、これは従来のテレビまたは従来
のモニタでよく、本発明に従ったシステム中で、処理さ
れた映像情報を、例えばブラウン管に表示するためのも
のである。

一外部装置９またはｄｉｄｏｎであって、これによつ【
本発明のシステムは、例えば本システムへ無線テレビチ
ャネルや電話線等によってつながれた文字多重送信源等
の外部情報源と通信することができる。外部装置９は情
報をメモリ５ヘロードし、システム中での処理の後、表
示装置８のスクリーン上へその情報を表示させる。

映像表示プロセッサは、アドレスプロセッサ１０、装置
８のスクリーンのポイントに操作を行い、例えば映像の
形の変形を得るポイントプロセッサ１１、表示プロセッ
サ１２に含んでおり、これら装置はすべて時分割バス６
と、データのみが循環できるバス１３ｔ−通してつなが
っている。

バス６と１３はインタフェース１４を介してＤＲＡＭメ
モリ５とつながっている。インタフェース１４はＤＲＡ
Ｍ　５向けのデータとアドレスを多重化する。ＤＲＡＭ
メモリ５へのダイナミックアクセスのために制御装置１
５が設けられている。この装置については本発明の出願
人による１９８６年２月２５日付の仏国特許出願第８３
０３１４５号ト仏国特許ｇｙＲ−＊−２４０６２５，０
号に詳細に述べられており、この装置を以下ではＤＭＡ
回路１５と呼ぶことＫする。更に加えて、表示プロセッ
サに付随して、時間ベース回路ＢＴが設けられており、
ＤＭＡ　１５　、テレビモニタ８、表示プロセッサ自身
をつないでいる。表示プロセッサについての詳細な説明
は、本発明の出願人による１９８３年４月２５日付の仏
国特・許出ａ第８３　０６７４１号に詳細忙述べられて
いる。

上で述べたよ５に％０ＰＵ１はＶＤＰ　２と単一の多重
、化バス３ｔ−通してつながっており、このバスはライ
ン４上を送られる信号によって制御されながら情報を運
んでいる。このバス上ヲ送信されルアドレスは、一方で
は、ＣＰＵ１がこのメモリと直接通信する場合のＤＲＡ
Ｍメモリ５のアドレスとして用いられ、それによって、
連続したデータフィールドがメモ１３　Ｋ対する読出し
書込みのために用いられるか、あるいは他方では、命令
フィールドとして用いられて、連続したデータフィール
ド中に含まれているデータを処理するための特別な榴成
へＶＤＰ　２を設定するために用いられる。

更に詳細には、上記仏国特許出願第８３０３１４２号に
おいて、バス３を運ばれる情報は各々２つの情報フィー
ルドｆｔＷしており、最初のフィールドは信号ムＬ（ア
ドレスラッチ）によって有効化され、ＤＲＡＭ５の直接
アクセスのためのアドレスを運ぶかまたはＶＤＰ　２に
よって翻訳されるべき命令を運ぶ。第２のフィールドは
信号ＩＮ（許可信号）によって有効化され、バスを２つ
の方向のどちらかへ運ばれるデータを含んでいる。この
方向は信号ＲＷ（読み出し／書込み）により決定される
。

最初のフィールドによって（メモリのアドレスかまたは
翻訳されるべき命令）、データはメモリへ送られるかま
たはそこから送られることができる。

あるいはまたｖｎ：ｐ　２によって用いられて、それを
２つの処理構成のどちらか一方へ設定するために用いら
れる。

ここに述べたシステムにおいて、ＤＲＡＭ　５は複数個
のゾーンを有し、ベースアドレスからはじまる番号を与
えられた複合メモリである。このメモリはすくなくとも
１つのページメモリ５ａｓ　　ライン及びコラム（列）
の制御用のメモリ５ｂｔ　５ｃ　ｔ（この点に関しては
、本出願と同時に［ライン毎及びポイント毎の走査忙よ
ってスクリーン上へ映像を表示するためのシステム」の
名称で出願された特許出ｎを参照されたい。）すくなく
とも１つのゾーンメモリ５ａ、丁くな（とも１つのフオ
ームメモリ５ｅ、タイホブラフイック文字メモリ５ｆｓ
特にｃｐＵｌと外部チャネル９との間で互の処理速度を
調整するバッファメモ！７５ｇ（この点に１４　しては
、′１）許出願第１！１ｐ−ａ−（１００５４４９０に
参照）、モしてＣＰＵ　１等のためのアセンブリ言語で
プログラムされた付加的なメモリ５ｈｔ含んでいる。こ
れらメモリゾーンの丁ぺては、ＶＤＰ２の内部！Ｉｃｅ
及びＣＰＵ　１によってアクセスでき、それらのアクセ
スはｃＰｙ　１それ自体かまたはメモリ１５へのダイナ
ミックアクセスのための装置によって制御される（この
点に関しては特許ＰＲ８３０６７４１号参照）。以下の
説明をより理解しやすくするために、ＤＭＡ回路１５の
動作全簡単に説明しておくのが有効である。

この回路は、システム利用者、すなわちＣＰＵ　ｉとＶ
ＤＰ　２の各ｍ装置の優先度に従ってＤＲＡＭ　５ヘア
クセス時間を分配する。ＤＭＡ回路１５はこれら使用者
の各々によって、単一ティクル（モノサイクル）、ある
いは連続した一連のアクセス（マルチサイクル）のどち
らかで、メモリへアクセスすることを要求される。この
後者の場合には、ＤＭＡ１５はコラム（列）アクセス信
号（ＣＡＢ）によってメモリへのアクセス回数を制御す
ることができ、他方単一のロウ（行）アクセス信号（Ｒ
ＡＳ）のみを使用している。このことは、例えばこのシ
ステムがスクリーン上の頁全体の表示を準備しており、
非常の多数のメモリ位置へアクセスする必要があって、
それらの位置が連続しているために、毎回単一単位だけ
コラム（列）アドレスを増分するだけでよく、この行（
ロウ）のすべてのアクセスについてロウアドレスは同じ
値でよい場合には、特に有効である。メモリ５のアクセ
ス手順はすべてＤＭＡ回路１５により決定されることを
注記しておく。

さて次に第２ａ図と第２ｂ図に示した略図をより詳細圧
しらべてみる。

インタフェース７はＣＰＵ　１　’ｋ　、非直接アクセ
スの場合ＶＤＰ　２へ、また直接アクセスの場合ＤＲＡ
Ｍ５へ、選択的に接続する。各アドレスフィールドを翻
訳することができる。

第３図は１６ピツトで１６アドレスフイ一ルド分配を行
う例である。フィールド値が（１６進数で）＞００００
と）７１７１１′の間にある場合には、これはＤＲＡＭ
　５への直接アクセスである。しかしこの蓼が）　ＦＩ
ＦＯＯと）　ＰＩＦＩＦＦの間にある場合は、そのフィ
ールドはレジスタと連続データフィールドの間での読出
し書込みを行わせる命令と翻訳される。

この点に関しては、このインタフェースは、バス３へつ
ながれ、１６個の出力を有するデコーダ１６ｔ−含んで
いる。出力のうち４個は２個の最下位ビットに対応して
おり、インタフェースの４個のレジスタｔｌ−駆動する
。それらのレジスタは次のものである。

一信号ＫＮＣＰＵＡによって許可されるアドレス転送レ
ジスタ１７゜ 一信号ＫＮＯＰＵＤによって許可されるデータ転送レジ
スタ１８゜ 一信号ｌＮ５Ｔ　ｌ／（よって許可される状態レジスタ
１９（ステータス）。

一信号ＫＮＯＴによって許可される制御レジスタ２０゜
これら４個のレジスタは、それらの制御入力に与えられ
る信号Ｒ／Ｗ（晋込みにはＲ／Ｗ−Ｑ）によって読出し
と書込みが制御される。

従って、ＣＰＵＩへ直接アクセスがある時には、デコー
ダ１６はアドレス転送信号ＡＬ（３ＰＵと１！１ＮＯＰ
Ｕを発生する。書込みの場合（Ｒ／Ｗ−０）には、連続
データフィールドがレジスタ１８へ転送さ瓢他方読出し
の場合（Ｒ／Ｗ−１）には、このレジスタの内容がサイ
クルの終りにバス３上へ転送すれ、ａｐｔｒｌは、ＤＲ
ＡＭ５へ読込まれた対応するデータへアクセスできる。

デコーダ１６は更に出力ｎｗｃ４．ａＰＵｙを有してお
り、それはＤＭＡ　１５中でＤＲＡＭ５へのアクセスサ
イクルを要求する。この出力はＤＭム１５へ与えられ、
メモリサイクル（信号ＲＡＥ？とＣＡＢ　）をＣＰＵ　
１へ割当てる。このサイクルは、ａｐａ　１とＤＲＡＭ
　５０間のバス６全通しズの転送を生じさせる。

第２の場合には、もしアドレスフィールドが＞　ＰＦＯ
Ｏと＞　ＦＦＦＦの間の値を有していれば、そのフィー
ルドは命令と翻訳される。

これらの命令は大別してフォアグランド命令とバックグ
ランド命令の２つのグループに分けられる。それらはＰ
ＧとＢＧと略記される。

既に述べたように、翻訳されたアドレスのうち、４個の
アドレスは、インタフェース７の４個のレジスタ１７か
ら２０を選択的に指定する。このために、アドレスフィ
ールドの最後の２ビツトは次の真理値表に従って利用さ
れる。

ＲＣＴＩＪ　　ｗｏＴｒ、　　　ＯＯレジスタ２０ＲＡ
Ｔ　　　Ｗ８Ｔ　　　　Ｑｉ　　　レジスタ１９Ｒｅ！
Ｄ　　　ＷＯＤ　　　　ｉＱ　　レジスタ１８ＲＯＡ　
　　ＷＯＡ　　　　１１　　　レジスタ１７（Ｒは読出
し信号を、Ｗは畜込み信号を意味する）。

翻訳されたアドレスから生ずる他の命令は、それらは数
で２５６−４−２５２個あるが、アドレスフィールドの
最下位８ピツト（第６図）であって、レジスタｐＧ２１
によってサイクルＦＧ’ｊ−実行するように適応する。

レジスタ’ｘ’ａ２１はインタフェースＴの一部分であ
って、デコーダ１６の特定の出力とアドレスプロセッサ
１ｏとの間ニ接続され、このプロセッサの一部である読
出し専用メモリＯ’ＲＯＭ　２２のアドレス入力へつな
がれている。

インタフェース７のレジスタ２３はレジスタＢＧと呼ば
れ、それがアドレスフィールドで指定された時に命令Ｂ
ＧをローＦされ、その翻訳のために１個または数個のＢ
Ｇプサイルを要求する。このレジスタの指定は、アドレ
スフィールドの最下位の６ビツトによって、特にそれら
ビットが値１１１（アドレスフィールド＞　ＦＦＯ７）
のときに行われる。レジスタＢＧ２３が選ばれた時には
、連続データフィールドが１６ピツトの命令を含み、そ
れがＤＭＡ回路１５の制御下で複数個のメモリサイクル
を実行するための構成ｉ　’ＶＤＰにとらせる。これら
のサイクルは命令ＦＧがこのプロセスを中断しないかぎ
り、連続的に処理される。この場合、ＤＭＡは１個また
は複数個のＦＧブイクルを割当て、それが実行されると
、中断されたときのサイクルＢＧがとりもどされる。メ
モリへのアクセス優先度の関数としての翻訳のプロセス
については既に上で引用した特許出願第８３０３１４３
号において説明されている。

メモリＯＲ０Ｍ　２２に加えてアドレスプロセッサは、
ＮＲＡＭとＰＲＡＭと呼ぶ２個のレジスタスタック２４
．２５ｅ含んでおり、時分割バス６へつながれた転送レ
ジスタ２６を介して１６ビツトをロードされ読込む。各
スタックは演算及び論理装置ＡＬＵ　２７へつながれて
おり、ＡＬＵ自体は転送レジスタ２６によってバス６へ
直接的につながれ、また２個の１６ビツトバス２８と２
９ＮとＰへつながれている。アドレスプロセッサは主と
して、ＶＤＰによってメモリ５をアクセスするために発
せられるアドレスのすべてを供給し、計算するために用
いられる。

メモリ２２は、レジスタ２１？Ｇ中あるいはレジスタ２
３ＢＧ中に含まれる命令の一部によってアドレス指定さ
れた場合、ここに含まれるマイク口命令全選択し、スタ
ック２４と２５の１個または初数個のレジスタを許可し
、ＡＬＵ　２７中の演算及び論理動作を許可し、レジス
タ２６による転送を許可する。ＡＬＵ　２７の動作はマ
イクロ命令の５ビツトによって制御され、残り（０ニー
０，１゜２）のいずれか及びバスＰまたはＮ２Ｂ　、２
９上またはそれら２つのバス間での加算、減算操作のい
ずれかを選択する。

制御メモ＋）　ｃＲｏＭ２２はまた’ＶＤＰ　２の他の
装置を制御するための信号を供給し、各種の／々ス及び
レジスタ間でのデータ及びアドレスの転送を行わせる。

ａＲｏＭ２２中にアドレス指定されたマイクロ命令はＤ
ＭＡ　１５によってライン３０上に時分割で許可され、
メモリアクセスの相対的優先順位を決定する。ここに述
べる場合については、６個の優先１頂位が順に決められ
ている。

１、　　　Ｃ！Ｍ−ＦＧ ２）外部経路（ａｉａｏｎ　９　） ６、表示制御 ４、　表示（表示プロセッサ１６） ５、　メモリ５再ロード ６、　　ａＰＵ−ＢＧ 上述のことから、フォアグランドサイクルＦＧはＣＩ’
Ｕ　ｉ　［よってメモリへの直接アクセスのとき、また
はＶＤＰ　２の内部レジスタにアクセスして同時にメモ
リとの間で１６−ツトワードを１個交換する場合に用い
られることが明らかであろう。このことは第４ａ図に示
されている。

バックグランドアイクルＢＧは低い優先度で実行される
。すなわちｖ′ＤＰ２が他の利用者に対して実行すべき
サイクルをもたない時に実行される。

ＢＧプサイルは、ＣＰＨによるか、サイクルＦＧ（第４
ｂ図）によるか、またはＶＤＰ　２によって開始される
。そのようなサイ゛クルまたはサイクル群を開始させる
のがＣＰＵであった場合には、例えばメモリ５内での一
群のワードを移動させることが起こり、この操作はサイ
クル？Ｇの後にＣＰＵの介入なしで実行できるため、Ｃ
ＰＵはＢＧプサイルの実行の間ＬＰＧ？処理しつづける
ことができる。これらすべては確立された優先順位に従
ってＤＭＡ１５で制御される（この場合には、中断があ
り、ＢＧプサイルの実行再開がありうる）。

このような構成が有利であるのは、各種の利用者がそれ
ら自身の速度で仕事ができ、通信ができ、他の利用者に
よる干渉がないということである。

すべての場合ＤＭＡが適正な優先順位を管理する。

ＤＲＡＭ　５のインタフェース１４は、２個の転送レジ
スタ３１と３２を有しており、それらはメモリＯＲ０Ｍ
　２２のマイクロ命令によって与えられる信号及び回路
ＤＭＡ　１５からの信号ＲＡＳとＯＡＲによって制御さ
れ、バス６とＤＲＡＭとの間でデータとアドレスフィー
ルドのやりとり全行う。データはまたバス１３からメモ
リ５へ直接的に転送することもでき、そのアドレスはア
ドレスプロセッサ１０からバス６とレジスタ３２’ｅ通
して転送される。

次に、第５図から第９図を参照しながら、本発明に従う
システムの各種動作モードについて説明する。その後で
、第１０図から第２４図によってシステムの各種装置間
における情報処理と交換のいくつかの明確な例を示す。

第５図から第９図において、データ及びアドレスの流れ
が矢印で示されている。

第５図は、ｖＤＰに対して確保されているアドレスフィ
ールドの２５６個の命令を用いることなしのＤ　ＲＡＭ
メモリ５への直接アクセスを示している。

この動作モードはａｐｔｒに対して、アセンプリ言語で
書かれたプログラムを直接実行することあるいはＤＲＡ
Ｍ　５に含まれているデータへ直接アクセスすることを
許可する。

アクセスアドレスはＯＰＵ　ｉのアドレスレジスタから
直接与えられる。ａｐｖ　１はＤＲＡＭ　５が０ＰＴＪ
バスへ直［！胱されているかのよ５にそのサイクル’ｔ
Ｒ始させる。ＤＲＡＭ５のアクセスサイクルはＤＭＡ回
路１５、第２ａ図、デコーダ１６と信号ＲＥｔｑＯＰＵ
］ＦＫよって直接的に発せられ、選ばれた経路は最も優
先度の高いものである（サイクル０ＰＵＦＧ　）。

第６図はＯＰＵ　１による’ｖＤＰ２のレジスタへのア
クセスを示している。アドレスフィールド中和確保され
た２５６アドレスのフィールドはＶＤＦ　２　Ｋ対する
命令として翻訳され、ＶＤＰの内部レジスタすべてへの
読出し、書込みアクセスを許可する。

こうしてａｐｔｙ　１は、ＶＤＰのレジスタへポインタ
値アドレス増分、比較アドレス等をロードすることＫよ
ってＤＲＡＭへのアクセスの準備をすることができる（
％にＢＧサイクルにおいて実行される）。

更にまた、動作の開始に当ってＶＤＦ　＆初期化する目
的で、スクリーン上へ表示すべき映像を作成するために
１例えば時間軸ＢＴ（第２ｂ図）のパラメータを、使用
するテレビの基準に調節するよう１／ＣｆＨグラムした
り、表示プロセッサ１２の色パレットのペースとなる色
をプログラムすることが可能である。

第７図はアドレスプロセッサ１０のポインタによるメモ
リへの非直接的アクセスモードな示している。ＶＤＰ　
２の特定の命令（Ｉｇ訳されたアドレスフィールド）が
それらポインタを用いてＤＲＡＭ　５ヘアクセスする。

デコーダ１６によって翻訳された命令が、ＤＲＡＭ５へ
のアクセスアドレスを含むＯＲ０Ｍメモリ２２（第２ａ
図）Ｋよって、ポインタを選択する。このサイクルの実
行中に、アドレスプロセッサ１０はＯＰＨによってプロ
グラムされた増分パラメータと命令フードの翻訳値の関
数として、次のアクセスアドレスを計算する。

書込み時には、０ＰＵ１によって送られるデータがＤＲ
ＡＭ　５の選ばれたアドレス中へロードされる。

読出し時には、指定されたアドレスにおいてＤＲＡ　Ｍ
中で読出された値はそのサイクルの終りにｏｐｔｒ　１
へのバス３上へ送出される。

このアクセスもまたＤＭＡ回路１５の経路０ＰＵ−ＰＧ
を使用する。

第８図はＥＧモード（バックグランド）でのアクセスを
示す。

これら３つの場合（第５図から第７図）には、各々の命
令またはアクセスはモノサイクル利用モードで１６ビツ
トの単一ワードな処理する。例えば、１６ビツトの１６
ワードのブロックをコピーまたは転送するためには、０
ＰＵ１によって発せられるこの命令コードは１６回くり
かえされなければならない。

アクセスモーＦＢＧは一連のローＦに関連する命令を、
０ＰＵＩＫよって１Ｗｉの命令だけ発生することによっ
て、実行する。例えば、ＢＧ手順を指令する単一の命令
ＩＦＧＫよって、定数値で、あるいはポイントプロセッ
サ１２に含まれるフレームで１６ビツトの１０個のワー
ドをローＦすることができる、あるいはメモリゾーンな
異なるアドレスへ移動することができる。

その命令を実行する前に％ｖＤＰ２ヘパラメータＶＯ−
ドしておかなければならない。

ＢＧモードにおけるパラメータは最も低い優先度で実行
される、すなわち高い優先度をもつアクセス要求はすべ
てその実行を中断する。

一般的に、命令ではデータの転送を行うためにポイント
プロセッサ１２を利用する。

動作モードＢＧにおいては、映像処理速度の増大が許容
され、ＯＰＨの負担が減少することを既に述べた。

第９図は、本発明の特定の構成によって得られる別の実
施例を示している。これまでに述べた場合には、いくつ
かのサイクル動作を実行する各々の命令は、０ＰＵ１に
よって発せられた。各命令の前には新しい命令パラメー
タがこのＯＰＵによって発せられ、ｖＤＰスヘロードさ
れねばならない。第９図に示されたプログラム実行モー
ドｖｎｐ　（タスク）は、アドレスプロセッサ１０の直
接制御下においてＶＤＰ言語で書かれたプログラムを実
行する。

このために、プログラムがｏｐｖ　１によってＤＲＡＭ
ｓ中へあらかじめロードされるか、あるいはプログラム
ライブラリーゾーンまたはシステムメモリ５の一部分中
のＲＯＭ中に含まれている。このＲＯＭ１ＯＰＵが呼出
すことができる（この部分は図示されていない）０ ０ＰＵによって発せられた命令コードは、ＶＤＦ２に対
してプログラム開始アげレスと実行開始指令を送信する
。

アドレスプロセッサはプログラムポインタＰＯからＶＤ
Ｉ’命令を得て、ひきつづいてＢＧ型の命令を実行する
。

これらのプログラムやタスクは、システム制御において
しばしば呼出されて実行される。このことによってかな
りの時間節約と０ＰｔＴ負担の軽減が得られる。

その他のＤＲＡＭ　５アクセスの方法が可能であり、特
に外部経路（第９図）、あるいは表示の時間軸によって
可能である。これらのモードについてはここでは詳細に
述べない。

次に第１０図と第１１図について述べる。これらはｏｐ
ｖ　１によるＩ）ＲＡＭ　５の直接アクセスの特別な例
を示している。上で述べたように、そのようなアクセス
は、信号ＡＩＩ、　ＩＮ　、　Ｒ／Ｗで許可されるバス
３上のアドレスフィールドの内容が＞　ｏｏｏ。

と＞　ｙ１ｃ’ｐｙの間である時に開始する。回路ＤＭ
Ａ１５がこのアクセスを制御する。

第１０図の例において、値＞５５５５がアドレス＞７３
７１Ｈに書込まれる。この操作は次のよ５に行なわれる
。

バス３上のアドレスフィールドに付随する信号ムＬがデ
コーダ１６によって、アドレスレジスタ１７への信号Ａ
ＬＯＰＵを発生し、アドレスレジスタ１７ヘアドレスｙ
５７ｒ、が転送される。デコーダ１６はまた信号ＷＯＰ
ＵＤを発生し、これは信号ｍＮ（許可）、最も低い優先
度で書込みを制御するＲ　／Ｗ信号の出現によって、レ
ジスタ１８へ与えられる。これによって、アドレスフィ
ールドがレジスタ１８　（＞５５５５）中へ転送される
。

ａｐｖ　Ｉ　Ｋよって制御されるこの転送サイクルの終
りに１デコーダ１６は信号ＲＫＱＯＰυ１を発生し、そ
の信号はＤＭＡ回路１５へ与えられ、それＫよってメモ
リ５中で書込み信号ＰＧが最も高い優先度で選ばれる。

これ以降の操作は、現在進行中のＤＭ人プサイクル終了
後ＤＭＡ回路１５によって、それのクロック周波数に従
って（第１２図、信号０）制御される。

これはすなわち、もしＤＭＡ回路がＢＧプサイルシーケ
ンスを制御しているかあるいは、より低い優先度をもつ
別のシーケンスによって占有されていれば、そのシーケ
ンスは中断され、サイクル１ＦＧが終了するまで再開さ
れないということである。

デコーダ１６とレジスタ２１によって送信されるアドレ
スフィールドのビット群にはメモリＯＲ０Ｍ２２に含ま
れるマイクロ命令の選択アドレスが含まれており、それ
によってメモリ５中へ書込みｔ要求されたレジスタが許
可される。マイクロ命４それ自身はＤＭＡ回路１５によ
ってライン３０で許可される（第１２図、信号ＤＭＡ　
、サイクルＯＵＰ？）。

デコーダ１６からの信号］１ｃＮＯＰＵＡはレジスタ１
γの内容をバス６上へ転送し、アドレスはその後で信号
ＡＩ＋Ｄによって転送レジスタ３２中へ与えられ、多重
化されて列ビットと行ビットの区分が行われる。回路Ｄ
ＭＡ　１５によって与えられる制御信号ＲＡＳとＯＡＳ
は、レジスタ１８中に含まれていたデータ＞５５５５が
バス６′１に通って（信号ＩＮ　０ＰＵＤ）転送レジス
タ３１データバス１３へ送られる時に、ＤＲＡＭ　Ｓ中
へアドレスをロードする。この間に、メモリ５は書込み
を制御する信号ＷＤを受取る。

ここで第１３図から第１５図を参照すると、アドレスプ
ロセッサー０への書込みアクセスの例が示されている。

このプロセッサはＤＭＡ回路１５の制御下でバス６を介
してアクセスすることができる。このＤＭＡ回路はアク
セス要求ＲＫＱ−ＯＰＵＩＦにつづいて使用時間を割当
てる。この例は、レジスタＢＡＧＴへのアドレス＞７０
０２のプログラムに関するものであり、それはＤＲＡＭ
　５の特定ゾーンのペースアドレスポインタである。

プロセッサー０ａ’アクセスするためのアドレス、フィ
ールドによって与えられる命令コードＩＦＧは次のよう
なものである。

Ａ７　Ａ６　Ａ５　　　　Ａ４　　　Ａ３　Ａ２　ＡＩ
　ＡＯ演算コード　　　　　　　　　　４哄タアヅスタ
ツクＮまたはＰ もちろん、アドレスフィールドの翻訳がアクセスの場合
、アドレスフィールドの上位８ビツトは「１」である。

信号ＡＬはデコー／１６中へアドレスフィールドを記憶
し許可するので、そのデコーダによって復号される。そ
れは信号ＷＦ１によってレジスタ２１へ転送される。レ
ジスタ２１をＯＲ０Ｍメモリ２２へつなぐ命令バス２１
＆上で、信号ＩＮＦ　ｉによって命令が許可される。同
時にアドレス（＞７００２）Ｋおける連続データフィー
ルドは、ａｐｔｒ　１からの信号Ｒ／ＷとＺＭによって
デコーダ１６中で発生する信号ＷＯＰ１７Ｄ　Ｋよって
、レジスタ１８へ転送される。このデータがロードされ
、デコーダ１６は信号ＲＫＱＯＦＵＰを発生し、回路Ｄ
ＭＡ１５はこのアクセス要求に対してサイクルをリデー
デする。進行中のサイクルを終了させた後に、回路ＤＭ
Ａは、レジスタ１Ｇ２１の内容によってメモリＯＲＯＭ
中にアドレス指定されたマイクロ命令に対する許可信号
を、ライン３０上へ供給する。

マイクロ命令は例えばアドレスＰＡＤＤを含み、信号に
！１０ＰＵＤ　Ｋ　Ｊ：　”）　テ、Ｌ／シスタ１８（
７）内容（＞７００２）のバス６上への転送を許可し、
その内容はバスＰ２９上を転送されて、信号ｗｐによっ
てポインタ１人ＧＴのアドレスにおいてロードされる。

スタック２５の他のレジスタも同様にしてロードされ、
他方スタック２４のレジスタはＯＲ０Ｍ２２の対応する
マイクロ命令・のアドレスフィールドＮＡＤＤによって
ロードされ、そのマイクロ命令はそのアドレスフィール
ドの命令コードから得られる。この場合には、対応する
データが、マイクロ命令中に含ま−れる信号ＷＮによっ
て選ばれたポインタ中へローＦされる。

上の例は、０Ｐ１７１が、デコーダ１６とレジスタＦＧ
２１を用いて、フォアグランドサイクル］ＦＧＫよって
、アドレスプロセッサ１０のポインタと通信できること
を示している。同様の方法で、ＯＦＴ　１はＡＬＵ装置
２７Ｘ（Ｉ−バスＭ及びＰ２４及び２５と共に用いるこ
とによって、スタック２４と２５のポインタ中へロード
されたデータフィールドと値に′対して計算操作を行う
ことができる。

同様にして、ポイントプロセッサ１１と表示プロセッサ
１２にアクセスすることが可能であり、それのレジスタ
は、ａｐｔｒＩＫよってＩＦＧモードにおいてアドレス
指定されたマイクロ命令によって許可される。

次に、第１６図から第２０図を参照しながら、フォアグ
ランド′Ｉ！Ｇモードの別の例について説明する。この
例はａｐｔｒ　１によるＤＲＡＭ５への非直接的アクセ
スに関するものである。すなわちプロセッサ１０のアド
レスポインタによるものである。

この構成において、ポインタにはあらかじめ、ｏｐｔｒ
　１によって、システムが各種の方法でＤＲＡＭ５をア
クセスすることができるためのアドレス値がローＦされ
ている。第１６図はそのような非直接的アドレスの原理
を示している。命令７Ｇと解釈されたアドレスフィール
ドは、その命令コードによって選ばれたアドレスプロセ
ッサ１０のポインタの１つを用いて、ＤＲＡＭ５へのア
クセス要求を始める。アクセス中に、このポインタは、
アドレスプロセッサの別のポインタ中に含まれている値
だけ増分することができる。インタフェース１４へ転送
されたポインタからのアドレスはＤＲＡＭ中のワードを
選択する。対応するデータがＯＰＵとＤＲＡＭの間で読
み書きのために転送される。このプロセスは上で述べた
と同様にしてＩ）ＭＡ回路５によって制御される。

非直接的アクセスを説明するために、第１７図について
まず議論をする。この図はメモリ５の一部の構成を表わ
しており、更に詳細には、表示すべき映像ゾーンに関す
る情報を含む部分（第１図の部分５ａ）ｖ表わしている
。

既に引用した仏国特許出願第１Ｆ　Ｒ８３０６７４１号
に述べられているように、ゾーンメモリ５ａは３つの軸
、すなわち、 一ラインまたは行にそっての進行 一列にそっての進行 −「深さ」方向の進行 で構成されている。

もちろん、ここで「深さ」は第三の物理的映像次元を示
すために用いられているわけではない。

深さ方向の進行とは、表示プロセッサ１２のパレットメ
モリの望みの色コードでアドレシングヲ許容するために
メモリプレーンのアドレスが別のものへ変化することを
示す。これらの軸は第１７図中の左側に示されている。

深さ進行（４）中、アドレスは１６ビツトの各ワードに
対して「１」ずつ増分される。ラインによる進行（Ｂ）
中、アドレスは各アクセスで、そのゾーンを定めるため
に用いられるプレーンの数だけ増分される。列による進
行（０）中、アドレスはラインを定めるワードの数倍し
たプレーンの数だけ増分される。第１７図の例において
表示ゾーンは６個のプレーン上で定義されており、各々
がライン当り１０ワード（１６Ｘ１０＝１６０ポイント
）及び列当り１８ラインを含んでいる。このゾーンの開
始アドレスは＞１０００である。

プレーンＰ１から２６の最初の６ワードはアドレス＞１
０００から＞ｉ　ｏｏｓに位置している。

それらは表示ゾーンの最初のラインの最初の１６個のポ
イントの色コードを定めている。それにつづく１６個の
ポイントはアドレス＞１００６から開始する。メモリゾ
ーンは、表示ゾーンのラインを定義する、各々６Ｘ１０
＝６０ワードを含む水平層に埋められる。それにつづく
層はライン２に対応し、それはアドレス＞１０３ｏから
始まる。

各アクセスについて、アドレスプロセッサ１０の対応す
るポインタは「１」だけ増分される。

ラインによる進行は、ゾーンのプレーン毎の構成に対応
する。ポインタのもとのアドレスは、ＶＤＰ　２が動作
するプレーン（ＰｌからＰ６）を決定する。例えば、プ
レーンＰ３の第１のラインを構成するために、このライ
ンの最初のワードのアドレスは１００２で、第２のそれ
のアドレスは１００２＋６＝１００８である。このライ
ンの最後のワードのアドレスは１０３８である。プレー
ンＰ３中の次のラインの最初のアドレスは１０３］ＩＩ
である。各アクセスに対してポインタは６だけ増分され
る。

列による進行もまた同一のプレーン上で行なわれる。し
かし、各アクセスに対して、ポインタは６プレーン×１
０アクセスライン＝６０、すなわち＞３０増分される。

もし最初のアクセスがアドレス＞１０００においてプレ
ーンＰ１に対応するなら、つづくアクセスはアドレス＞
１０３０であり、ライン６のそれはアドレス＞１１２０
である。

第２＆図にもどると、アドレスプロセッサ１０のスタッ
クＰ２５が３ポインタを含み、それに対して、スタック
Ｎ２４中に４つの増分値（ポインタＡからＤ）か付随し
ていることがわかる。ポインタＰＭ１とＰＨ２はレジ、
ｒ、夕ｐＩｃ１とＰｌ２中にプログラムされた値と連続
的に比較され、その比較の結果はライン３３によってス
タック２５へつながれたインタフェース６のステートレ
ジスタ１９中にあられれる。

ポインタの選択のための翻訳されたアドレスフィールド
）　ＦＰＩＦとそれの増分は次のようになっている。

操作フード　　　　°　　　増分モード選択ポインタ選
択 すべての型のアクセス及び増分に対して、ポインタＰＭ
ｌ　、　ＰＨ２）ＰＨ３はビットＡ４とＡ３によって選
択することができる。選ばれたポインタＰＭ１．ＰＭ２
　、ＰＨ３はいずれも６個の値の増分を行うことができ
る。

−ＰＭｎ＋０　　またはＰＭｎ　＋　１−ＰＩＩｎ＋Ａ
　、　＋Ｂ、　＋Ｏ，または＋Ｄ　（ここでＡ、Ｂ、Ｏ
，Ｄの値はスタック２４のレジスタＡ。

Ｂ、Ｏ，Ｄヘロードされた値を示す。）スタックＰ中の
比較器はポインタと値ＰＥ１及びＰｌ２とが等しいかど
うかを示す。

ＰＭ　１　＝　Ｐ］Ｉ＋　１ １’Ｍ　ｉ　＝　ＰＩ　２ ＰＭ　２　＝　ＰＨ２ この３個の等しいビットはライン３１によってステート
レジスタ１９中でアクセス可能である。

ライン進行によって、プレーンＰｉ（第１７図）を埋め
るために、既に述べた方法に従って、アドレス＞ｉ　ｏ
ｏｏがレジスタＰＭ１　（第１８図）中へロードされる
。レジスタＡへ増分値＞０００６がロードされる。この
プレーンの最後のアドレスがレジスタｐＨ！１＝＞１４
３１中へロードされる。

最初のアクセスが第１８図中に示されており、その時間
図が第１９図と第２０図に示されている。

信号ＡＬの間、アドレスフィールドが翻訳されて、それ
のコードが信号ＷＦ　１によってレジスタ２中へロード
される。その後メモリＯＲ０Ｍ　２２の入力において許
可される。データフィールドが信号ＷＯＰｔｒＤによっ
てレジスタ１８中へ転送される。

このサイクルの終りに、アクセス要求ＲＩＩｉＱＯＰ’
ｆｆ１ＦがＤＭＡ回路１５へ送られる。この回路が自由
になったときに、それはサイクルｏｐ廿１を発生し、そ
れＫよって、演算コードによって選ばれたマイクロコー
ドが許可される。ポインタＰＭ　１がバスＰ２９とバス
６上で許可される。信号ｋＬＤによってアドレス＞１０
００がアドレスマルチプレクサ３２中へロードされる。

信号ＲＡＳとＯＡＳがそのアドレスをメモリ５中へロー
ドし、ワード＞１０００を選択する。

バス１２８上で増分値Ａ＝＞０００６が許可される。選
ばれたマイクロコードがＡＬｔｒ回路２Ｔを制御し、バ
スＰとＨの内容を加算させ、バス（０）上へ与えられる
結果が書込み信号ＷＰによってレジスタＰＭ　Ｉ中へロ
ードされる。信号ＯＡＳの負の遷移の前に１信号ＥＨＯ
ＰＴＩＤがバス６上のデータな許可し、それはメモリ５
のＤＲＡＭバス１３へつながれている。書込み信号ＷＤ
が低レベルの時、データはメモリ５ヘアドレス＞１００
０で転送される。つづくアクセスはＯＰｖによってアド
レス＞１００６で開始される。この同じサイクル間に、
マイクロプロセッサ１０はアドレス＞１００６＋６＝＞
１０００を計算する。

プレーンの最後のアドレス＞１４３１のサイクルにおい
て、信号ＰＭ１＝ＰＭ２４が発せられ、ステートレジス
タ１９へ与えられる。この情報はａＰｙ　１によってｙ
ａモードで利用される。しかし、それの目的は以下で述
べるマルチアクセスＢＧの制御である。

上述のＰＧモードにおける動作例から、ａＰｔ７１の各
々の翻訳されたアクセスが単一の０ＦＵＰサイクル（第
４ａ図）の実行に対応していることがわかる。２つのア
クセスを分離する時間ＴＢはそのａｐｖの特性と実行す
べきプログラムの複雑さとに依存する。

ＤＲＡＭ５のゾーンメモリ、の特定のロード段階では、
例えば、同一色の表示面の作成や異なる色の点のフレー
ムによる表示面の作成などのために１同一の命令コード
を複数回くりかえすることを必要とする。アクセスモー
ドＥＧはこの実行時間を大幅に減らし、各アクセスはＤ
ＲＡＭメモリの「ページ」サイクル（第４ｂ図）の速度
（約１２０ｎｅ）で実行され、他方モードｙａの実行速
度は０ＰＴＴプログラムの実行時間に関連して決まる。

サイクルＴ１時間は、数マイクロ秒より短かいことはめ
ったになく、明らかにＶＤＰ　２のサイクルＴＰＯそれ
よりも長い。

命令ＢＧはＤＲＡＭのページモードと複数アクセスを利
用する。ひきつづくアクセスの故は、アクセスしうる容
量の全体、例えば６５，５３６サイクルをカバーしうる
。しかし、２つの条件がひきつづいたサイクルの実行を
一時的に中断する。

−ＤＲＡＭ５のアドレスコラムのオーバーロード。

−ＤＭＡ回路１５への別の経路のアクセス要求。

次のアクセスのアドレスを計算している間に１、ｔ　−
ハフロー信号工ＩＴ　（第２１図）が発せられる。

信号ａＡＳＶｃよって進行中のサイクルが中断される。

その後には完全な−サイクルがつづき、それによって信
号ＲＡＳの新しい行アドレスと信号ＯＡＳ。

列アドレスをロードする。

ＢＧモードにおいて命令を実行する前に、その命令で用
いられるポインタとパラメータは０Ｐｔ７　ｉによって
アドレスプロセッサ１０中へモードＰＧにおいてロード
されなければならない。命令ＢＧはレジスタ２３のロー
ドから開始され、それは既に述べたように、０ＦＵＰサ
イクルによって行われる。０Ｐｔｌｒのアドレスフィー
ルドにはロード命令コードを含み、データフィールドに
はレジスタ２３ヘロードすべきコードを含んでいる。

命令ＢＧをロードし、トリガする原理については第２１
図、第２２図、第２３図に示されている。

レジスタ２３のロードを実行する命令コードＦＣ）がレ
ジスタ２１中へ転送される。命令コードＢＧであるデー
タが信号ＷＯＰＵＤ　Ｋよってレジスタ１８中へ四−ド
される。このサイクルの終りにデコーダ１６によって、
アクセス要求ＲＥＱ、０ＦＵＰとＲＩＱ、ＧＰｔｌＢが
発せられる。アクセス要求ｐａが優先権を有しているた
め、サイクル０ＦＵＰがまず実行される。

信号ＯＰυ１はメモリ２２中で選ばれたマイクロ命令を
許可する。それによって信号ＫＮＯＰＵＤが発生し、レ
ジスタの内容をバス６へ転送し、それ自身は信号ＷＢ１
１１Ｃよって命令レジスタ２３中へロードされる。サイ
クル０Ｆ１７Ｂはサイクル（ＩＰＵＩＦの終りに開始さ
れる。

ＢＧモードにおける命令の実行間Ｈ１ａｐｔｙ１はＤＲ
ＡＭメモリとＶＤＰの他の装置との間で交換されたデー
タを処理するためのアクセスは行なわない。

アドレスはアドレスプロセッサ１０によって与えられる
。成る命令は数百メモリサイクル実行されることができ
、ＯＰＶはステートレジスタ１８をアクセスして実行中
のＢ（）命令の進行状態を決定する。

次に、第２４図ないし第２７図を参照してＢＧモードに
おける動作の詳細をしらぺる。選ばれた例は、表示すべ
き映像のバックグランドを作成するためにＤＲＡＭ　５
のゾーンを初期化することな含んでいる。バックグラン
ドにはテキストや図のような要素を重ね表示することが
できる。この例においては、形は２色０１と０２（第２
４図）のフレームであって、それらはスクリーンのポイ
ントを交互に色づけ三点形に表示する。

スクリーンは５１２ラインの５１２−インドで構成され
、各ポイントが１６色のうちの１色で定められているこ
とを仮定する。従ってメモリゾーンは、各々１６ビツト
の３２７−Ｖの５１２ラインな有する４面についての色
情報を定めなければなら゛ない。しかし、この例におい
て、色コードａ１はＰｌとＰ２＝１　、Ｐ３　、ｐ４＝
Ｏｒある。

色フード０２はＰｌ　＝０　、　Ｐ２　、２３　、　ｐ
４＝１である。更に、記憶は「深さ」における進行によ
って行なわれると仮定されている。すなわち、最初のワ
ードがプレーンＰ１の最初のラインｔつくりあげている
６２ワード中へロードされ、同様にして各々のプレーン
中へ第２．第３．第４のワードがロードされる。

各々のラインは３２Ｘ４＝１２８ワードを含んでいる。

ＤＲＡＭ　５のゾーンの最初のアドレスは＞ｏｏｏｏで
あり（Ｐｉの最初のワード）、このラインの最終アドレ
スは＞００７１Ｆである（Ｐ４の最終ワード）。

このロードを行うために、ポイントプロセッサ１１が用
いられる。このプロセッサは１６ビツトＲＡＭメモリ３
４″４ｇ：含んでおり、その列はアドレスＹ　からＹ　
　−３でアドレス指定される。しかし、ｎ　　　　　　
　　　ｎ このポイントプロセッサは、映像要素の真の操作を実行
するためにより複雑な構造をとることができる。そのよ
うな場合には、本出願と同日に「ライン毎、ポイント毎
のフレーム走査による表示のための映像システム用ポイ
ントプロセッサ」という名称で出願された特許出願にお
いて述べられたプロセッサを用いるのが有利である。

最初の４ライン上でのＢＧ記憶操作を実行する前に、プ
ロセッサ１１には、第２５図に示されるように、アドレ
スＹＯからＹ３において１６ビツト４ワードがロードさ
れる。

この例におけるポイントプロセッサ１１は、ＲＡＭ　３
４の他にこのメモリのためのアドレスレジスタ３５を含
んでおり、それにはあらかじめＢＧレジスタ２３からロ
ードされており、その計数値は信号ＯＡ８によって減数
される。このレジスタはまたライン３４による転送レジ
スタ３６の制御を行い、ＲＡＭ３４のアドレスの内容を
必要な時にバス１３へ転送する。

既に述べた方法によって、命令ＢＧはレジスタ２３中へ
ロードされる。それは減算計数器３５ヘロードし、アド
レス限界Ｙｎからｙｎ−３を定める。

命令はアドレス嶌プロセッサ１０のポインタＰＭ１を使
用する。アドレスプロセッサは最初のアクセスアドレス
＞ｏｏｏｏへ初期化され、深さ進行増分＞ｏｏｏｉがレ
ジスタＡ中色ロードされる。アドレス限界ｐｍ１＝＞０
０８０がＰＭｉ＝ｐｇ１　　のときに、転送サイクルの
発生を停止する。

要求ＲＩＱ　ＣＰＵＢがサイクルＢＧの開始をトリガす
る。

レジスタ２３に含まれる演算コードが対応するポインタ
を制御するＯＲ０Ｍ　３２中のマイクロコードを選択す
る。ポインタＰＭ１がバスＰ上で許可され、ＤＲＡＭメ
モリのアドレスマルチプレクサ３２ヘバス６上を転送さ
れる。最初のサイクルの間、アドレスプロセッサは演算
ＰＭｉ＋Ａによって最初のアクセスのアドレスを計算す
る。レジスタＡの内容がバスＮ３８上に与えられ、結果
がバス（０）上を、信号ＷＥによってポインタＰＭｉへ
転送される。ポイントプロセッサに関しては、減算計数
器３５が最初のアドレスＹｎ？：選択する。

含まれている値は、減算計数器３５からのライン３７上
の信号によって許可されるレジスタ３６ヘバス１３上を
転送される。このデータは、信号ＯＡＳの聞伝レベルに
ある書込み信号ＷＤによって選ばれたアドレスにおいて
ロードされる。

以降につづくアクセスは、進行中のサイクルがより優先
度の高い要求やアＦレス列オーバフローによって中断さ
れない限り、ひきつづいて実行される。

第２のサイクルの間、ポインタＰＭ１の下位バイトのみ
が信号ＯＡＳによってＤＲＡＭメモリ中へ四−ドされる
。アドレスプロセッサがＰＭｌ＋１＝＞０００２を計算
し、ポイントプロセッサがアドレスＹを減数する。この
式インドプロセッサの第２のワードがアドレスＰＭ１＝
＞０００１においてロードされる。

同じ方法に従って、Ｙ＝Ｙｎ−２によって選ばれたポイ
ントプロセッサの第３のワードがアドレスＰＭ１＝＞０
００２においてロードされる。

Ｙ＝Ｙｎ−３によって選ばれた第４のワードがアドレス
＞０００３においてロードされる。

以降のサイクルにおいて、ポイントプロセッサはアドレ
スＹ＝Ｙｎ−３にあり、このアドレスＹｎが減算計数器
３５中へ再ロードされ、同じ方法に従ったくりかえし方
式によって転送がつづけられる。任意の時点においてＰ
ＭｌがＰＥｉと比較される。２つの値が等しいとき、信
号Ｐ　Ｋ　１　＝　ＰＭＩが１２８番目のサイクルでア
クセスの列を中止する。ステートレジスタ１９のＡビッ
トはこの命令の実行の終了を示す。この命令の実行手続
きは第２７図に示しである。

このＢＧモードはまた別の点からＯＰＵ　ｉの負担を軽
減する。それは、ＤＲＡＭメモリ５中へあらかじめロー
ドされている命令プログラムによって、「タスク」と呼
ばれる多様な演算の実行を信号してＶＤＰ　２へまかせ
ることができる。

この「タスク」モードでは、プ四グラムカウンタＰＣと
呼ハれる、アドレスプロセッサ１０のスタック２４の特
別なポインタが用いられる。更に、フリップフロップ３
８が用いられており、レジスタＢＧ２３へ「タスク」プ
ログラムの命令をロードすることと、この命令ｉ　ＶＤ
Ｐ中で実行することとの間の切換えを命令するために用
いている。この交換フリップフロップ３８はそれの出力
の１つ、取得信号工ＡＱによってメモリＯＲ０Ｍ　２２
へつながれており、レジスタ２３へのロードのマイクロ
命令を選択する。ステートレジスタ１９はタスク動作用
のビラトラ有しており、それは、そのタスクのすべての
命令が実行された時に状態を変更する。

タスク動作では命令グループｙ　ＤＲＡＭ　Ｓ中へあら
かじめロードすることが必要となる。このグループは、
例えばシステムの初期化の動作時によってＯＰＵ　ｉに
よる命令ＰＧと共に永久的に記憶されている。

この命令グループを実行すべき時＜、ａｐｖｌはアドレ
スプロセッサ１０のメモリＰＯ中へ、フォアグランドサ
イクル？Ｇによる最初の命令のアドレスをロードする（
第２８図、第２９図を参照）。

命令ＩＰＧはビットＬＤＰＯＫよってフリップフロップ
３８を初期化する。このビットはデコーダ１６とレジス
タ２１Ｖ通して与えられる。信号ＲＨＱＯＰ’ＣＩＩ！
も発せられてＤＭＡ回路へ与えられる。取得モードにお
かれたフリップフロップはレジスタＢＧ２３ヘデータ（
そのグループの最初の命令）を転送するメモリＯＲ０Ｍ
　２２中のマイクロ命令を選択する。

このデータはレジスタＰｏ中のそのアドレスに位置して
いる。−万、アドレスプロセッサはそのレジスタを、そ
のバスとＡＬｔｒ装置２７によって単位数だけ増分し、
そのメモリ中へ読込まれた値がＢＧレジスタ２３中へ、
サイクルＯＦυＢに対する要求をトリガし、フリップフ
ロップ３８の状態な変更するための命令としてロードさ
れる。次にそのような命令が直接トリガされると、ＢＧ
プサイルが上述のように実行される。サイクルの終了信
号力、アドレスプロセッサからの比較信号またはポイン
トプロセッサからの比較信号によってＤＭＡ回路へ与え
られて、もとの状態へもどっているフリップフロップ３
８による、新しいＢＧプサイル要求をトリガし、信号工
ＡＱ’Ｌ’与える。

このプロセッサは、レジスタＢＧ２３中へプログ５ムｌ
Ｉｋ了の命令よりＬ］Ｉｆがロードされると停止する。

この命令は、ＯＲ０Ｍメモリ２２によって、ステートレ
ジスタ１９のビットの１つを逆の値へ設定して、タスク
が終了したことｔ表示する。

「タスク」方式は、映像ゾーンの操作（回転、各種移動
、重ね表示）、ポインタの迅速な初期化、プログラムの
テスト実行、プログラム実行ループへの飛越し等々の実
行を（ＶＤＰの速度）で行なうことを可能にする。

【図面の簡単な説明】

第１図は、本発明に従う、映像スクリーン上へのデータ
表示システムの概略構成図である。 第２ａ図と第２ｂ図は、このシステムのより詳細な構成
図である。 第３図は、中央処理装置バス上を循環するアドレスフィ
ールドを示す図である。 第４ａ図と第４’ｂ図は、中央処理装置（ａｐｔｙ）か
らの情報に割当てられたフォアグランドモードとバック
グランドモードの動作を示す時間図である。 第５図ないし第９図は、本発明に従うシステムの簡略化
した図であって、各種のシステム構成におけるアドレス
とデータ情報の循環を示している。 第１０図は、汎用システムメモリ中へのデータの書込み
時におけるＯＰＨの直接アクセスを示す図である。 第１１図と第１２図は、第１０図に示した直接アクセス
動作の時間図である。 第１６図は、第１０図と同様に、ＧＰｔｌｒによるアド
レスプロセッサへの書込みアクセスの動作ヲ示す図であ
る。 第１４図と第１５図は、第１３図の動作の時間図である
。 第１６図は、本発明に従うシステムの簡略化図であって
、ＯＰＨの汎用システムメモリへの非直接アクセスを示
−している。 第１７図は、システムメモリの汎用アクセス中における
アドレス更新を示す図である。 第１８図は、第１０図と同様に、第１７図に従った汎用
メモリへのアクセス時の情報の循環を示す図である。 第１９図と第２０図は、第１８図に従ったアクセス動作
に関する時間図である。 第２１図は、第１０図と同様に、ＯＰＵインタフェース
へバックグランド命令をロードする時の動作を示す図で
ある。 第２２図と第２３図は、第２１図の動作を示す時間図で
ある。 第２４図は、メモリ中に映像ゾーンの表示の準備を行う
動作を７示す略図である。 第２５図は、本発明システムの一部を表わしており、ポ
イントプロセッサのメモリゾーンの初期化を示す図であ
る。 第２６図は、第２５図に示された動作に関する時間図で
ある。 第２７図は、フローチャートである。 第２′８因は、映像プロセッサＶＤＰの「タスク」モー
ドの一部を示す図である。 第２９図は、「タスク」モードの時間図である。 符号の説明 １・・・中央処理装置 ２・・・映像表示プロセッサ（ＶＤＰ　）３・・・バス ４・・・制御ライン ５・・・ＤＲＡＭ ６・・・バス ７由インタフエース ８・・・表示装置 ９・・・外部装置（ｄｉｄｏｎ　） １０・・・アドレスプロセッサ １１・・・ポイントプロセッサ １２・・・表示プロセッサ １３・・・バス １４・・・インタフェース １５・・・アクセス制御装置 １６・・・デコーダ １７・・・アドレス転送レジスタ １．８・・・データ転送レジスタ １９・・・ステートレジスタ ２０・・・制御レジスタ ２１・・・レジスタＩＰＧ ２２・・・ＯＲ０Ｍ ２３・・・レジスタＢＧ ２４・・・レジスタスタック ２５・・・レジスタスタック ２６・・・転送レジスタ ２７・・・演算論理装置 ２８・・・バス ２９・・・バス ３Ｇ・・・ライン ３１・・・転送レジスタ 図面の浄書（内容に変更な ３２・・・転送レジスタ、３２・・・アドレスマルチプ
レクサＯＲ０Ｍ ３３・・・ライン ３４・・・ＲＡＭメモリ　　３４・・・ライン３５・・
・アドレスレジスタ　３５・・・カウンタ３６・・・転
送レジスタ ３７・・・ライン

Claims (13)

【特許請求の範囲】
1. （１）映像情報をスクリーン上へライン毎、ポイント毎
   のフレーム走査によつて表示するための方法であつて、 ａ）映像の表示と構成のすべての動作を、プログラムさ
   れた中央処理装置によつて与えられる関連のアドレス及
   びデータフィールドを用いて制御することであつて、こ
   こで中央処理装置がメモリ及び映像プロセッサと、多重
   化時分割されたデータ及びアドレスバスによつてつなが
   れて共同して各々のフレームを作成し、それを上記スク
   リーン上へ表示するようになつている。 ｂ）上記メモリへのアクセスを、そのメモリ用のダイナ
   ミックアクセス回路によつて、あらかじめ定められた優
   先度の関数に従つて制御すること。 ｃ）上記アドレスフィールド中の特定のアドレスへ、映
   像プロセッサに対する命令関数を割当て、それによつて
   それ以降のデータフィールドをそのアドレスにおいてそ
   れ自身の必要性に従つて利用することを可能とすること
   。 ｄ）連続するデータフィールドを、アドレスフィールド
   割当ての関数として、メモリへまたは上記映像プロセッ
   サへ分配すること。 を含み、 ｅ）アドレスフィールド自身の値から、そのアドレスが
   映像プロセッサ用の命令コードであるか中央処理装置か
   らメモリへの直接アクセスアドレスであるかを決定する
   こと。 ｆ）上記値の特定のものに対して、「フォアグランド」
   モードと呼ぶ演算モードを割当て、それによつて、中央
   処理装置が連続するデータを、上記アクセス制御回路に
   よつて定められるより高い優先度をもつて上記映像プロ
   セッサ中へ与えること。 ｇ）命令と翻訳されたアドレスフィールドの上記値の他
   の特定のものに対して「バックグランド」モードと呼ぶ
   演算モードを割当て、それによつて、上記中央処理装置
   が、連続したデータフィールドの内容に基づいて、映像
   プロセッサによつて実行すべき一連のメモリサイクルを
   、上記制御回路によつて決定されるより低い優先度で、
   このプロセッサ自体が、中央処理装置から前もつて与え
   られたデータから得たアドレスにおいて実行すること。 ｈ）映像プロセッサ中における上記一連のサイクルの実
   行を、上記中央処理装置が再び「フォアグランド」演算
   モードを指定する内容のアドレスフィールドを与えた時
   に、中断すること。 を含むことを特徴とする、方法。
2. （２）特許請求の範囲第１項の方法であつて、更に、バ
   ックグランドモードの一連の演算の実行の中断中におい
   て、映像プロセッサ中に実行途中の最後のアドレス及び
   データフィールドを記憶しておき、上記中央処理装置に
   よるフォアグランドモードでの制御サイクルの終了の後
   にこの実行を再開すること、を含むことを特徴とする、
   方法。
3. （３）特許請求の範囲第１項及び第２項のうちの任意の
   方法であつて、更に、上記メモリ中へ一連の命令をあら
   かじめロードして、中央処理装置の介在なしに映像プロ
   セッサ中でのバックグランドモードにおいてそれらの命
   令を実行すること、を含むことを特徴とする、方法。
4. （４）特許請求の範囲第１項から第３項のうちの任意の
   方法であつて、アドレスフィールドの連続したデータフ
   ィールドに含まれ映像プロセッサ用の命令と翻訳された
   各データが、上記映像プロセッサの成分を制御するため
   のマイクロ命令を含む第２メモリをアドレス指定するた
   めに用いられることを特徴とする、方法。
5. （５）特許請求の範囲第１項から第４項のうちの任意の
   方法であつて、それがフォアグランドモードにおいて実
   行されるサイクルによつて連続的に、翻訳されたアドレ
   スフィールドにおける連続したデータフィールドに含ま
   れる複数個のデータを第３のメモリ中へ記憶することで
   あつて、「バックグランド」モードにおいて一連のサイ
   クルを実行する間に、あらかじめ定められたくりかえし
   手順に従つて、このデータを主メモリと交換すること、
   を特徴とする、方法。
6. （６）特許請求の範囲第４項または第５項のうちの任意
   の方法であつて、アドレスフィールドがフォアグランド
   型の動作モードを命令する値を有する場合に、このアド
   レスフィールドの内容をフォアグランドレジスタと呼ば
   れるレジスタ中へロードし、このレジスタの内容を上記
   第２メモリへ送信し、上記映像プロセッサの装置の１つ
   を指示するマイクロコードを選択し、問題のアドレスに
   所属するデータフィールドの内容をデータレジスタと呼
   ばれる第２のレジスタ中へ送信し、このレジスタの内容
   を上記時分割多重化バスを使つて、上記映像プロセッサ
   装置中へ送信すること、を含むことを特徴とする、方法
   。
7. （７）特許請求の範囲第４項ないし第６項のうちの任意
   の方法であつて、アドレスフィールドがバックグランド
   型の動作モードを指示する値を有する場合に、その方法
   が、アドレスフィールドの内容をフォアグランドレジス
   タであるレジスタへロードし、このレジスタの内容を第
   ２メモリへ送信して、上記映像プロセッサの装置のすく
   なくとも１つを許可する第２メモリ中のマイクロコード
   を選択し、問題のアドレスフィールドに対応するデータ
   フィールドの内容をデータレジスタである第２レジスタ
   中へロードし、この第２レジスタの内容をバックグラン
   ドレジスタと呼ばれる第３レジスタ中へ転送し、この第
   ３レジスタの内容を上記第２メモリへ送信し、第２メモ
   リ中でマイクロコードを選択して上記映像プロセッサの
   他の装置を駆動し、この後者に含まれるアドレスでバッ
   クグランド型のサイクルを連続的に実行し、上記アクセ
   ス制御回路中に含まれる数を０まで減算し上記一連の動
   作の終りを決定すること、を含むことを特徴とする、方
   法。
8. （８）特許請求の範囲第７項の方法であつて、それが、
   フォアグランドモードの先行サイクルの間に、上記映像
   プロセッサのレジスタ（ＰＥ１）中へアドレス値をロー
   ドすることを含み、このアドレス値が上記第１メモリ中
   で得られるべきアドレスを決定しており、更に上記プロ
   セッサの別のレジスタ（ＰＭ１）中で上記第１のメモリ
   中でアクセスすべき現在のアドレス値を増分し、バック
   グランド型のサイクルを実行して２つのレジスタ（ＰＥ
   １、ＰＭ１）の内容の間に一致が得られるまでつづける
   ことを含むことを特徴とする、方法。
9. （９）特許請求の範囲第７項の方法であつて、それが、
   フォアグランドモードにおける先行サイクルの間に、バ
   ックグランドモードにおいて実行すべき連続したサイク
   ルの数に対応する数を記憶し、この記憶した数を０まで
   のこの実行の間に減算することを含むことを特徴とする
   、方法。
10. （１０）グラフィックモードにおける映像スクリーン上
    の画像システムであつて、表示すべき画像情報がスクリ
    ーン上でライン毎及びポイント毎のフレーム走査で定義
    されており、このシステムが、−任意の時点に、フレー
    ム表示のために必要な情報を記憶しているすくなくとも
    １つのゾーンへ直接アクセスのできるメモリ、 −表示すべき情報を構成するための中央処理装置、−上
    記中央処理装置によつて与えられる情報の一部を処理し
    、上記メモリと共にこの情報から表示映像を作成するた
    めの映像表示プロセッサ、−上記メモリ、上記中央処理
    装置、上記映像表示プロセッサを接続する通信バス、 −上記メモリへのダイレクトアクセスのための制御回路
    であつて、上記通信バス上の情報の転送と共にメモリへ
    のすべてのアクセスの時間割りふりを行う制御回路、 −中央処理装置によつて与えられる情報を翻訳して、上
    記アドレスフィールドの特定のものを映像表示プロセッ
    サ用の命令として翻訳するための翻訳装置、 を含み、 −このシステムが、上記アドレスフィールドの翻訳装置
    が問題のフィールドをフォアグランド命令へ変形してそ
    れの実行を上記メモリアクセス制御回路によつて決定さ
    れる優先順に従つて直ちに命令するか、またはバックグ
    ランド型の命令へ変形してメモリへの連続した複数個の
    アクセスサイクルを課すもののその優先度を低いものと
    してその実行はすべてのフォアグランド命令の実行の後
    に命令するかするための装置を含んでおり、上記アクセ
    ス制御回路が、フォアグランドモードのサイクルを実行
    すべき時には、一連のバックグランド型のサイクルの実
    行を中断させることができるようになつていることを特
    徴とする、システム。
11. （１１）特許請求の範囲第１０項のシステムであつて、
    上記翻訳装置がデコーダを含み、それの入力が中央処理
    装置へつながれて、中央処理装置が許可信号を発する一
    連の出力を含んでおり、それの状態が上記中央処理装置
    からデコーダへ与えられるアドレスフィールドの内容の
    関数となつていること、また上記翻訳装置が更に、上記
    デコーダの出力のうち複数個の出力へつながれた第１の
    レジスタ、中央処理装置と上記通信バスとの間につなが
    れて中央処理装置とメモリの間でアドレスの直接転送を
    行うための第２のアドレスレジスタ、中央処理装置から
    上記バスへデータを転送するための第３のデータレジス
    タ、第４のバックグランドレジスタ、を含み、上記第３
    レジスタによつて、上記映像プロセッサ内でバックグラ
    ンド命令として用いられるデータフィールドの内容を受
    信し、一連のバックグランド命令の実行を制御する内容
    の対応するアドレスフィールドを受けとることによつて
    、アドレスがフォアグランド命令として翻訳され、上記
    デコーダの出力が上記レジスタへ選択的に接続されそれ
    らを駆動してアドレスフィールドの内容の関数として読
    み書きを行わせるようになつている、ことを特命とする
    、システム。
12. （１２）特許請求の範囲第１１項のシステムであつて、
    上記第１及び第４のレジスタが第２のメモリへつながれ
    ており、第２のメモリ中には映像プロセッサの装置を制
    御するためのマイクロ命令が記憶されており、そのマイ
    クロ命令は上記第１及び第４のレジスタの内容によつて
    選択的にアドレス指定されるようになつていることを特
    徴とする、システム。
13. （１３）特許請求の範囲第１１項及び第１２項のうちの
    任意のシステムであつて、デコーダの出力のうち２つの
    出力（ＲＥＱＣＰＵＦ、ＲＥＱＣＰＵＢ）が上記メモリ
    へのアクセス制御回路へつながれており、各々フォアグ
    ランドサイクルとバックグランドサイクルに対応して上
    記第１メモリへのアクセス時間の割当てを許容しており
    、また上記制御回路の出力がアクセス優先権を決定して
    おり（ＣＰＵＦ、ＥＸＴ、ＧＥＳ、ＶＩＳＵ、ＰＡＦ、
    ＣＰＵＢ）、その出力が上記第２メモリの入力へつなが
    れて、上記第１及び第４レジスタの内容によつて選択さ
    れたマイクロ命令を選択的に有効にするようになつてい
    ることを特徴とする、システム。