JPH0535880B2

JPH0535880B2 -

Info

Publication number: JPH0535880B2
Application number: JP60142375A
Authority: JP
Inventors: Shauberu Jeraaru
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1984-06-29
Filing date: 1985-06-28
Publication date: 1993-05-27
Also published as: DE3573036D1; FR2566951B1; US4799146A; EP0172055A1; JPS61193191A; FR2566951A1; EP0172055B1

Description

【発明の詳細な説明】

〔発明の背景〕本発明は、ライン毎及びポイント毎の走査によ
り、スクリーン上へ映像情報を表示するための方
法とシステムに関するものである。このような型のいくつかの方法とシステムに関
しては次のようなフランスの特許及び特許出願中
に述べられている。第FR2406250号、第EP0055167号、第
EP0056207号、第EP0055168号、第EP0054490
号、第FR8303142号、第FR8303143号、第
FR8303144号、第FR8306741号。これら従来のシステムでは、以下の各手順を含
んだ、ライン毎及びポイント毎のフレーム走査に
よつてスクリーン上へ映像情報を表示する方法を
採用している。ａ）映像の表示と作成のすべての操作を、プロ
グラムされた中央処理装置（CPU）によつて
与えられる関連のアドレス及びデータのフイー
ルドによつて制御すること。ここでこのCPU
は多重化時分割されたデータ及びアドレスバス
によつてメモリ及び映像プロセツサと協力しな
がら、各フレームを作成しそれを上記スクリー
ン上へ表示することを行つている。ｂ）メモリ用のダイナミツクアクセス回路によ
つて、あらかじめ定められた優先順位の関数と
して上記メモリへのアクセスを制御すること。ｃ）上記アドレスフイールド中の特定のアドレ
スへ、映像プロセツサ２用の命令関数を割当て
て、このアドレスにおいて連続するデータフイ
ールドをそれ自身の必要に応じて利用できるよ
うにすること。ｄ）アドレスフイールド割当の関数として、連
続するデータフイールドを、メモリかあるいは
上記映像プロセツサへ配分すること。上で引用した特許出願第8303142号に述べられ
ている方法では、アドレスフイールドの後のデー
タフイールドは映像プロセツサのための命令とし
て翻訳されて、CPUをわずらわせることなく必
要に応じて何度でも再使用することができる。映
像プロセツサは初期に与えられたアドレス以後の
一連の連続したアドレスに対して働いて、それ自
身の計算装置中において計算を施こす。このよう
なくりかえし操作は、例えば大部分が一色の背景
で構成されているような映像頁をメモリ中へ作成
する場合に有用である。そのような状態において
は、その色を表わすデータを、毎回アドレスを１
ずつ増やしながらメモリ中の隣接する場所へロー
ドすることがよい。このことはすべてメモリダイ
ナミツクアクセス制御装置によつて制御される。この手順によれば、CPUをそれの仕事の一部
から解放し、それによつてかなりの量の処理時間
をうかせることができるという重要な利点が得ら
れる。CPUはマイクロ秒オーダのサイクルタイ
ムをもつマイクロプロセツサを含んでおり、他
方、メモリへのアクセスタイムは、もし映像プロ
セツサによつて行えば、およそ100ナノ秒である。このように、CPUを、システム制御に直接的
に係わらない二次的なタスク、例えば映像の一部
のアニメーシヨン、形の変形、映像の一部分の回
転等から解放することが望ましい。〔発明の目的〕従つて、本発明の目的は、上述の方法を改善す
ることであつて、それによつて映像プロセツサに
よる映像処理及び構成の作業を増大させ、CPU
を作業から解放し、それによつてCPUが実際上
システム制御にのみ専念できるようにすることで
ある。従つて本発明の目的は、以下のような特長を有
する方法を得ることである。ｅ）アドレスフイールドそれ自身の値から、そ
のアドレスが映像プロセツサのための命令コー
ドであるか、CPUからメモリへの直接アクセ
スアドレスであるかを決定する。ｆ）上記値の或るものに対して、「フオアグラ
ンド」モードと呼ぶ動作モードを割当て、それ
によつてCPUが連続したデータを、上記アク
セス制御回路によつて決定されるより高い優先
度をもたせて、上記映像プロセツサ中へ与える
ようにすること。ｇ）命令と翻訳されるアドレスフイールドの他
の特定の値に対して「バツクグランド」モード
と呼ばれる動作モードを割当て、それによつて
上記CPUが連続するデータフイールドの内容
に基づいて一連のメモリサイクルを、上記制御
回路によつて決まるより低い優先度で、映像プ
ロセツサが既にCPUから与えられているデー
タから得られるアドレスにおいて、実行させる
こと。ｈ）上記CPUがアドレスフイールドへ「フオ
アグランド」動作モードを示す内容を再び与え
た時に、映像プロセツサ中での上記一連のサイ
クル実行を中断すること。これらの特徴のために、映像プロセツサ中にお
いてデータ及びデータ群の処理を、CPUの介在
なしにそれ自身のスピードで実行することが可能
であり、他方CPUはシステム全体の制御の主導
権を保有し、もしCPUがプロセツサへアクセス
することを必要とする場合には映像プロセツサ中
で進行中の一連の動作の実行を中断できる。本発明の別の特徴は、その方法が次のことを含
んでいることである。すなわちバツクグランドモ
ード型の一連の動作の実行を中断している間、映
像プロセツサ中で実行される処理中の最後のアド
レスとデータフイールドを記憶することと、フオ
アグランドモード中での上記CPUによる制御サ
イクルが終了した後に上記の実行を再開すること
である。この場合にも、映像プロセツサは、CPUの介
在なしに一連の動作の実行に対して全体的な制御
権を有している。本発明の別の特徴に従えば、この方法は、上記
メモリ中へ一連の命令をあらかじめロードしてお
き、それらの命令をCPUの介在なしに映像プロ
セツサ中においてバツクグランドモードで実行す
ることを含んでいる。この特別に有効な特徴によつて、映像プロセツ
サの処理速度での、「タスク」モードと呼ぶモー
ドでのプログラムループが許容され、他方CPU
は独立的にそれ自身のプログラム例えばシステム
マネジメントに直接関連するスクリーン上の図の
移動や、命令（incrustation）や他の処理を実行
するように動作する。本発明の更に他の目的は、グラフイツクモード
の映像スクリーン上へ、表示情報をスクリーン上
でライン毎及びポイント毎のフレーム走査によつ
て定義する映像システムであつて以下のものを含
むシステムを得ることである。 −任意の瞬間にフレームの表示に必要な情報が記
憶されているすくなくとも１つのゾーンへ直接
アクセスのできるようになつたメモリ。 −表示すべき情報を作成するための中央処理装
置。 −上記CPUから与えられる情報の一部を処理し
てこの情報に基づいて上記メモリと共に表示映
像を準備するための映像表示プロセツサ。 −上記メモリ、上記CPU、上記映像表示プロセ
ツサを相互接続する通信母線（バス）。 −上記メモリへのダイナミツクアクセス制御回路
であつて、上記通信バスの情報の転送と共にメ
モリへのすべてのアクセスの時間割ふりを行う
制御回路。 −CPUによつて与えられる情報を翻訳し、上記
アドレスフイールドの特定のものを映像表示プ
ロセツサ用の命令と解釈する翻訳装置。 −このシステムは上記のアドレスフイールドの翻
訳を行う翻訳装置が、問題となつているフイー
ルドフオアグランド命令へ変換し、それを上記
制御回路によつて決定されたメモリアクセスの
優先順位の関数に従つて直ちに実行させるか、
あるいはバツクグランド型の命令へ変換し、そ
れによつてメモリへのひきつづく複数個のアク
セスサイクルをもたらし、その実行をすべての
フオアグランド命令の実行の後に、より低い優
先度で行なわせる装置を含んでいることであつ
て、上記アクセス制御回路は、フオアグランド
型のサイクルが実行されるべき時には、バツク
グランド型の一連のサイクル実行を中断できる
ようになつている。〔実施例の説明〕本発明は以下に、実施例について図面を参照し
ながらより詳細に説明する。第１図は、本発明に従うポイントプロセツサを
用いた表示システムの略図である。このシステム
は次のようないくつかの装置を含んでいる。 −中央処理装置１CPUであつて、これはCPUメ
モリにたくわえられたプログラムに従つてシス
テム動作のすべての制御を行う。 −映像表示プロセツサ２VDPであつて、これは
バス３と制御ライン４を通してCPUと通信を
行う。ここでバス３上を循環するアドレス及び
データ情報は、本発明の出願人による1983年２
月25日付仏国特許出願第8303142号に述べられ
た手順に従つて時間多重化されている。 −ダイナミツクランダムアクセスメモリ５
DRAMであつて、これは時分割方式で、バス
６を通してシステムの他の装置とつながつてい
る。このバスはインタフエース７を介して
CPU１へつながつている。 −表示装置８であつて、これは従来のテレビまた
は従来のモニタでよく、本発明に従つたシステ
ム中で、処理された映像情報を、例えばブラウ
ン管に表示するためのものである。 −外部装置９またはdidonであつて、これによつ
て本発明のシステムは、例えば本システムへ無
線テレビチヤネルや電話線等によつてつながれ
た文字多重送信源等の外部情報源と通信するこ
とができる。外部装置９は情報をメモリ５へロ
ードし、システム中での処理の後、表示装置８
のスクリーン上へその情報を表示させる。映像表示プロセツサは、アドレスプロセツサ１
０、装置８のスクリーンのポイントに操作を行
い、例えば映像の形の変形を得るポイントプロセ
ツサ１１、表示プロセツサ１２を含んでおり、こ
れら装置はすべて時分割バス６と、データのみが
循環できるバス１３を通してつながつている。バス６と１３はインタフエース１４を介して
DRAMメモリ５とつながつている。インタフエ
ース１４はDRAM５向けのデータとアドレスを
多重化する。DRAMメモリ５へのダイナミツク
アクセスのために制御装置１５が設けられてい
る。この装置については本発明の出願人による
1983年２月25日付の仏国特許出願第8303143号と
仏国特許第FR−Ａ−2406250号に詳細に述べられ
ており、この装置を以下ではDMA回路１５と呼
ぶことにする。更に加えて、表示プロセツサに付
随して、時間ベース回路BTが設けられており、
DMA１５、テレビモニタ８、表示プロセツサ自
身をつないでいる。表示プロセツサについての詳
細な説明は、本発明の出願人による1983年４月25
日付の仏国特許出願第8306741号に詳細に述べら
れれている。上で述べたように、CPU１はVDP２と単一の
多重化バス３を通してつながつており、このバス
はライン４上を送られる信号によつて制御されな
がら情報を運んでいる。このバス上を送信される
アドレスは、一方では、CPU１がこのメモリと
直接通信する場合のDRAMメモリ５のアドレス
として用いられ、それによつて、連続したデータ
フイールドがメモリに対する読出し書込みのため
に用いられるか、あるいは他方では、命令フイー
ルドとして用いられて、連続したデータフイール
ド中に含まれているデータを処理するための特別
な構成へVDP２を設定するために用いられる。更に詳細には、上記仏国特許出願第8303142号
において、バス３を運ばれる情報は各々２つの情
報フイールドを有しており、最初のフイールドは
信号AL（アドレスラツチ）によつて有効化され、
DRAM５の直接アクセスのためのアドレスを運
ぶかまたはVDP２によつて翻訳されるべき命令
を運ぶ。第２のフイールドは信号EN（許可信号）
によつて有効化され、バスを２つの方向のどちら
かへ運ばれるデータを含んでいる。この方向は信
号RW（読み出し／書込み）により決定される。
最初のフイールドによつて（メモリのアドレスか
または翻訳されるべき命令）、データはメモリへ
送られるかまたはそこから送られることができ
る。あるいはまたVDP２によつて用いられて、
それを２つの処理構成のどちらか一方へ設定する
ために用いられる。ここに述べたシステムにおいて、DRAM５は
複数個のゾーンを有し、ベースアドレスからはじ
まる番号を与えられた複合メモリである。このメ
モリはすくなくとも１つのページメモリ５ａ、ラ
イン及びコラム（列）の制御用のメモリ５ｂ，５
ｃ、（この点に関しては、本出願と同時に「ライ
ン毎及びポイント毎の走査によつてスクリーン上
へ映像を表示するためのシステム」の名称で出願
された特許出願を参照されたい。）すくなくとも
１つのゾーンメモリ５ｄ、すくなくとも１つのフ
オームメモリ５ｅ、タイポグラフイツク文字メモ
リ５ｆ、特にCPU１と外部チヤネル９との間で
互の処理速度を調整するバツフアメモリ５ｇ（こ
の点に関しては特許出願第EP−Ａ−00054490を
参照）、そしてCPU１等のためのアセンブリ言語
でプログラムされた付加的なメモリ５ｈを含んで
いる。これらメモリゾーンのすべては、VDP２
の内部装置及びCPU１によつてアクセスでき、
それらのアクセスはCPU１それ自体かまたはメ
モリ１５へのダイナミツクアクセスのための装置
によつて制御される（この点に関しては特許
FR8306741号参照）。以下の説明をより理解しや
すくするために、DMA回路１５の動作を簡単に
説明しておくのが有効である。この回路は、システム利用者、すなわちCPU
１とVDP２の各種装置の優先度に従つてDRAM
５へアクセス時間を分配する。DMA回路１５は
これら使用者の各々によつて、単一サイクル（モ
ノサイクル）、あるいは連続した一連のアクセス
（マルチサイクル）のどちらかで、メモリへアク
セスすることを要求される。この後者の場合に
は、DMA１５はコラム（列）アクセス信号
（CAS）によつてメモリへのアクセス回数を制御
することができ、他方単一のロウ（行）アクセス
信号（RAS）のみを使用している。このことは、
例えばこのシステムがスクリーン上の頁全体の表
示を準備しており、非常の多数のメモリ位置へア
クセする必要があつて、それらの位置が連続して
いるために、毎回単一単位だけコラム（列）アド
レスを増分するだけでよく、この行（ロウ）のす
べてのアクセスについてロウアドレスは同じ値で
よい場合には、特に有効である。メモリ５のアク
セス手順はすべてDMA回路１５により決定され
ることを注記しておく。さて次に第２ａ図と第２ｂ図に示した略図をよ
り詳細にしらべてみる。インタフエース７はCPU１を、非直接アクセ
スの場合VDP２へ、また直接アクスの場合
DRAM５へ、選択的に接続する。各アドレスフ
イールドを翻訳することができる。第３図は16ビツトで16アドレスフイールド分配
を行う例である。フイールド値が（16進数で）＞
0000と＞FEFFの間にある場合には、これは
DRAM５への直接アクセスである。しかしこの
値が＞FFOOと＞FFFFの間にある場合は、その
フイールドはレジスタと連続データフイールドの
間での読出し書込みを行わせる命令と翻訳され
る。この点に関しては、このインタフエースは、バ
ス３へつながれ、16個の出力を有するデコーダ１
６を含んでいる。出力のうち４個は２個の最下位
ビツトに対応しており、インタフエースの４個の
レジスタを駆動する。それらのレジスタは次のも
のである。 −信号ENCPUAによつて許可されるアドレス転
送レジスタ１７。 −信号ENCPUDによつて許可されるデータ転送
レジスタ１８。 −信号ENSTによつて許可される状態レジスタ１
９（ステータス）。 −信号ENCTによつて許可される制御レジスタ
２０。これら４個のレジスタタは、それらの制御入力
に与えられる信号Ｒ／Ｗ（書込みにはＲ／Ｗ−Ｏ）
によつて読出しと書込みが制御される。従つて、CPU１へ直接アクセスがある時には、
デコーダ１６はアドレス転送信号ALCPUと
ENCPUを発生する。書込みの場合（Ｒ／Ｗ＝
０）には、連続データフイールドがレジスタ１８
へ転送され、他方読出しの場合（Ｒ／Ｗ＝１）に
は、このレジスタの内容がサイクルの終りにバス
３上へ転送され、CPU１は、DRAM５へ読込ま
れた対応するデータへアクセスできる。デコーダ
１６は更に出力REQCPUFを有しており、それ
はDMA１５中でDRAM５へのアクセスサイクル
を要求する。この出力はDMA１５へ与えられ、
メモリサイクル（信号RASとCAS）をCPU１へ
割当てる。このサイクルは、CPU１とDRAM５
の間のバス６を通しての転送を生じさせる。第２の場合には、もしアドレスフイールドが＞
FFOOと＞FFFFの間の値を有していれば、その
フイールドは命令と翻訳される。これらの命令は大別してフオアグランド命令と
バツクグランド命令の２つのグループに分けられ
る。それらはFGとBGと略記される。既に述べたように、翻訳されたアドレスのう
ち、４個のアドレスは、インタフエース７の４個
のレジスタ１７から２０を選択的に指定する。こ
のために、アドレスフイールドの最後の２ビツト
は次の真理値表に従つて利用される。 RCTL WCTL 00 レジスタ２０ RST WST 01 レジスタ１９ RCD WCD 10 レジスタ１８ RCA WCA 11 レジスタ１７（Ｒは読出し信号を、Ｗは書込み信号を意味す
る）。翻訳されたアドレスから生ずる他の命令は、そ
れらは数で256−４＝252個あるが、アドレスフイ
ールドの最下位８ビツト（第３図）であつて、レ
ジスタFG２１によつてサイクルFGを実行するよ
うに適応する。レジスタFG２１はインタフエー
ス７の一部分であつて、デコーダ１６の特定の出
力とアドレスプロセツサ１０との間に接続され、
このプロセツサの一部である読出し専用メモリ
CROM２２のアドレス入力へつながれている。インタフエース７のレジスタ２３はレジスタ
BGと呼ばれ、それがアドレスフイールドで指定
された時に命令BGをロードされ、その翻訳のた
めに１個または数個のBGサイクルを要求する。
このレジスタの指定は、アドレスフイールドの最
下位の３ビツトによつて、特にそれらビツトが値
111（アドレスフイールド＞FFO7）のときに行わ
れる。レジスタBG２３が選ばれた時には、連続
データフイールドが16ビツトの命令を含み、それ
がDMA回路１５の制御下で複数個のメモリサイ
クルを実行するための構成をVDPにとらせる。
これらのサイクルは命令FGがこのプロセスを中
断しないかぎり、連続的に処理される。この場
合、DMAは１個または複数個のFGサイクルを
割当て、それが実行されると、中断されたときの
サイクルBGがとりもどされる。メモリへのアク
セス優先度の関数としての翻訳のプロセスについ
ては既に上で引用した特許出願第8303143号にお
いて説明されている。メモリCROM２２に加えてアドレスプロセツ
サは、NRAMとPRAMと呼ぶ２個のレジスタス
タツク２４，２５を含んでおり、時分割バス６へ
つながれた転送レジスタ２６を介して16ビツトを
ロードされ読込む。各スタツクは演算及び論理装
置ALU２７へつながれており、ALU自体は転送
レジスタ２６によつてバス６へ直接的につなが
れ、また２個の16ビツトバス２８と２９ＮとＰへ
つながれている。アドレスプロセツサは主とし
て、VDPによつてメモリ５をアクセスするため
に発せられるアドレスのすべてを供給し、計算す
るために用いられる。メモリ２２は、レジスタ２１FG中あるいはレ
ジスタ２３BG中に含まれる命令の一部によつて
アドレス指定された場合、ここに含まれるマイク
ロ命令を選択し、スタツク２４と２５の１個また
は複数個のレジスタを許可し、ALU２７中の演
算及び論理動作を許可し、レジスタ２６による転
送を許可する。ALU２７の動作はマイクロ命令
の５ビツトによつて制御され、残り（CI＝０，
１，２）のいずれか及びバスＰまたはＮ２８，２
９上またはそれら２つのバス間での加算、減算操
作のいずれかを選択する。制御メモリCROM２２はまたVDP２の他の装
置を制御するための信号を供給し、各種のバス及
びレジスタ間でのデータ及びアドレスの転送を行
わせる。CROM２２中にアドレス指定されたマ
イクロ命令はDMA１５によつてライン３０上に
時分割で許可され、メモリアクセスの相対的優先
順位を決定する。ここに述べる場合については、
６個の優先順位が順に決められている。１ CPU−FG ２外部経路（didon ９）３表示制御４表示（表示プロセツサ１６）５メモリ５再ロード６ CPU−BG 上述のことから、フオアグランドサイクルル
FGはCPU１によつてメモリへの直接アクセスの
とき、またはVDP２の内部レジスタにアクセス
して同時にメモリとの間で６ビツトワードを１個
交換する場合に用いられることが明らかであろ
う。このことは第４ａ図に示されている。バツクグランドサイクルBGは低い優先度で実
行される。すなわちVDP２が他の利用者に対し
て実行すべきサイクルをもたない時に実行され
る。BGサイクルは、CCPUによるか、サイクル
FG（第４ｂ図）によるか、またはVDP２によつ
て開始される。そのようなサイクルまたはサイク
ル群を開始させるのがCPUであつた場合には、
例えばメモリ５内での一群のワードを移動させる
ことが起こり、この操作はサイクルFGの後に
CPUの介入なしで実行できるため、CPUはBGサ
イクルの実行の間FGを処理しつづけることがき
る。これらすべては確立された優先順位に従つて
DMA１５で制御される（この場合には、中断で
あり、BGサイクルの実行再開がありうる）。このような構成が有利であるのは、各種の利用
者がそれら自身の速度で仕事ができ、通信がで
き、他の利用者による干渉がないということであ
る。すべての場合DMAが適正な優先順位を管理
する。 DRAM５のインタフエース１４は、２個の転
送レジスタ３１と３２を有しており、そらはメモ
リCROM２２のマイクロ命令によつて与えられ
る信号及び回路DMA１５からの信号RASとCAS
によつて制御され、バス６とDRAMとの間でデ
ータとアドレスフイールドのやりとりを行う。デ
ータはまたバス１３からメモリ５へ直接的に転送
することもでき、そのアドレスはアドレスプロセ
ツサ１０からバス６とレジスタ３２を通して転送
される。次に、第５図から第９図を参照しながら、本発
明に従うシステムの各種動作モードについて説明
する。その後で、第１０図から第２４図によつて
システムの各種装置間における情報処理と交換の
いくつかの明確な例を示す。第５図から第９図において、データ及びアドレ
スの流れが矢印で示されている。第５図は、VDPに対して確保されているアド
レスフイールドの256個の命令を用いることなし
のDRAMメモリ５への直接アクセスを示してい
る。この動作モードはCPUに対して、アセンブ
リ言語で書かれたプログラムを直接実行すること
あるいはDRAM５に含まれているデータへ直接
アクセスすることを許可する。アクセスアドレスはCPU１のアドレスレジス
タから直接与えられる。CPU１はDRAM５が
CPUバスへ直接接続されているかのようにその
サイクルを開始させる。DRAM５のアクセスサ
イクルはDMA回路１５、第２ａ図、デコーダ１
６と信号REQCPUFによつて直接的に発せられ、
選ばれた経路は最も優先的の高いものである（サ
イクルCPUFG）。第６図はCPU１によるVDP２のレジスタへの
アクセスを示している。アドレスフイールド中に
確保された256アドレスのフイールドはVDP２に
対する命令として翻訳され、VDPの内部レジス
タすべてへの読出し、書込みアクセスを許可す
る。こうしてCPU１は、VDPのレジスタへポイ
ンタ値アドレス増分、比較アドレス等をロードす
ることによつてDRAMへのアクセスの準備をす
ることができる（特にBGサイクルにおいて実行
される）。更にまた、動作の開始に当つてVDPを
初期化する目的で、スクリーン上へ表示すべき映
像を作成するために、例えば時間軸BT（第２ｂ
図）のパラメータを、使用するテレビの基準に調
節するようにプログラムしたり、表示プロセツサ
１２の色パレツトのベースとなる色をプログラム
することが可能である。第７図はアドレスプロセツサ１０のポインタに
よるメモリへの非直接的アクセスモードを示して
いる。VDP２の特定の命令（翻訳されたアドレ
スフイールド）がそれらポインタを用いて
DRAM５へアクセスする。デコーダ１６によつ
て翻訳された命令が、DRAM５へのアクセスア
ドレスを含むCROMメモリ２２（第２ａ図）に
よつて、ポインタを選択する。このサイクルの実
行中に、アドレスプロセツサ１０はCPUによつ
てプログラムされた増分パラメータと命令コード
の翻訳値の関数として、次のアクセスアドレスを
計算する。書込み時には、CPU１によつて送られるデー
タがDRAM５の選ばれたアドレス中へロードさ
れる。読出し時には、指定されたアドレスにおい
てDRAM中で読出された値はそのサイクルの終
りにCPU１へのバス３上へ送出される。このアクセスもまたDMA回路１５の経路
CPUFGを使用する。第８図はBGモード（バツクグランド）でのア
クセスを示す。これら３つの場合（第５図から第７図）には、
各々の命令またはアクセスはモノサイクル利用モ
ードで16ビツトの単一ワードを処理する。例え
ば、16ビツトの16ワードのブロツクをコピーまた
は転送するためには、CPU１によつて発せられ
るこの命令コードは16回くりかえされなければな
らない。アクセスモードBGは一連のワードに関連する
命令を、CPU１によつて１個の命令だけ発生す
ることによつて、実行する。例えば、BG手順を
指令する単一の命令FGによつて、定数値で、あ
るいはポイントプロセツサ１２に含まれるフレー
ムで16ビツトの10個のワードをロードすることが
できる、あるいはメモリゾーンを異なるアドレス
へ移動することができる。その命令を実行する前に、VDP２へパラメー
タをロードしておかなければならない。 BGモードにおけるパラメータは最も低い優先
度で実行される、すなわち高い優先度をもつアク
セス要求はすべてその実行を中断する。一般的に、命令ではデータの転送を行うために
ポイントプセツサ１２を利用する。動作モードBGにおいては、映像処理速度の増
大が許容され、CPUの負担が減少することを既
に述べた。第９図は、本発明の特定の構成によつて得られ
る別の実施例を示している。これまでに述べた場
合には、いくつかのサイクル動作を実行する各々
の命令は、CPU１によつて発せられた。各命令
の前には新しい命令パラメータがこのCPUによ
つて発せられ、VDP２へロードされねばならな
い。第９図に示されたプログラム実行モード
VDP（タスク）は、アドレスプロセツサ１０の直
接制御下においてVDP言語で書かれたプログラ
ムを実行する。このために、プログラムがCPU
１によつてDRAM５中へあらかじめロードされ
るか、あるいはプログラムライブラリーゾーンま
たはシステムメモリ５の一部分中のROM中に含
まれている。このROMをCPUが呼出すことがで
きる（この部分は図示されていない）。 CPUによつて発せられた命令コードは、VDP
２に対してプログラム開始アドレスと実行開始指
令を送信する。アドレスプロセツサはプログラムポインタPC
からVDP命令を得て、ひきつづいてBG型の命令
を実行する。これらのプログラムやタスクは、システム制御
においてしばしば呼出されて実行される。このこ
とによつてかなりの時間節約とCPU負担の軽減
が得られる。その他のDRAM５アクセスの方法が可能であ
り、特に外部経路（第９図）、あるいは表示の時
間軸によつて可能である。これらのモードについ
てはここでは詳細に述べない。次に第１０図と第１１図について述べる。これ
らはCPU１によるDRAM５の直接アクセスの特
別な例を示している。上で述べたように、そのよ
うなアクセスは、信号AL，EN，Ｒ／Ｗで許可
されるバス３上のアドレスフイールドの内容が＞
0000と＞FEFFの間である時に開始する。回路
DMA１５がこのアクセスを制御する。第１０図の例において、値＞5555がアドレス＞
F37Eに書込まれる。この操作は次のように行な
われる。バス３上のアドレスフイールドに付随する信号
ALがデコーダ１６によつて、アドドレスレジス
タ１７への信号ALCPUを発生し、アドレスレジ
スタ１７へアドレスＦ３７Ｅが転送される。デコ
ーダ１６はまた信号WCPUDを発生し、これは信
号EN（許可）、最も低い優先度で書込みを制御す
るＲ／Ｗ信号の出現によつて、レジスタ１８へ与
えられる。これによつて、アドレスフイールドが
レジスタ１８（＞5555）中へ転送される。CPU
１によつて制御されるこの転送サイクルの終り
に、デコーダ１６は信号FEQCPUFを発生し、そ
の信号はDMA回路１５へ与えられ、それによつ
てメモリ５中で書込み信号FGが最も高い優先度
で選ばれる。これ以降の操作は、現在進行中のDMAサイク
ル終了後にDMA回路１５によつて、それのクロ
ツク周波数に従つて（第１２図、信号０）制御さ
れる。これはすなわち、もしDMA回路がBGサ
イクルシーケンスを制御しているかあるいは、よ
り低い優先度をもつ別のシーケンスによつて占有
されていれば、そのシーケンスは中断され、サイ
クルFGが終了するまで再開されないということ
である。デコーダ１６とレジスタ２１によつて送信され
るアドレスフイールドのビツト群にはメモリ
CROM２２に含まれるマイクロ命令の選択アド
レスが含まれており、それによつてメモリ５中へ
書込みを要求されたレジスタが許可される。マイ
クロ命令それ自身はDMA回路１５によつてライ
ン３０で許可される（第１２図、信号DMA，サ
イクルCUPF）。デコーダ１６からの信号
ENCPUAはレジスタ１７の内容をバス６上へ転
送し、アドレスはその後で信号ALDによつて転
送レジスタ３２中へ与えられ、多重化されて列ビ
ツトと行ビツトの区分が行われる。回路DMA１
５によつて与えられる制御信号RASとCASは、
レジスタ１８中に含まれていたデータ＞5555がバ
ス６を通つて（信号EN CPUD）転送レジスタ３
１データバス１３へ送られる時に、DRAM５中
へアドレスをロードする。この間に、メモリ５は
書込みを制御する信号WDを受取る。ここで第１３図から第１５図を参照すると、ア
ドレスプロセツサ１０への書込みアクセスの例が
示されている。このプロセツサはDMA回路１５
の制御下でバス６を介してアクセスすることがで
きる。このDMA回路はアクセス要求REQ−
CPUFにつづいて使用時間を割当てる。この例
は、レジスタBAGTへのアドレス＞7002のプロ
グラムに関するものであり、それはDRAM５の
特定ゾーンのベースアドレスポインタである。プロセツサ１０をアクセスするためのアドレス
フイールドによつて与えられる命令コードFGは
次のようなものである。 A7 A6 A5 A4 A3 A2 A1 A0 演算コード〓レジスタアドレススタツクＮまたはＰもちろん、アドレスフイールドの翻訳がアクセ
スの場合、アドレスフイールドの上位８ビツトは
は「１」である。信号ALはデコーダ１６中へアドレスフイール
ドを記憶し許可するので、そのデコーダによつて
復号される。それは信号WF１によつてレジスタ
２１へ転送される。レジスタ２１をCROMメモ
リ２２へつなぐ命令バス２１ａ上で、信号ENF
１によつて命令が許可される。同時にアドレス
（＞7002）における連続データフイールドは、
CPU１からの信号Ｒ／ＷとENによつてデコーダ
１６中で発生する信号WCPUDによつて、レジス
タ１８へ転送される。このデータがロードされ、
デコーダ１６は信号REQCPUFを発生し、回路
DMA１５はこのアクセス要求に対してサイクル
をリザーブする。進行中のサイクルを終了させた
後に、回路DMAは、レジスタFG２１の内容に
よつてメモリCROM中にアドレス指定されたマ
イクロ命令に対する許可信号を、ライン３０上へ
供給する。マイクロ命令は例えばアドレスPADDを含み、
信号ENCPUDによつて、レジスタ１８の内容
（＞7002）のバス６上への転送を許可し、その内
容はバスＰ２９上を転送されて、信号WPによつ
てポインタBAGTのアドレスにおいてロードさ
れる。スタツク２５の他のレジスタも同様にしてロー
ドされ、他方スタツク２４のレジスタはCROM
２２の対応するマイクロ命令のアドレスフイール
ドNADDによつてロードされ、そのマイクロ命
令はそのアドレスフイールドの命令コードから得
られる。この場合には、対応するデータが、マイ
クロ命令中に含まれる信号WNによつて選ばれた
ポインタ中へロードされる。上の例は、CPU１が、デコーダ１６とレジス
タFG２１を用いて、フオアグランドサイクルFG
によつて、アドレスプロセツサ１０のポインタと
通信できることを示している。同様の方法で、
CPU１はALU装置２７をバスＮ及びＰ２４及び
２５と共に用いることによつて、スタツク２４と
２５のポインタ中へロードされたデータフイール
ドと値に対して計算操作を行うことができる。同様にして、ポイントプロセツサ１１と表示プ
ロセツサ１２にアクセスすることが可能であり、
それのレジスタは、CPU１によつてFGモードに
おいてアドレス指定されたマイクロ命令によつて
許可される。次に、第１６図から第２０図を参照しながら、
フオアグランドFGモードの別の例について説明
する。この例はCPU１によるDRAM５への非直
接的アクセスに関するものである。すなわちプロ
セツサ１０のアドレスポインタによるものであ
る。この構成において、ポインタにはあらかじ
め、CPU１によつて、システムが各種の方法で
DRAM５をアクセスすることができるためのア
ドレス値がロードされている。第１６図はそのよ
うな非直接的アドレスの原理を示している。命令
FGと解釈されたアドレスフイールドは、その命
令コードによつて選ばれたアドレスプロセツサ１
０のポインタの１つを用いて、DRAM５へのア
クセス要求を始める。アクセス中に、このポイン
タは、アドレスプロセツサの別のポインタ中に含
まれている値だけ増分することができる。インタ
フエース１４へ転送されたポインタからのアドレ
スはDRAM中のワードを選択する。対応するデ
ータがCPUとDRAMの間で読み書きのために転
送される。このプロセスは上で述べたと同様にし
てDMA回路５によつて制御される。非直接的アクセスを説明するために、第１７図
についてまず議論をする。この図はメモリ５の一
部の構成を表わしており、更に詳細には、表示す
べき映像ゾーンに関する情報を含む部分（第１図
の部分５ｄ）を表わしている。既に引用した仏国特許出願第FR8306741号に述
べられているように、ゾーンメモリ５ｄは３つの
軸、すなわち、 −ラインまたは行にそつての進行 −列にそつての進行 −「深さ」方向の進行で構成されている。もちろん、ここで「深さ」は第三の物理的映像
次元を示すために用いられているわけではない。
深さ方向の進行とは、表示プロセツサ１２のパレ
ツトメモリの望みの色コードでアドレシングを許
容するためにメモリプレーンのアドレスが別のも
のへ変化することをを示す。これらの軸は第１７
図中の左側に示されている。深さ進行Ａ中、アドレスは16ビツトの各ワード
に対して「１」ずつ増分される。ラインによる進
行Ｂ中、アドレスは各アクセスで、そのゾーンを
定めるために用いられるプレーンの数だけ増分さ
れる。列による進行Ｃ中、アドレスはラインを定
めるワードの数倍したプレーンの数だけ増分され
る。第１７図の例において表示ゾーンは６個のプ
レーン上で定義されており、各々がライン当り10
ワード（16×10＝160ポイント）及び列当り18ラ
インを含んでいる。このゾーンの開始アドレスは
＞1000である。プレーンＰ１からＰ６の最初の６ワードはアド
レス＞1000から＞1005に位置している。それらは
表示ゾーンの最初のラインの最初の16個のポイン
トの色コードを定めている。それにつづく16個の
ポイントはアドレス＞1006から開始する。メモリ
ゾーンは、表示ゾーンのラインを定義する、各々
６×10＝60ワードを含む水平層に埋められる。そ
れにつづく層はライン２に対応し、それはアドレ
ス＞103Cから始まる。各アクセスについて、ア
ドレスプロセツサ１０の対応するポインタは
「１」だけ増分される。ラインによる進行は、ゾーンのプレーン毎の構
成に対応する。ポインタのもとのアドレスは、
VDP２が動作するプレーン（Ｐ１からＰ６）を
決定する。例えば、プレーンＰ３の第１のライン
を構成するために、このラインの最初のワードの
アドレスは1002で、第２のそれのアドレスは1002
＋６＝1008である。このラインの最後のワードの
アドレス１０３８である。プレーンＰ３中の次の
ラインの最初のアドレスは103Eである。各アク
セスに対してポインタは６だけ増分される。列による進行もまた同一のプレーン上で行なわ
れる。しかし、各アクセスに対して、ポインタは
６プレーン×10アクセスライン＝60、すなわち＞
3C増分される。もし最初のアクセスがアドレス
＞1000においてプレーンＰ１に対応するなら、つ
づくアクセスはアドレス＞103Cであり、ライン
６のそれはアドレス＞112Cである。第２ａ図にもどると、アドレスプロセツサ１０
のスタツクＰ２５が３ポインタを含み、それに対
して、スタツクＮ２４中に４つの増分値（ポイン
タＡからＤ）が付随していることがわかる。ポイ
ンタPM１とPM２はレジスタPE１とPE２中に
プログラムされた値と連続的に比較され、その比
較の結果はライン３３によつてスタツク２５へつ
ながれインタフエース６のステートレジスタ１９
中にあらわれる。ポインタの選択のための翻訳されたアドレスフ
イールド＞FFEFとそれの増分は次のようになつ
ている。A7 A6 A5 A4 A3 A2 A1 A0 操作コード〓増分モード選択ポインタ選択すべての型のアクセス及び増分に対して、ポイ
ンタPM１，PM２，PM３はビツトA4とA3によ
つて選択することができる。選ばれたポインタ
PM１，PM２，PMM３はいずれも６個の値の
増分を行うことができる。 −PMn＋０または PMn＋１ −PMn＋Ａ，＋Ｂ，＋Ｃ，または＋Ｄ（ここでＡ，
Ｂ，Ｃ，Ｄの値はスタツク２４のレジスタＡ，
Ｂ，Ｃ，Ｄへロードされた値を示す。）スタツクＰ中の比較器はポインタと値PE１及
びPE２とが等しいかどうかを示す。 PM１＝PE１ PM１＝PE２ PM２＝PE２この３個の等しいビツトはライン３１によつて
ステートレジスタ１９中でアクセス可能である。ライン進行によつて、プレーンＰ１（第１７
図）を埋めるために、既に述べた方法に従つて、
アドレス＞1000がレジスタPM１（第１８図）中
へロードされる。レジスタへ増分値＞0006がロー
ドされる。このプレーンの最後のアドレスがレジ
スタPE１＝＞1431中へロードされる。最初のア
クセスが第１８図中に示されており、その時間図
が第１９図と第２０図に示されている。信号ALの間、アドレスフイールドが翻訳され
て、それのコードが信号WF１によつてレジスタ
２中へロードされる。その後メモリCROM２２
の入力において許可される。データフイールドが
信号WCPUDによつてレジスタ１８中へ転送され
る。このサイクルの終りに、アクセス要求
REQCPUFがDMA回路１５へ送られる。この回
路が自由になつたときに、それはサイクルCPUF
を発生し、それによつて、演算コードによつて選
ばれたマイクロコードが許可される。ポインタ
PM１がバスＰ２９とバス６上で許可される。信
号ALDによつてアドレス＞1000がアドレスマル
チプレクサ３２中へロードされる。信号RASと
CASがそのアドレスをメモリ５中へロードし、
ワード＞1000を選択する。バスＮ２８上で増分値Ａ＝＞0006が許可され
る。選ばれたマイクロコードがALU回路２７を
制御し、バスＰとＮの内容を加算させ、バス(O)上
へ与えられる結果が書込み信号WPによつてレジ
スタPM１中へロードされる。信号CASの負の遷
移の前に、信号ENCPUDがバス６上のデータを
許可し、それはメモリ５のRMAMバス１３へつ
ながれている。書込み信号WDが低レベルの時、
データはメモリ５へアドレス＞1000で転送され
る。つづくアクセスはCPUによつてアドレス＞
1006で開始される。この同じサイクル間に、マイ
クロプロセツサ１０はアドレス＞1006＋６＝＞
100Cを計算する。プレーンの最後のアドレス＞1431のサイクルに
おいて、信号PM１＝PM２４が発せられ、ステ
ートレジスタ１９へ与えられる。この情報は
CPU１によつてFGモードで利用される。しか
し、それの目的は以下で述べるマルチアクセス
BGの制御である。上述のFGモードにおける動作例から、CPU１
の各々の翻訳されたアクセスが単一のCPUFサイ
クル（第４ａ図）の実行に対応していることがわ
かる。２つのアクセスを分離する時間TBはその
CPUの特性と実行すべきプログラムの複雑さと
に依存する。 PRAM５のゾーンメモリの特定のロード段階
では、例えば、同一色の表示面の作成や異なる色
の点のフレームによる表示面の作成などのため
に、同一の命令コードを複数回くりかえすことを
必要とする。アクセスモードBGはこの実行時間
を大幅に減らし、各アクセスはDRAMメモリの
「ページ」サイクル（第４ｂ図」の速度（約
120ns）で実行され、他方モードFGの実行速度は
CPUプログラムの実行時間に関連して決まる。
サイクルTB時間は、数マイクロ秒より短かいこ
とはめつたになく、明らかにVDP２のサイクル
TPのそれよりも長い。命令BGはDRAMのページモードと複数アクセ
スを利用する。ひきつづくアクセスの数は、アク
セスしうる容量の全体、例えば65536サイクルを
カバーしうる。しかし、２つの条件がひきつづい
たサイクルの実行を一時的に中断する。 −DRAM５のアドレスコラムのオーバーロード。 −DMA回路１５への別の経路のアクセス要求。次のアクセスのアドレスを計算している間に、
オーバフロー信号INT（第２１図）が発せられ
る。信号CASによつて進行中のサイクルが中断さ
れる。その後には完全な一サイクルがつづき、そ
れによつて信号RASの新しい行アドレスと信号
CASの列アドレスをロードする。 BGモードにおいて命令を実行する前に、その
命令で用いられるポインタとパラメータはCPU
１によつてアドレスプロセツサ１０中へモード
FGにおいてロードされなければならない。命令
BGはレジスタ２３のロードから開始され、それ
は既に述べたように、CPUFサイクルによつて行
われる。CPUのアドレスフイールドにはロード
命令コードを含み、データフイールドにはレジス
タ２３へロードすべきコードを含んでいる。命令BGをロードし、トリガする原理について
は第２１図、第２２図、第２３図に示されてい
る。レジスタ２３のロードを実行する命令コード
FGがレジスタ２１中へ転送される。命令コード
BGであるデータが信号WCPUDによつてレジス
タ１８中へロードされる。このサイクルの終りに
デコーダ１６によつて、アクセス要求
REQCPUFとREQCPUBが発せられる。アクセ
ス要求FGが優先権を有しているため、サイクル
CPUFがまず実行される。信号CPUFはメモリ２
２中で選ばれたマイクロ命令を許可する。それに
よつて信号ENCPUDが発生し、レジスタの内容
をバス６へ転送し、それ自身は信号WB１によつ
て命令レジスタ２３中へロードされる。サイクル
CPUBはサイクルCPUFの終りに開始される。 BGモードにおける命令の実行間に、CPU１は
DRAMメモリとVDPの他の装置との間で交換さ
れたデータを処理するためのアクセスは行なわな
い。アドレスはアドレスプロセツサ１０によつて
与えられる。或る命令は数百メモリサイクル実行
されることができ、CPUはステートレジスタ１
８をアクセスして実行中のBG命令の進行状態を
決定する。次に、第２４図ないし第２７図を参照してBG
モードにおける動作の詳細をしらべる。選ばれた
例は、表示すべき映像のバツクグランドを作成す
るためにDRAM５のゾーンを初期化することを
含んでいる。バツクグランドにはテキストや図の
ような要素を重ね表示することができる。この例
においては、形は２色Ｃ１とＣ２（第２４図）の
フレームであつて、それらはスクリーンのポイン
トを交互に色づけ五点形に表示する。スクリーンは512ラインの512ポイントで構成さ
れ、各ポイントが16色のうちの１色で定められて
いることを仮定する。従つてメモリゾーンは、
各々16ビツトの32ワードの512ラインを有する４
面についての色情報を定めなければならない。し
かし、この例において、色コードＣ１はＰ１とＰ
２＝１，Ｐ３，Ｐ４＝０である。色コードＣ２は
Ｐ１＝０，Ｐ２，Ｐ３，Ｐ４＝１である。更に、
記憶は「深さ」における進行によつて行なわれる
と仮定されている。すなわち、最初のワードがプ
レーンＰ１の最初のラインをつくりあげている32
ワード中へロードされ、同様にして各々のプレー
ン中へ第２，第３，第４のワードがロードされ
る。各々のラインは32×４＝128ワードを含んでい
る。DRAM５のゾーンの最初のアドレスは＞
0000であり（Ｐ１の最初のワード）、このライン
の最終アドレスは＞007Fである（Ｐ４の最終ワ
ード）。このロードを行うためにポイントプロセツサ１
１が用いられる。このプロセツサは16ビツト
RAMメモリ３４を含んでおり、その列はアドレ
スY_oからY_o−３でアドレス指定される。しかし、
このポイントプロセツサは、映像要素の真の操作
を実行するためにより複雑な構造をとることがで
きる。そのような場合には、本出願と同日に「ラ
イン毎、ポイント毎のフレーム走査による表示の
ための映像システム用ポイントプロセツサ」とい
う名称で出願された特許出願において述べられた
プロセツサを用いるのが有利である。最初の４ライン上でのBG記憶操作を実行する
前に、プロセツサ１１には、第２５図に示される
ように、アドレスY0からY3において16ビツト４
ワードがロードさされる。この例におけるポイントプロセツサ１１は、
RAM３４の他にこのメモリのためのアドレスレ
ジスタ３５を含んでおり、それにはあらかじめ
BGレジスタ２３からローードされており、その
計数値は信号CASによつて減数される。このレ
ジスタはまたライン３４による転送レジスタ３６
の制御を行い、RAM３４のアドレスの内容を必
要な時にバス１３へ転送する。既に述べた方法によつて、命令BGはレジスタ
２３中へロードされる。それは減算計数35へロー
ドし、アドレス限界Y_oからY_o−３を定める。命令はアドレスプロセツサ１０のポインタPM
１を使用する。アドレスプロセツサは最初のアク
セスアドレス＞0000へ初期化され、深さ進行増分
＞0001がレジスタＡ中へロードされる。アドレス
限界PE１＝0080がPM１＝PE１のときに、転送
サイクルの発生を停止する。要求FEQCPUBが
サイクルBGの開始をトリガする。レジスタ２３に含まれる演算コードが対応する
ポインタを制御するCROM３２中のマイクロコ
ードを選択する。ポインタPM１がバスＰ上で許
可され、DRAMメモリのアドレスマルチプレク
サ３２へバス６上を転送される。最初のサイクル
の間、アドレスプロセツサは演算PM1＋Ａによ
つて最初のアクセスのアドレスを計算する。レジ
スタＡの内容がバスＮ３８上に与えられ、結果が
バス(O)上を、信号WPによつてポインタPM１へ
転送される。ポイントプロセツサに関しては、減
算計数器３５が最初のアドレスYnを選択する。
含まれている値は、傾算計数器３５からのライン
３７上の信号によつて許可されるレジスタ３６へ
バス１３上を転送される。このデータは、信号
CASの間低レベルにある書込み信号WDによつて
選ばれたアドレスにおいてロードされる。以降につづくアクセスは、進行中のサイクルが
より優先度の高い要求やアドレス列オーバフロー
によつて中断されない限り、ひきつづいて実行さ
れる。第２のサイクルの間、ポインタPM１の下位バ
イトのみが信号CASによつてDRAMメモリ中へ
ロードされる。アドレスプロセツサがPM１＋１
＝＞0002を計算し、ポイントプロセツサがアドレ
スＹを減算する。このポイントプロセツサの第２
のワードがアドレスPM１＝＞0001においてロー
ドされる。同じ方法に従つて、Ｙ＝Yn−２によつて選ば
れたポイントプロセツサの第３のワードがアドレ
スPM１＝＞0002においてロードされる。Ｙ＝Yn−３によつて選ばれた第４のワードが
アドレス＞0003においてロードされる。以降のサイクルにおいて、ポイントプロセツサ
はアドレスＹ＝Yn−３にあり、このアドレスYn
が減算計数器３５中へ再ロードされ、同じ方法に
従つたくりかえし方式によつ転送がつづけられ
る。任意の時点においてPM１がPE１と比較さ
れる。２つの値が等しいとき、信号PE１＝PM
１が128番目のサイクルでアクセスの列を中止す
る。ステートレジスタ１９のＡビツトはこの命令
の実行の終了を示す。この命令の実行手続きは第
２７図に示してある。このBGモードはまた別の点からCPU１の負担
を軽減する。それは、DRAMメモリ５中へあら
かじめロードされている命令プログラムによつ
て、「タスク」と呼ばれる多様な演算の実行を信
号してVDP２へまかせることができる。この「タスク」モードでは、プログラムカウン
タPCと呼ばれる、アドレスプロセツサ１０のス
タツク２４の特別なポインタが用いられる。更
に、フリツプフロツプ３８が用いられており、レ
ジスタBG２３へ「タスク」プログラムの命令を
ロードすることと、この命令をVDP中で実行す
ることとの間の切換えを命令するために用いてい
る。この交換フリツプフロツプ３８はそれの出力
の１つ、取得信号IAQによつてメモリCROM２
２へつながれており、レジスタ２３へのロードの
マイクロ命令を選択する。ステートレジスタ１９
はタスク動作用のビツトを有しており、それは、
そのタスクのすべての命令が実行された時に状態
を変更する。タスク動作では命令グループをDRAM５中へ
あらかじめロードすることが必要となる。このグ
ループは、例えばシステムの初期化の動作時によ
つてCPU１による命令FGと共に永久的に記憶さ
れている。この命令グループを実行すべき時に、CPU１
はアドレスプロセツサ１０のメモリPC中へ、フ
オアグランドサイクルFGによる最初の命令のア
ドレスをロードする（第２８図、第２９図を参
照）。命令FGはビツトLDPCによつてフリツプフ
ロツプ３８を初期化する。このビツトはデコーダ
１６とレジスタ２１を通して与えられる。信号
REQCPUFも発せられてDMA回路へ与えられ
る。取得モードにおかれたフリツプフロツプはレ
ジスタBG２３へデータ（そのグループの最初の
命令）を転送するメモリCROM２２中のマイク
ロ命令を選択する。このデータはレジスタPC中
のそのアドレスに位置している。一方、アドレス
プロセツサはそのレジスタを、そのバスと
ALUU装置２７によつて単位だけ増分し、その
メモリ中へ読込まれた値がBGレジスタ２３中
へ、サイクルCPUBに対する要求をトリガし、フ
リツプフロツプ３８の状態を変更するための命令
としてロードされる。次にそのような命令が直接
トリガされると、BGサイクルが上述のように実
行される。サイクルの終了信号が、アドレスプロ
セツサからの比較信号またはポイントプロセツサ
からの比較信号によつてDMAへ回路へ与えられ
て、もとの状態へもどつているフリツプフロツプ
３８による、新しいBGサイクル要求をトリガ
し、信号IAQを与える。このプロセツサは、レジスタBG２３中へプロ
グラム終了の命令IDLEがロードされると停止す
る。この命令は、CROMメモリ２２によつて、
ステートレジスタ１９のビツトの１つを逆の値へ
設定して、タスクが終了したことを表示する。「タスク」方式は、映像ゾーンの操作（回転、
各種移動、重ね表示）、ポインタの迅速な初期化、
プログラムのテスト実行、プログラム実行ループ
への飛越し等々の実行を（VDPの速度）で行な
うことを可能にする。

【図面の簡単な説明】

第１図は、本発明に従う、映像スクリーン上へ
のデータ表示システムの概略構成図である。第２
ａ図と第２ｂ図は、このシステムのより詳細な構
成図である。第３図は、中央処理装置バス上を循
環するアドレスフイールドを示す図である。第４
ａ図と第４ｂ図は、中央処理装置（CFU）から
の情報に割当てられたフオアグランドモードとバ
ツクグランドモードの動作を示す時間図である。
第５図ないし第９図は、本発明に従うシステムの
簡略化した図であつて、各種のシステム構成にお
けるアドレスとデータ情報の循環を示している。
第１０図は、汎用システムメモリ中へのデータの
書込み時におけるCPUの直接アクセスを示す図
である。第１１図と第１２図は、第１０図に示し
た直接アクセス動作の時間図である。第１３図
は、第１０図と同様にに、CPUによるアドレス
プロセツサへの書込みアクセスの動作を示す図で
ある。第１４図と第１５図は、第１３図の動作の
時間図である。第１６図は、本発明に従うシテム
の簡略化図であつて、CPUの汎用システムメモ
リへの非直接アクセスを示している。第１７図
は、システムメモリの汎用アクセス中におけるア
ドレス更新を示す図である。第１８図は、第１０
図と同様に、第１７図に従つた汎用メモリへのア
クセス時の情報の循環を示す図である。第１９図
と第２０図は、第１８図に従つたアクセス動作に
関する時間図である。第２１図は、第１０図と同
様に、CPUインタフエースへバツクグランド命
令をロードする時の動作を示す図である。第２２
図と第２３図は、第２１図の動作を示す時間図で
ある。第２４図は、メモリ中に映像ゾーンの表示
の準備を行う動作を示す略図である。第２５図
は、本発明システムの一部を表わしており、ポイ
ントプロツサのメモリゾーンの初期化を示す図で
ある。第２６図は、第２５図に示された動作に関
する時間図である。第２７図は、フローチヤート
である。第２８図は、映像プロセツサVDPの
「タスク」モードの動作を示す図である。第２９
図は、「タスク」モードの時間図である。符号の説明、１……中央処理装置、２……映像
表示プロセツサ（VDP）、３……バス、４……制
御ライン、５……DRAM、６……バス、７……
インタフエース、８……表示装置、９……外部装
置（didon）、１０……アドレスプロセツサ、１
１……ポイントプロセツサ、１２……表示プロセ
ツサ、１３……バス、１４……インタフエース、
１５……アクセス制御装置、１６……デコーダ、
１７……アドレス転送レジスタ、１８……データ
転送レジスタ、１９……ステートレジスタ、２０
……制御レジスタ、２１……レジスタFG、２２
……CROM、２３……レジスタBG、２４……レ
ジスタスタツク、２５……レジスタスタツク、２
６……転送レジスタ、２７……演算論理装置、２
８……バス、２９……バス、３０……ライン、３
１……転送レジスタ、３２……転送レジスタ、３
２……アドレスマルチプレクサCROM、３３…
…ライン、３４……RAMメモリ、３４……ライ
ン、３５……アドレスレジスタ、３５……カウン
タ、３６……転送レジスタ、３７……ライン、３
８……バス、３８……フリツプフロツプ。

Claims

【特許請求の範囲】１グラフイツク情報を映像スクリーン上に表示
するためのシステムであつて、グラフイツク情報を記憶するための複数のアド
レス指定可能なメモリ位置を有するメモリ、表示すべき情報を制御するための中央処理装
置、前記グラフイツク情報を生成し前記メモリ内に
記憶するための映像表示プロセツサ、前記メモリ、前記中央処理装置、前記映像表示
プロセツサを接続する通信バスを有し、前記中央処理装置は前記通信バス上に前記中央
処理装置によつてアドレス指定可能な前記メモリ
内のメモリ位置に対応したアドレスフイールドに
よつて定義されるアドレス空間の第１の値領域
と、前記映像表示プロセツサのための命令セツトに
対応したアドレスフイールドによつて定義される
アドレス空間の第２の値領域とを有するアドレス
空間を定義するアドレスフイールドとデータフイ
ールドの情報として時間多重で出力し、前記映像表示プロセツサは前記メモリに接続さ
れ前記グラフイツク情報を含む前記メモリ内のメ
モリ位置の内容をアクセスあるいは変更する前記
表示システムであつて、更に前記中央処理装置、前記映像表示プロセツサ、前記メモリに接続され前記映像表示プロセツサ
と前記中央処理装置によつて前記メモリへのアク
セスを制御するための制御回路、前記通信バス、前記制御回路、前記映像表示プ
ロセツサに接続され、前記中央処理装置によつて
前記通信バス上で与えられる前記アドレスフイー
ルドをデコードするための翻訳装置、を含み、前記制御回路は前記アドレスフイールドによつ
て定義される前記アドレス空間の前記第１の値領
域内のデコードされたアドレス値を受取つたこと
に応答し前記中央処理装置と前記メモリの間のア
クセスを可能にし、前記アドレスフイールドによ
り定義される前記アドレス空間の前記第２の値領
域にあるデコードされたアドレス値を受取つたこ
とに応答し前記アドレスフイールドに対応した命
令を実行するため前記映像表示プロセツサを制御
し、あるアドレス値が前記映像表示プロセツサによ
り実行されるべき命令を定義するアドレス値に対
する所定の優先処理を有する前記中央処理装置か
ら前記メモリへのアクセスを与え、前記翻訳装置はより高い優先処理に対応する前
記アドレスフイールドによつて定義される前記ア
ドレス空間の前記第１の値領域内にあるアドレス
値を受け取つたことに応答し前記映像表示プロセ
ツサにより実行されるべき前記命令の１つの処理
を中断することを特徴とする前記表示システム。