JPS62295168A - 機器制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔技術分野〕 本発明は複数の負荷を有する機器を制御する機器制御装
置に関する。

〔従来技術〕

マイクロコンピュータの機器への応用が一般化した現在
、機器の性能の向上は顕著である。この傾向はさらに増
大して行（ものと思われる。これは半導体技術とこれら
の≠ツブの低コスト化にある。製品の機能の向上と伴に
マイクロコンピュータの使用個数も多（なり、そのソフ
トウェアのプログラム容量も年々飛躍的に増大している
。製品の開発工数はソフトウェアが大部分を占めるに至
っている。製品の開発期間をまさにソフトウェアによっ
て圧迫されているのが現状である。まさにソフトウェア
フライシスと言われる所以がここにある。チップそのも
のの価格は極めて低価格であるから付加価値を向上させ
るために使用個数を増やして行（傾向にある。ハードウ
ェアは極めてシンプルになり、機能は向上して行くがハ
ードウェアにソフトウェアが追いつかない。さらに設計
変更を行なおうとするとプログラムの根本から全て変え
なくてはならない。コンビュータシーケンスとは外から
見るときわめてフレキシビリティに富んだ装置をユーザ
に提供して（れるが、そのソフトウェアの設計は非常に
困難である。そこで、オペレーション・システム（以下
Ｏ８）が市販され、これを使用してシステムを構成する
例も増えている。しかし大がかりな装置は別にして、ス
タンドアロンのＯＡ機器は市販のリアルタイムＯ８を使
用する程装置も大きくないし、これらはプログラム容量
的にも不能率である。そこで、従来のマイコンアーキテ
クチャ−を根本から見直し、タスクの並列処理と、リア
ルタイム処理可能なアーキテクチャ−を提案し、並列処
理を管理するためのメインＣＰＵに簡単なＯ８（シリコ
ンＯ８）を付加すればプログラムの構成、変更も容易に
なり、かつ１度作ったプログラムを再度使用出来、この
ようなソフトウェア資源のリサイクルが可能になる。製
品の商品寿命は年々短くなり、開発期間の余裕が十分で
ないのにも拘らず、従来１度作ったソフトウェア（アプ
リケーションプログラム）は次の開発機種には全く使わ
れていなかった。

それは、従来のマイクロコンピュータのアーキテクチャ
−がその様な構造になっていたからである。第８図は複
写機等のメカトロニクスを制御する制御装置の従来のコ
ントロールシステムのハード構成を示す。図においてＭ
ＣＩ　ＮＭＣ４の４４のワンチップマイコンによる構成
で、マイコンは８ビツトの日本電気製μｍＣ０Ｍ８７Ａ
Ｄが良く使用されている。各種の入出力装置（以下ｌ１
０）を始め、４にバイトのＲＯＭＸ１２８バイトのＲＡ
Ｍがオレチップされている。コストパフォーマンスがい
いのでこのチップを使用する傾向が強い。

ＭＣｌ−ＭＣ４は機器の内部のコントロールを行い、シ
リアルＩ１０　（Ｓ１１０）は外部にも拡張されており
、外部に機器を増設する場合このパスラインを介して機
器と通信する事が出来る。複写機でたとえるなら、本体
以外にオプションで付属するソーター、コレ−ター（ペ
ージそろい桁）、ＡＤＦ　（自動原稿送り機）料金カウ
ンターがこれに当るら図における構成においてＭＣＩは
ホストプロセッサで機器のシーケンスコントロールを主
に行う。これはタイミングパルスをＭＣＩのカウンタに
入力してこれを順次カウントして、ＲＯＭに書かれた数
値と比較しながらシーケンスを進めて行（。シーケンス
のコトロールに必要なソレノイド、クラッチ、モータ等
のアクチェータをセット、リセットして行く、又センサ
ー検出スイッチ等の信号もへカされ順序動作を行う。

ＭＣ２は主にパルスモータ−、サーボモーターの制御を
行う。複数機の場合パルスモータ−は２〜３ケ使用する
場合があるが、レンズ移動、紙の給紙、原稿台移動等に
適用し、サーボモーターは感光体ドラム、光学系スキャ
ナーに使用される。ＭＣ３はアナログ入出力のコントロ
ールを行うプロセッサで温度、光量、湿度、表面電位が
これに当る。さらに機器全体の診断も行う。これらの信
号入力はアナログで入力されるためチップ上にあるＡ／
Ｄコンバーターでディジタル入力される。

ＭＣ４は表示板のコントロールを主に行うもので、表示
素子の制御、ＬＥＤ、ＬＣＤ、ケイ光表示管の点灯制御
を行う。さらにキースイッチからの入力を制御する。

このようなマルチプロセッサシステムはワンチップマイ
コンを使用した時コストバフーマンスが高いのが特徴で
あるがチップ相互間のプロトコル、通信用ソフトウェア
が複雑になるのが欠点である。それにこれらオンチップ
化されているＳ　Ｉｌｏはスピードが必ずしも早（ない
ためアイドリングタイムが多いためマイコン相互の連絡
がうまくいかない場合がある。何故ならば、各チップの
Ｓ　Ｉｌｏはホストのマイコンより指定されたスレイブ
のマイコンにデータを送ろうとした場合ホストに接続さ
れている全てのスレイブのプロセッサは割り込みが入り
、自分のアドレスが認知されるまで、−斉に仕事を止め
て、自分のアドレスかどうかの照合を行う。この時自分
へのデータの送りである事が確認されれば、データの受
入れ体制に入りデータを受は取る。勿論ＣＰＵはこの間
他の仕事を一切する事は出来ない。ホストのＣＰＵも同
様である。通常スレイブのＣＰＵが例えば精度を必要と
するようなサーボの制御を行っていた場合緊急の信号以
外はホストのＣＰＵに送らないようにＢＵＳＹ信号を発
して、データの受取りを拒否する。

この様に従来の機器の制御装置は各機種毎にプログラム
を開発しなければならず、機器に高度な処理を行わせる
為にはプログラムが複雑にならざるを得なかった。又、
複数のプロセッサを用いた場合にはアイドリングタイム
が増加し、効率的制御が困難であった。

〔目的〕

本発明は上述の如き従来技術の欠点に鑑み、プログラム
作成を容易にすると共に、プログラムの再利用を可能と
し、複数の処理を並列に行うことが可能な機器制御装置
の提供を目的としている。

〔実施例〕

（基本概念） 第１図に本実施例の制御装置の概念図を示しである。頂
点レイヤー１にＣＰＵがある。これは全体を統括する管
理用のＣＰＵ　（モニタ制御部）で、特に通常はアプリ
ケーションとしてのタスクの実行は行わない。主な仕事
はコープロセツサ（制御実行部以下ＣＯＰという）の監
視及び管理下、Ｏ８の実行管理を行う。又求めに応じて
ＣＯＰでは出来ないような処理速度の速い演算とか、Ｃ
ＯＰが処理で多忙な時、その処理を助けるために実行の
手助けを行う、レイヤー２は複数のＣＯＰである。これ
はＣＯＰ複数チャンネルのレイヤーで、複写機の例をと
ると１０チヤンネル用意しである。この６０２群はＣＰ
Ｕの管理のもとに所定のタスクの実行を行う。各タスク
に対して各ＣＯＰは対応させて固定させておいても良い
が、ＣＰＵの管理のもとに次々に発生するタスクにフレ
キシビリティに対応させている。レイヤー３は、ＣＰＵ
５ＣＯＰ及び外部Ｉ１０メモリとの連絡用のＲＡＭとバ
スである。Ｓバスは通常のシステムバスで通常のマイク
ロプロセッサにあるようにメモリ、Ｉ１０用のアドレス
、データバスラインである。■バスはＣＰＵと直接接続
されＩＣＥ　（エミュレータ）用の特別なバスである。

Ｉ１０バスの０バスは後で述べるが、Ｉ１０ポート拡張
用の専用バスで、これはＣＰＵに管理されたＣｏＰが特
定のレジスターと専用にインタフェースする事が出来る
。μｍＬＡＮは一定のプロトコルでデータのやりとりを
行うシリアル通信ラインである。Ｄ　Ｐ　ＲＡ　Ｍ（デ
ュアルポートＲＡＭ）は主にＣＰＵとｃｏｐとのデータ
の交換用に用いられる。ＣＯＰは緊急の場合、ＣＰＵに
割り込みをかけて呼出し、データを取りにこさせても良
いがプログラム（Ｏ８）によって定期的にＲＡＭ領域を
サーチしてデータのチェックを行っても良い。ＲＡＭは
通常のスクラッチパッドメモリでＣ０Ｐ１ＣＰＵともア
クセス可能である。レイヤー４は、メカトロニクス制御
に必要な周辺１１０装置で、ＰＷＭはパルス巾変調器、
ＡＤ／Ｃはアナログディジタル（Ａ／Ｄ）コンバータで
ある。ＰＣはサーボモーター用フェイスコンパレータで
プログラマブルな周波数のＰＬＬに対応出来、可変速度
のＰＬＬ制御のＤＣモーターなどに使用する事が出来る
。このフェイスコンパレータのリファレンス信号は、内
部の１６ビツト・タイマ／カウンターから供給させる。

タイマ／カウンターはこれは先に述べたＰＬＬリファレ
ンス信号の発生、形波の発生、ワンショットパルスの発
生を行うタイマと、外部パルス入力のカウンターと備え
ている。外部トリガー人力はゼロクロスパルスのブチフ
タ−、外部パルス入力によるカウンターのスタート、Ａ
／Ｄ変換器のスタート等の信号を入力する。このレイヤ
ー４の周辺Ｉ１０装置はＣＯＰと組み合せて有機的にメ
カトロニクスの制御を行う事が出来る。第２図はＣＰＵ
５ＣＯＰ及びタスクの関係を示した図でシリコンＯ８の
ちとに６０２群によってタスク１〜１０の制御を行う図
を示した。第２図はタスクと特定のＣＯＰとの対応はな
く、ＣＰＵの構成のもとにＣ’ＯＰがいづれのタスク共
フレキシブルに対応する図を示した。

第３図は本実施例の制御装置のブロック構成図を示し外
部との関係栃示した。制御装置１００内の各構成部品は
同一の半導体基板上に構成される。図においてＩＢＵＳ
はＣＰＵより直接接続されたＩ’ＣＥ（インサーキット
エミュレータ−）用の専用バスでシステムのデパック時
に用いられる。ＣＰＵはシリコンモニターとしてのＯ８
に特化した仕事を主に行うから、ＡＣＣ（アキュームレ
ータ）各レジスタの内容をリアルタイムでＩＢＵＳを通
して外部に出力する事が可能である。本システムにおい
て実際のタスクはＣＯＰが行うからＣＰＵはＯ８の仕事
だけでは十分な余裕をもっているから従来のＩＣＥと異
なりリアルタイムのエミュレーションが可能である。Ｓ
バスは従来のシステムバスと何ら変りがないが、ＣＰＵ
の他にＣＯＰもアクセス出来る所に特徴がある。ＣＰＵ
とＣＯＰは見かけ上全く独立して動作を行う別個のＣＰ
Ｕであるが実際にはバスをタイムシェアリングによって
用いる。その関係を第４図に示す。バスをＣＰＵとＣＯ
Ｐが交互に使うタイムチャートの模式を示しである。実
際にはＣＰＵの空きサイクルにＣＯＰのサイクルを入れ
てしまうわけで、従ってＣＯＰはその命令はＣＰＵに比
し比較的単純な命令群を揃えである。先にも述べた様に
、複雑な演算（乗除算）を伴う命令はＣＰＵに実行させ
るのはこの意味が含まれている。第５図はＣ０ＰＩＯチ
ヤンネルの実行順序を示したもので、交互にバスを使用
する様式を示した。ＣＯＰはＣＰＵに比し、このように
交互にバスをシェアして行くからＣＯＰの数を増やす程
、その実行速度は遅くなる。従って速い実行速度を必要
とする時にはそのタスクの処理の時だけ例えば、ｃｏｐ
ｏとＣＯＰ　１の２チヤンネルのみを使用して、差しつ
かえない時間だけあとのＣＯＰは休止しておけば良い。

どのＣｏＰを動作させるかはＣＰＵが管理してその外部
の負荷の処理状態に応じて起動をかけて行く。第、３図
のブロック図にもどる。０ＢＵＳはＩｌｏの拡張素子専
用のバスでＣＯＰと直接接続されている。従ってタスク
の編制に応じてＣＯＰは独自にＩ１０素子を動作させる
事が出来る。ＣｏＰに入力されているＰｃＬＫｎは例え
ば４チヤンネルのクロックが入力され、これはＣｏＰに
それぞれ付属しているカウンターに入力される。

このパルスをカウントしてシーケンスのタイミング、外
部装置のコントロールに使用される。μｍＬ　Ａ　Ｎは
シリアルラインで、これは一定のプロトコルをシステム
で決定し例えばＣＯＰのどれかを割り当て、この管理を
行えば良い。ＢＧはボーレートジェネレータで１６ビツ
トのタイマーがあり、このタイマーレジスタの値を設定
する事によって種々のボーレートを生成する事が出来る
。これらのボーレート生成の管理は特定のＣＯＰが行え
ば良い。

ＩＮＴ　Ｏ〜２は３チヤンネルの外部割り込み入力でＣ
ＰＵに接続されている。これらはプライオリティがあり
Ｏ→２に従って高くなっている。

μｍＣＡＮに接続されているＭＣＵＯＩは他のマイクロ
コントローラでシリアルＩ１０で同期をとっている。

（メモリマツプ） 第６図はコントローラ内部のメモリマツプでＣＰＵとｃ
ｏｐ　ｏ〜ｎチャンネルとのアドレスの関係を示してい
る。この関係について説明しよう。各ＣＯＰはＣＰＵと
同様に独立したプロセッサ群でそれぞれ各ＣＯＰがアク
セスできる第６図（ａ）に示す「ローカルスペース」と
、全てのＣＯＰがアクセスできる第６図（ｂ）、　（Ｃ
）の共通スペースが存在する。ローカルスペースには、
各ＣｏＰのプログラム・カウンタ、各種フラグ、１６ビ
ツト・カウンタなどが割り当てられている。ローカルス
ペースは内部ＲＡ　Ｍに割り当てられており、第６図（
ｂ）、　（Ｃ）の共通スペースにはオンチップのペリフ
ェラルのレジスタ類、ＲＡＭ及び外部Ｉ１０スペースが
割り当てられている。外部Ｉ１０アスペース（Ｉ１０バ
ンク０〜３）は物理的に外部拡張ポートバスに接続され
ており、ここをアクセスすると外部Ｉ１０ポートに接続
されたＩｌｏとのデータアクセスが出来る。ＣＰＵも「
ウィンド」（図−７参照）を通してここをアクセスする
事が出来る。ＣＰＵは各ＣＯＰのローカルスペース及び
第６図（ｂ）のメモリ空間を含めて全てアクセスできる
。

つまり、アクセス可能範囲はＣＯＰからは自分自身のロ
ーカルスペース及び共通スペースにアクセス出来、ＣＰ
Ｕは全チャンネルのローカルスペース及び共通スペース
にアクセスできる。

ＣＰＵ、ＣＯＰともいづれのスペースにもアクセス出来
るのが特徴であり、ローカルスペースは各ＣＯＰ専有の
スペースである。外部Ｉ１０スペースはＣＰＵはウィン
ドというレジスタを通してアクセスするがＣＯＰは直接
ここにアクセス出来、Ｉｌｏへの入出力はここへのリー
ド、ライト命令で済ます事ができる。

第７図はＣＰＵとＣＯＰのコミュニケーションの関係を
示す図である。ＤＰＲＡＭ　（デュアルポートＲＡＭ）
上に割り付られた内部データＲＡＭとＣＯＰからＣＰＵ
へはその他に割り込みによって行う事が出来る。外部Ｉ
１０スペースに関しては先にも述べたようにＣＰＵはウ
ィンドというレジスタを介してアクセスする事が可能で
ＣＯＰは直接アクセスする事が出来る。その他に第６図
に示したメモリマツプ中にある共通スペース中のレジス
タを監視する事によってＣＯＰの動きを知る事が出来る
。又ＣＯＰはＣＯＰのプログラムに従ってＣＰＵに割り
込みを要求し、状態の変化をＣＰＵに知らせる。ここで
の特徴はＣＰＵもＣＯＰも独立した別個のプロセッサで
あり互いに非同期に動作し、同一のメモリにアクセス出
来る点である。メモリ共有型マルチプロセッサシステム
で問題になる同一番地へ両プロセッサが同時にデータを
書き込む可能性があるが、第４図、第５図で説明したよ
うにバードウエマにおいて、このような衝突は回避して
いる。

以上説明したような新しい提案のリアルタイムマルチタ
スク処理用プロセッサを用いて機器の制御方式について
以下説明を行おう。

（制御ブロック） 第９図に本実施例の制御装置による制御ブロック図を示
した。マルチプロセッサの弊害を排除した構成が完成さ
れている。

第９図の制御装置１００は第１図、第３図に示したアー
キテクチャ−そのものである。サーボモータのコントロ
ール、パルスモータ、ランプの調光、温度制御、電位制
御は先に述べたインテリジエンシーＩ１０によって制御
される。このタスクはＣＰＵによって割り付けられたＣ
ｏＰによって実行される。

先に述べた様に０バスにはシーケンスコントロール用の
各種のアクチェーターが接続され負荷のセットリセット
を行っている。

又表示キー人力もＯバスによって接続されている。これ
は同様に特定のＣＯＰによって管理されている。

第１０図はＣＰＵによる各タスクの管理を示した図でＣ
ＰＵはタスクに対してＣＯＰの割り付けを行う。図にお
いてタスク０とｃｏｐｏと対応しているが実際にはタス
クの発生毎に空いているＣＯＰを順次ＣＰＵ　（モニタ
部）が割り付けて行けば良い。

イベントの発生をＣＰＵが検知したら、新タスクを７編
制して休んでいるＣＯＰを呼び出してＣＯＰに起動をか
ける。又、所定のタスクが終了すれば、実行担当してい
るＣｏＰに停止を命じてタスクから解除してそのＣＯＰ
を休止させておけば良い。このようにタスクの発生毎に
ＣＯＰの割り付け、起動、停止をその状態に応じてＣＰ
Ｕが行う。

（ＣＰＵの動作フローチャート） 第１１図はＣＰＵがモニターとして動作するゼネラルフ
ローを示した、このフローに従って説明する。

５ＴＥＰ−１１０１ＣＰＵは各レジスタ、ＲＡＭ、ＣＯ
Ｐの初期化を行う。

５ＴＥＰ−１１０２イベントのチェックを行う。このイ
ベントは例えばシーケンス の場合、どこからスタートする か、何を実行するかをレジスタ、 キー人力の内容によってＣＰＵが 判断する。

５ＴＥＰ−１１０３イベントに従って必要なタスクを編
制する。

５ＴＥＰ−１１０４タスクに対応するｃｏｐに起動をか
ける。

５ＴＥＰ−１１０５起動をかけられたｃＯＰが所定のタ
スクを実行する。

５ＴＥＰ−１１０６新たなるイベント（これは外部から
のキー人力又はタイミング パルスを読み込んで所定の値に 達した時、順序動作によって発 生するタスクも含まれる。）の発 生をモニタＣＰＵはチェックする。

５ＴＥＰ−１１０７新タスクの発生があったがどうかテ
ストする。これは５ＴＥＰ−１１０６でイベントの発生
によって新た なるタスクが必要か否かの判定 を行う。

５ＴＥＰ−１１０８新タスクの編制をＣＰＵが行う。

５ＴＥＰ−１１０９タスクに対応するｃｏｐの割り付け
を行う。

５ＴＥＰ−１１１０ＣＯＰに起動をかける。

５ＴＥＰ−１１１１ＣＯＰは実行し所定の処理をくり返
し実行を行う。

５ＴＥＰ−１１１２新たなるイベントのテストを行う。

５ＴＥＰ−１１１３全ての制御が終了したかどうかチェ
ックする。

５ＴＥＰ−１１１４制御の中断が要求されたか否かのテ
ストを行う。

５ＴＥＰ−１１１５何か異常事態が発生したか否かのテ
ストを行う。

５ＴＥＰ−１１１６新たなる処理タスクが必要かどうか
のテストを行う。

５ＴＥＰ−１１１７全ての制御が終了したからＣＰＵは
ｃｏｐに停止を命じる。

５ＴＥＰ−１１１８この間にイベント待ちを行い、イベ
ントが発生すれば所定の 処理の実行を行う。

５ＴＥＰ−１１１９パワーがＯＦＦされれば全ての動作
は終了する。

５ＴＥＰ−１１２０ＣＯＰからＣＰＵヘタスクの移管が
行われるか否かのチェックを 行う。これはＣｏＰでは処理出来 ないスピードの早い演算とか複 雑な処理をＣＰｔＪにまかせる時、 ＣＯＰからＣＰＵへ要求を出す。

５ＴＥＰ−１１２１ＣＰＵへの移管が必要ないからモニ
タ内のレジスタ類のチェック を行いＣＯＰの動作内容の監視を 行う。

５ＴＥＰ−１１２２ＣＯＰからＣＰＵへ演算の移管が行
われ、ＣＰＵは要求に応じて 演算の実行を行う。

５ＴＥＰ−１１２３新たなるイベントの発生によて特定
のタスクの実行を行う。

従って現に動作しているＣＱＰの 動作を変えれば良いものと、新 たに他のＣＯＰに起動をかける場 合がある。この場合は何らかの 理由で外部、内部より現実行中 の処理の中断が発生したから中 断のための処理を行う事になる。

５ＴＥＰ−１１２４中断の原因を調べるための診断を行
う。

５ＴＥＰ−１１２５この中断のサインの消えるまで処理
タスクを実行する。イベン トが発生すれば５ＴＥＰ−１１０２ ヘジヤンプして新たなタスクの 実行を行う。

５ＴＥＰ−１１２６異常が発生した時のタスクで異常処
理を行う。異常の程度に応 じてパワーを切断するとか、モー タを停止するとか異常処理のタ スフの実行を行う。場合によっ ては５ＴＥＰ−１１２６の中で新た なるタスクを発生させ、別のＣＯＰ に起動をかける場合もある。

５ＴＰＥ−１１２７異常状態が解除されたか否かのテス
トを行い解除されていれば ５ＴＥＰ−１１０２ヘジヤンブして 新たなるタスクの編制を行う。

（まとめ） 以上説明したように本実施例の制御装置はワンチップの
中にプロセッサを複数搭載して、ＣＰＵはこれらコープ
ロセツサＣＯＰのタスク実行の管理、イベントの発生に
よってタスクの編制とＣＯＰの割り付けを行い、かつＣ
ＯＰの実行を監視しＣＯＰの求めに応じて複雑な演算処
理の実行を行う。ＣＰＵはこれらの管理を行うためのモ
ニタとしての機能を有する事を特徴とする。

〔効果〕

かかる構成により、複数のタスクを並列に処理すること
が可能となる。

又、プログラムを各タスク毎に作成すればよいので、プ
ログラムを再利用することが可能となる。

又、モニタ部のプログラム作成が容易となる。

更に、モニタ部に複雑な演算処理を実行させることによ
り各制御実行部がタスク処理に専念でき、高速処理が可
能となる。

【図面の簡単な説明】

第１図は本実施例の制御装置のアーキテクチャ−を示す
概念図、第２図はＣＰＵ１ＣＯＰ及びタスクの関係を示
す図、第３図は本実施例の制御ブロック図、第４図はＣ
ＰＵとＣＯＰのバスの使用関係を示すタイミング図、第
５図はＣＯＰの動作順序を示す図、第６図はメモリマツ
ピングを示す図、第７図はＣＯＰとＣＰＵのインタフェ
ースを示す図、第８図は従来の制御ブロック図、第９図
は本実施例の制御ブロック図、第１０図はＣＰＵによる
タスクの編制と制御実行部の関係を示す図、第１１図（
ａ）〜（ｆ）はＣＰＵのゼネラルフローチャートを示す
図である。

Claims (2)

【特許請求の範囲】
1. （１）複数の負荷を有する機器を制御する制御装置にお
   いて、複数の処理を並列に実行するための複数の制御実
   行部、前記複数の制御実行部の処理動作を監視するモニ
   タ部、前記複数の負荷の動作制御情報を出力する出力部
   、前記制御実行部の処理に必要な外部データを入力する
   入力部より成り、前記モニタ部は前記入力部から入力デ
   ータに基づいて前記複数の制御実行部に処理を割当てる
   ことを特徴とする機器制御装置。
2. （２）特許請求の範囲第１項において、前記複数の制御
   実行部、モニタ部、出力部、及び入力部が一つの半導体
   基板上に形成さていることを特徴とする機器制御装置。