JP3372948B2 - 高速アクティブ・バス - Google Patents

Description

【発明の詳細な説明】 バスは、いくつかのソースのうちの任意のものからい
くつかの宛先の任意のものへそれを介して情報が送られ
る一群の信号線のことである。バスは典型的にはバック
プレーンの一部であって、バックプレーンへ挿入され、
または取り付けられる複数のモジュールまたは複数の回
路板へ電気的に接続するために用いられる。バスを動作
させるために求められる論理または情報はバスの一部で
はないから、バスは受動装置と呼ばれる。その代わり
に、バスを機能させる情報を提供する能動論理が、バッ
クプレーンに挿入されるモジュールに含まれる。能動論
理はバスに挿入されるモジュールの中に配置され、特定
のバスへ挿入される特定のモジュールは一般に未知であ
るから、バスの動作機能を支援するために多くのモジュ
ールは二重の回路を含む。バスへ挿入されるモジュール
に応じて、１つのモジュール以外の全てのモジュールに
おける回路は不能にされる。その理由はバス機能の動作
を制御するためにはただ１つの回路を求められるからで
ある。別の種類のバスにおいては、バスの動作を制御す
るために求められる論理機能は、一緒に「環状連鎖され
る」複数のモジュールの間に分布される。各モジュール
は機能性の一部を供給する。バスの一例がFuture Busと
呼ばれる、IEEE仕様番号896.1,1987。

システム速度を高くするためには、モジュールの速度
はもちろんバスの速度も高くせねばならない。したがっ
て、バスに差し込まれるモジュールの速度が高くなるに
つれて、バスの速度も高くせねばならない。現在のバス
における明らかな１つの問題は、バス内で転送される情
報の速度およびバス・トランザクションが実行される速
度である。

現在のバスにおいて見られる問題は、各種の信号およ
び種々の信号条件に適合するために求められる信号線の
数である。こうするとますます複雑となり、したがっ
て、バスのコストが高くなり、バスに差し込まれるモジ
ュールがますます複雑となり、コストが高くなる。した
がって、あるバスは、各状態ごとに別々の信号線を用意
することを提供しようと試みるが、別のバスはそれらの
信号状態を提供しない。

この問題の例が誤り符号化に関して起きる。誤りは、
入力／出力装置をアクセスできない、メモリをアクセス
できない、またはシステムの障害のような種々の理由で
バスにおいて起きることがある。多くのバスは誤りが起
きたことを示す１つの誤り符号を供給する。それ以上の
情報は供給しない。この誤り情報に応答して、プロセッ
サはそれの現在の処理を停止し、誤りの原因を突き止め
ようとする。システムが破壊されるか、障害が起きたと
すると、プロセッサは既に停止しており、したがって、
バスの誤りの原因は確定できない。

発明の概要 したがって、本発明の目的は、単一プロセッサ環境お
よびマルチプロセッサ環境において仕様するのに実用的
である高速バスを得ることである。

本発明の目的は、費用効率が高く、実現が容易で、シ
ステムの効率が高いバス構造を得ることである。

本発明の別の目的は、誤りの原因を突き止めるために
付加プロセッサ時間を求められず、誤りに応じて対処で
きるように、起きる誤りを判定し、かつ指示するバス構
造を得ることである。

バスを効果的にし、単一プロセッサ環境およびマルチ
プロセッサ環境において使用するのに実用的である高速
バス構造が得られる。これは、バスのオペレーションを
制御するいくつかの論理機能がモジュールから除去され
て、集中化され、バスに組み込まれるようなアクティブ
バスを得ることにより達成される。モジュールにより供
給されるバスの機能の量は最少にされるから、複雑さが
減少し、バスを動作させるための機能性をサポートする
ことに起因するモジュールの計算オーバーヘッドを減少
する。

集中化されたバス機能に関連するバスにまとめられた
線を多重化し、無くすことによりバスにまとめられる信
号線の数が最少にされる。バスにまとめられる信号線の
代わりに、専用信号線がバスに挿入されるモジュール
と、集中化された論理機能を供給するバスコンポーネン
トとを接続する。したがって、分離された命令であるあ
る状態または指令が今は、基本的な指令の１つに含ま
れ、または集中化されているバスコンポーネントおよび
モジュールを接続する専用信号線を介して通信する。更
に、システムの性能に直接関連するとは考えられていな
いある信号が無くされ、バス・トランザクションに含ま
れる。

指令のアドレスおよびデータ情報が、送信モジュール
すなわちマスタモジュールから受信モジュールすなわち
スレイブモジュールへのバスにおいて多重化される。多
重化された第１の複数の信号の伝送中、アドレス相と呼
ばれる、に装置の物理アドレスとトランザクションに固
有の情報が送られる。１つまたは複数の以後の信号伝
送、データ相と呼ばれる、がアドレス相中に送られた情
報に関連するデータを送る。

また、延長された期間中バスに対する他の装置のアク
セス制御および阻止する１つの装置によりひき起こされ
るバス速度の低下を最小にする手段が設けられる。更
に、このバス構造がバスの誤りを符号化し、それにより
詳細な誤り符号を提供して、誤り信号を決定し、それに
応答するために求められるプロセッサオーバヘッドの量
を最少にする。

図面の簡単な説明 本発明の目的、特徴および利点は、発明の以下の詳細
な説明から明らかであろう。

図１は本発明のバスのブロック図である。

図２は本発明のバスで用いられる物理信号を示す。

図3a、図3bおよび図3cは本発明の好適な実施例で用い
られる信号線に関連させられる電気的プロトコルを示
し、図3cは本発明の好適な実施例で用いられる保持増幅
器の例を示す。

図４は本発明のバスにおけるアドレス相中に用いられ
るトランザクションに固有のバス情報を示す。

図５は本発明のバスで用いられるトランザクション型
符号化を示す。

図６は本発明のバスで用いられるトランザクション・
サイズ符号化を示す。

図７は本発明のバスで用いられるトランザクション状
態符号化を示す。

図8a,図8bおよび図8cは読出し動作を示すタイミング
図である。

図9a,図9bおよび図9cは書込み動作を示すタイミング
図である。

図10a,図10bはそれぞれ再試行動作および放棄および
再試行動作のタイミング図である。

図11a,図11bおよび図11cはバス・オペレーションの確
認応答として誤り符号の実現を示すタイミング図であ
る。

図12a,図12bはMBBバスにまとめられた信号線、MBRお
よびMBG専用信号線の仲裁器による使用を示すタイミン
グ図である。

図13はコヒーレントな無効化動作を示すタイミング図
である。

図14a,図14bおよび図14cは共用されるデータのコヒー
レントな読出し動作と、長い待ち時間メモリからの所有
されているデータのコヒーレントな読出し動作と、高速
メモリからの所有されているデータのコヒーレントな読
出し動作とをそれぞれを示すタイミング図である。

図15aおよび図15bは共用されるデータのコヒーレント
な読出しおよび無効化動作と、所有されているデータの
コヒーレントな読出しおよび無効化動作とをそれぞれ示
すタイミング図である。

図16はコヒーレントな書込みおよび無効化動作を示す
タイミング図である。

発明の詳細な説明 種々のバス機能を提供し、かつそれらのバス機能を制
御するために求められる論理が、バスへ取り付けられて
いるモジュールから除去されるように能動バスが提供さ
れる。これが図１に示されている。本発明のバス構造は
バスにまとめられた信号線10と、集中化された部品20
と、専用信号線30とを有する。それらの機能に関連させ
られたバスにまとめられた信号線10は無くされ、集中化
された部品20とモジュール40の間の接続は専用信号線30
を介して行われる。更に、バスにまとめられた信号線に
生ずる種々のバストランザクションの数が最少にされ
る。その結果として、バス構造とバスオペレーションが
簡単にされ、単一プロセッサ環境および多数プロセッサ
環境におけるオペレーションに対してバスの速度が高く
される。

説明のための以下の記述においては、本発明を完全に
理解できるようにするために、特定のメモリサイズ、ビ
ットの配列、ビット数、データ転送速度について述べ
る。しかし、それらの特定の詳細なしに本発明を実施で
きることが当業者には明らかであろう。他の場合には、
本発明を不必要にあいまいにしないようにするために、
周知の回路および部品はブロック図の態様で示す。

バスの好適な実施例はCMOS技術で使用するように構成
される。したがって、電力消費量を減少し、CMOS装置で
効率的に動作させるためにある電力仕様およびタイミン
グ・プロトコルが最適にされる。本発明の要旨から逸脱
することなしにそれらの仕様を変更できることが当業者
には明らかであろう。

以下の説明全体にわたって、あるバス線を「アクティ
ブ高」または「アクティブ低」と記すことにする。この
用語は、問題の特定のバス信号がアサートされ、かつバ
スオペレーションに関連されるか、アサートされず、か
つバスオペレーションに関連させられないかを示すため
に用いられる。しかし、与えられたバス線がアクティブ
高がアクティブ低であるかは設計上の選択の問題である
ことが明らかであろう。データ伝送速度を最高にし、電
力消費量を最少にするために好適な実施例が構成されて
いるが、アクティブ高線をアクティブ低線へ変更するた
めにバスの設計を変えることは、本発明の範囲内である
ことが明らかであろう。

同様に、以下に説明するように、バスの好適な実施例
は完全に同期する。全てのバス信号はクロックパルスの
立ち上がり縁部で変化する。高いデータ伝送速度は高い
クロック速度を必要とし、高い速度でクロックの縁部を
検出することが容易であるから、同期設計が望ましい。
クロックパルスの立ち上がり縁部を用いることは設計上
の選択の問題であること、および本発明のクロックパル
スの立ち下がり縁部に完全に同期させることができるこ
とがわかるであろう。

各モジュールへ初めに挿入される論理はモジュールか
ら無くされ、機能性を供給するために必要な論理を含ん
でいるバスにおける１つの集中化されたユニットが設け
られるから、バスと、バスへ挿入されるモジュールとの
柔軟性が高くされる。したがって、モジュールはある機
能がどのようにして実現されるかを制限せず、そのよう
な機能の実現をモジュールに影響を及ぼすことなしに変
更できる。バスの一部である集中化されたコンポーネン
トの論理を変更するだけで、ある機能を実行し、かつ制
御する集中化されたコンポーネントを容易に変更でき
る。集中化された機能としてバスに含まれる機能は、バ
スへ取り付けられているモジュールの間に分布されたや
り方で容易に実現されないような機能であることが好ま
しい。最も好ましいことは、それらの機能が仲裁、割込
み取り扱い、システム・リセットおよびシステム・クロ
ックである。

バスに含まれる集中化された部品として集中化された
機能を設け、集中化された部品を専用線を介してモジュ
ールへ接続することにより、バスの複雑さとオーバヘッ
ドが減少する。集中化された部品は専用信号線を介して
別々に取り扱われるから、それらはバスにまとめられた
信号線には見えない。したがって、オーバヘッド、およ
びしたがって、バス速度の低下、は減少させられて、多
重プロセッサ環境のためにバスへ付加される複雑さとは
無関係に、バスを高速で動作できるようにする。

次に図２を参照して、本発明のバスで用いられる信号
について説明する。図２は、32ビットプロセッサで使用
できる好適な実施例において用いられる信号を示す。図
２に示されているように、バスのために求められるバス
にまとめられた信号線数が最少にされる。バスにまとめ
られた信号は64ビット・ワイド・アドレス／制御／デー
タ信号線と、アドレス信号線ストローブ信号線と、デー
タ・レディ信号線と、エントリ信号線と、誤り指示器信
号線と、同期誤り出力信号線とに限られる。信号線と、
バス要求信号線と、バス供与信号線と、割込みレベル信
号線と、モジュール識別子信号線とは各モジュールと対
応する集中化された機能との間の専用線であって、バス
にまとめられた信号線から除去されている。たとえば、
バス要求信号線とバス供与信号線は各モジュールと、バ
スの一部である部品における今は集中化された機能であ
る仲裁器との間の専用信号線である。割込みレベル信号
線は、各モジュールと、割込みを取り扱う集中化された
部品との間の専用信号線である。

ID信号線はモジュールIDを決定する集中化された部品
を各モジュールへ接続する専用線である。モジュールID
はバスにおけるモジュールの場所に従って、集中化され
た部品により分布させられる。あるいは、モジュールID
をID信号線へハードワイヤでき；モジュールIDはバスに
おけるモジュールの場所に従って決定される。

各バス・トランザクションは２つの相で構成される。
アドレス／制御／データ線は各相の間は異なる情報を含
む。アドレス相と呼ばれる第１の相の間は、アドレスお
よびトランザクションに固有の情報はバスにより送ら
れ、データ相と呼ばれる第２の相の間は、データが送ら
れる。アドレス相の間は、64ビット・ワイド・アドレス
／制御／データ信号線はアドレスをマスタモジュール
（要求を送り出すモジュール）からスレイブ・モジュー
ル（要求の受け手）へ送るために用いられ、残りの用い
られないビットはトランザクションに固有の信号とトラ
ンザクションのためのビット状態で構成される。アドレ
ス相の間は、36ビットアドレスがマスタモジュールから
スレイブ・モジュールへ送られ、アドレス／制御／デー
タ信号線の残りの28ビットはトランザクションに固有の
信号とトランザクションのためのビット状態で構成され
る。

トランザクションに固有のビットは、従来の装置では
別々のバス信号線として反映できる、バストランザクシ
ョンについての固有情報を提供する。もっとも、本発明
のバスは、アドレス相中に送られるトランザクションに
固有のビットを用いることにより、バスにおける広範囲
な状況およびトランザクションを包含できるバストラン
ザクションのコアセットが存在する。

従来の多くのバスにおいては、バスを構成する信号線
は、高いレベル（１）または低いレベル（０）へ駆動で
きるデジタル線である。それらの信号線は、モジュール
によりアクティブ低へ駆動することによりアサートでき
る。ある線をアサートすべき時には、モジュールは線を
低く駆動することを止め、プルアップ抵抗が線をそれの
通常の高い状態へ戻す。線がそれの非活動（高）状態へ
戻される速さは線の容量とプルアップ抵抗の値との関数
である。３種類の状態にできる（tri−statable）信号
がアサートされると、その信号のためのドライバを含ん
でいるモジュールが常にその信号を最初に引き下げる
（アサートする）。その信号をアサートした後で、３つ
の状態にする（すなわち、それ自身をターンオフする）
前にドライバはその信号を高く（非活動に）する。短い
時間内に信号を非活動レベルにする受動プルアップ抵抗
へ信号線は接続される。CMOS装置の低電力仕様のため
に、信号を短い時間内に活動レベルから非活動レベルへ
変える能動プルアップ抵抗を提供することは可能でな
い。

本発明のバスは信号線をアサートし、およびデアサー
トするための特定のプロトコルに限定されるものではな
い。しかし、好適な実施例においては、信号線が活動し
ていない、すなわち、ドライバにより駆動されていない
時間中は信号線を維持するバイアス手段として、プルア
ップ抵抗と保持増幅器の組み合わせが信号線へ接続され
る。信号線へ接続されているプルアップ抵抗は信号を活
動状態から非活動状態へ変化させない。それらの抵抗は
信号を単にそれの非活動レベルを維持するだけである。
信号線は低く駆動され、それから高く駆動され、それに
より従来の多くのバスシステムに存在する浮動信号の問
題を避ける。これが、２種類のドライバにより種々の時
刻に駆動される信号線を示す図3aのタイミング図に示さ
れている。時刻T₁には、信号線は非活動状態にあり、プ
ルアップ抵抗により高く保たれる。時刻T₂には、信号線
は第１のドライバによりアクティブ低へ駆動される。時
刻T₄には、信号線は第１のドライバによりアクティブ高
へ駆動され、時刻T₅〜T₇には、ドライバはもはや信号線
を駆動せず、信号線はプルアップ抵抗により高く保たれ
る。時刻T₈には、信号線は第２のドライバによりアクテ
ィブ低へ駆動される。時刻T₉には、信号線は第２のドラ
イバによりアクティブ高へ駆動される。それからその信
号線は自身でターンオフして、信号線をプルアップ抵抗
により高い状態に保つ。このプロトコルが本発明の譲り
受け人へ譲渡された、1989年２月21日に出願された米国
特許出願No.07/313,250の分割出願である、1989年７月2
8日に出願された未決の米国特許出願No.07/387,227に記
載されている。参考のためにその米国特許出願をここに
含める。

あるいは、プルアップ抵抗の代わりに保持増幅器が用
いられる。その保持増幅器は、線の以前の状態を記憶
し、そのレベルを高いインピーダンスで維持することを
試みる。保持増幅器の例が図3cに示されている。

入力バッファ70にある信号を駆動するために信号を増
幅する入力バッファ／増幅器により入力信号が増幅され
る。その信号はバス上に送られ、高いインピーダンスを
持ち、弱い駆動性能を有する弱い増幅器80へも入力され
る。弱い増幅器は、入力バッファ70への入力が回路への
入力信号により異なる値へ駆動されるまで、入力バッフ
ァへの入力を最後に駆動された値に保持される。プルア
ップ抵抗と同様に、保持増幅器の弱い増幅器は（モジュ
ール内の信号ドライバのような）信号ドライバにより容
易に過駆動され、信号のタイミングまたは電圧レベルに
影響しない。これが図3bのタイミング図により示されて
いる。時刻T₁では、信号線は保持増幅器により低く保持
される。時刻T₂では、信号線は第１のドライバにより低
くドライブされる。時刻T₄で第１のドライバが非活動状
態になると、保持増幅器は信号線を低い状態に保つ。時
刻T₇では、信号線は第２のドライバにより高くドライブ
され、時刻T₈で非活動状態になる。その時刻において
は、保持増幅器は信号線を高い状態に保つ。時刻T₁₁で
は、信号線は第２のドライバにより低くドライブされ、
時刻T₁₂では信号線は保持増幅器により低く保たれる。
同様に、時刻T₁₃においては第１のドライバが活動状態
になり、信号線を高く駆動する。時刻T₁₅においては第
１のドライバは非活動状態になり、それにより保持増幅
器は信号線を高い状態に維持する。

64本のアドレス／制御／データ線（MAD［60:0］）へ
接続されるバイアス手段は保持増幅器であることが好ま
しい。これが好ましい理由は、制御信号線とは異なっ
て、情報を運ぶためにMAD［63:0］における情報をアサ
ートおよびデアサートする必要がないからである。それ
よりも、情報が存在することを示す制御信号がアサート
およびデアサートされる時に情報が信号線に存在するこ
とだけを必要とする。したがって、MAD［63:0］線にお
いて信号がアサートされた後で、別のドライバが活動状
態になり、信号線を駆動するまで、保持増幅器がそれら
の信号をその状態に保つ。同様に、MSH信号線の電気的
特性が異なるから、そのMSH信号線を低インピーダンス
・プルアップ抵抗へ接続することが好ましい。その理由
は、MSHを多数のドライバにより同時に駆動できるから
である。残りの信号線は、用いるインプルメンテーショ
ンに応じて、プルアップ抵抗または保持増幅器をバイア
ス手段として使用できる。

次に図４を参照して、トランザクションに固有の情報
（ここでは「多重化された情報」とも呼ぶ）について説
明する。第１のビット列、すなわち、ビット０〜35はバ
スにまとめられた信号線へ多重化された現在のトランザ
クションに関して部品の物理アドレスを示す。次のビッ
ト列、39〜36はバストランザクションのトランザクショ
ン種類を識別する。現在は、単一プロセッサ環境におい
ては、図５に示されているように、利用できる２つのト
ランザクションが読出され、かつ書込まれる。多重プロ
セッサ環境に対して４つの付加トランザクション種類が
採用される。それらの付加トランザクションと、コヒー
レントな読出しと、コヒーレントな書込みと、コヒーレ
ントな読出しおよび無効化と、コヒーレントな書込みお
よび無効化とが多重プロセッサ・キャッシュ・オペレー
ションを提供する。

次の３つのトランザクションに固有のビットは、トラ
ンザクション・データサイズ情報を示すデータサイズ・
ビットと呼ばれる。サイズフィールドは、転送されるデ
ータ・バイトの数の、２を底とする対数として符号化さ
れる。たとえば、図６のチャートに示すように、トラン
ザクション・サイズはバイト、半語、語、二重語または
多数のバイトのバーストとすることができる。８バイト
より大きいデータサイズを有するトランザクションに対
しては、２つ以上のバスレディ（MRDY）信号を必要とす
ることに注目すべきである。これは「ラッピング（wrap
ping）」と呼ばれる機能を用いて行われる。このプロセ
スにおいては、アドレス相中に送られた第１のアドレス
は、転送すべきデータの物理的アドレスを定める。以後
の確認応答で転送されるデータは、アドレスビットMAD
［n:3］を値１だけ増大することにより決定される。こ
こに、16バイトのサイズに対してはｎ＝３、32バイトの
サイズに対してはｎ＝４、64バイトのサイズに対しては
ｎ＝５、128バイトのサイズに対してはｎ＝６である。
アドレスが大きくされるにつれて、MAD［n:3］フィール
ドは増大なしに循環する。全トランザクションに対して
はMAD［35:n＋１］は不変のままである。

キャッシュ・トランザクション標識と呼ばれる状態ビ
ットMAD［44］は、バスにまとめられている信号線へ取
りつけられているシステム・キャッシュにおいて、現在
のバストランザクションをキャッシュできることを示
す。ロック標識信号または状態ビットは、コンポーネン
トがバスをロックすること、およびいくつかの不可分ト
ランザクションを実行することを許す。これを用いてマ
スタモジュールを特定のスレイブモジュールへロックで
きる。

バスブート・モード／ローカルバス標識（MBL）MAD
［45］は、ブート中に拡大されたアドレスを供給するこ
とにより、付加メモリに対してアクセスするために、ブ
ートモード・トランザクションのアドレス相中に、また
はローカルバス・トランザクション中にプロセッサ・モ
ジュールによりアサートされる勧告ビットである。

スーパーバイザ・アクセス標識（SUP）MAD［59］はプ
ロセッサ・モジュールによりアサートされて、トランザ
クションが特権アクセスまたはスーパーバイザ・アクセ
スを要求する。これは、誤りがユーザー・プロセス中に
生じたのか、またはスーパーバイザ・アクセス中に生じ
たのかを判定するために、誤り回復中に典型的に用いら
れる。ユーザー・プロセス中に誤りが生じたとすると、
ユーザー・プロセスを停止することによりその誤りをシ
ステム全体の誤りから典型的に分離できる。しかし、ス
ーパーバイザ・アクセス中に誤りが生じたとすると、シ
ステムを停止できる。

データ相中は、現在のバス・トランザクションに関連
するデータを送るためにアドレス／制御／データ線が用
いられる。残りの物理信号は以後の機能を実行する。MA
Sはメモリ・アドレス・ストローブ信号線である。バス
・トランザクションの現在のサイクルがトランザクショ
ンのアドレス相であることを示すために、バス・トラン
ザクションの第１のサイクル中にマスタモジュールによ
り信号がその線においてアサートされる。信号線MRDY、
MRTYおよびMERRは、バス・レディ・トランザクション状
態ビットと、バス再試行トランザクション状態ビット
と、バス誤りトランザクション状態ビットとをそれぞれ
表わす。

信号線MRDY、MRTYおよびMERRは、全部で８種類までの
状態を提供する、現在バス上にあるトランザクションの
３ビット状態を示すものであって、マスタモジュールに
よるトランザクション要求に応答してスレイブモジュー
ルにより典型的にアサートされる。MRDYがそれ自身でア
サートされると、有効なデータが転送されたことを示
す。MRTYビットがそれ自身によりアサートされると、マ
スタ・コンポーネントが現在のトランザクションを直ち
に打ち切ること、およびもう１度スタートすることをス
レイブ・コンポーネントが望んでいることを示す。MERR
がそれ自身でアサートされると、バス誤りまたは別のシ
ステム・インプリメンテーションに固有の誤りが生じた
ことを示す。

モジュールがアクセスできないために、バスにおいて
生ずるほとんどの誤り，システムにおいて生じたバス誤
りすなわち訂正できない誤りは時間切れによるものであ
ることが判明している。典型的には、誤りが生じたとす
ると、バスが誤り信号線を活動化して、誤りが生じたこ
とを示す。しかし、１つの誤り線は、生じた誤りの種類
について，バスを介してトランザクションを求めたコン
ポーネントすなわち装置中へ中継しない。誤り信号が受
けられたとすると、プロセッサはそれの正常な処理義務
から時間切れをとって、誤りの原因を決定し、その誤り
に応答して活動を行う。本発明のバスは、バスにまとめ
られた信号線におけるトランザクション状態ビットを用
いて、複数の異なる誤り状態を提供する。したがって、
トランザクション状態ビットは、誤りばかりでなく、有
効なバス転送にも関連する情報を提供する。状態ビット
誤り符号化を用いることにより、システムの複雑さとオ
ーバヘッドは減少させられ、誤り検出アルゴリズムおよ
び訂正アルゴリズムの高度性が向上する。

好適な実施例のトランザクション状態および状態ビッ
ト編成が、MERR、MRDYおよびMRTYの編成シーケンスを示
す図７に示されている。３つが全て１の値を有する（す
なわち、非活動状態）と、バスサイクルはアイドルであ
った。MRTYが低状態にあると、トランザクション状態は
放棄および再試行状態を反映する。MRDYが低状態にある
と、有効なデータ転送が生じた。MERRがそれ自身により
低くされ、またはMRDYあるいはMRTYに組み合わされる
と、バス誤り、時間切れまたは訂正できないシステム誤
りのような固有の誤りが生じた。

図２の物理的信号要約へ再び戻る。MBR物理信号線、
バス要求、は専用線であって、この専用線においてバス
上のマスタ装置により信号がアサートされて、バスをア
クセスする、すなわちバスの所有権を得る。MBG,バス許
可，は専用信号線であって、その信号線において、特定
のマスタ装置がバスの所有権を許可された時に、バスに
包含されている。集中化された仲裁器コンポーネントに
より信号をアサートできる。MBB,バス・ビジー、はバス
にまとめられた信号線であって、その信号線の上で、バ
スが使用中であることを示すロックされたサイクルを含
む全バス・トランザクション中に、信号が出力としてア
サートされる。バスをアクセスすることを望んでいる装
置はこの信号をサンプルして、それがバスを得ることが
できる時を決定する。現在アクセスしている装置がバス
を解放し、MBB信号がリセットされると、別の装置がバ
スを直ちにアクセスできる。この線上である装置により
信号がアサートされて、バス上にある全ての装置を所定
の状態へ初期化するリセット活動をシステムが行うこと
を指示する。信号が専用RSTOUT、リセット出力信号、に
おいてアサートされて、システムに依存するあるリセッ
ト活動をシステムに実行させる。AERR,非同期誤り検出
出力信号，はバス信号線であって、それにおいては信号
がモジュールによりアサートされて、非同期誤りが検出
されたことを示す。専用IRL、割込み要求レベル、は、
割込み要求レベルを集中化されて割込みハンドラへ転送
するためにプロセッサ・モジュールにより用いられる。
専用ID線は、バスへ接続されているコンポーネントのモ
ジュール識別子を示す信号を供給する。バス・トランザ
クションのアドレス相中は、ID線により指示される符号
は多重化されたアドレス／データ／制御線上に再生され
る。これは、多重プロセッサ環境においてプロセッサ・
モジュールを区別するために有用である各モジュールを
一意に識別する手段を提供する。とくに、それは、放棄
および再試行機能の実現のために重要であるトランザク
ションのソースを識別する手段を提供する。

本発明のバスにおいては、単一プロセッサ環境におけ
るバス・トランザクションは読出しと書込みの２つのト
ランザクション種類に限られている。読出しトランザク
ションにおいては、プロセッサのような、マスタモジュ
ールは、メモリのような、スレイブモジュールから情報
を読出し、書込みトランザクションにおいては、マスタ
モジュールはデータをスレイブモジュールへ書込む。ス
レイブモジュールは、読出しと書込みに対する要求に応
答して、３ビット・トランザクション状態符号を供給す
る適切な信号線、MERR、MRDY、MRTYを可能状態にするこ
とにより、要求を確認応答する。これが、語読出しトラ
ンザクションおよび語書込みトランザクションのための
タイミング図と、それにおいてはデータがバーストで送
られるような読出しトランザクションおよび書込みトラ
ンザクションのためのタイミング図とを示す図8a〜8cと
図9a〜9cのタイミング図により示されている。

スレイブモジュールによりアサートできる第１のトラ
ンザクション状態はアイドル状態である。バス活動がな
い時、またはアドレス・サイクルとデータ・サイクルの
間、または連結するデータ・サイクルの間の待ち状態を
アサートするために必要な時に、アイドル状態が起こ
る。

信号線MERR,MRDYおよびMRTYを介して戻すことができ
る別のトランザクション状態が「放棄および再試行」と
呼ばれる。バスにおいてしばしば起る問題は、１つの遅
いモジュールが延長された時間にわたってバスを独占す
ることである。バスにアクセスするためにモジュールが
待たねばならない時間の長さに起因する係数だけ、バス
の全体の速度が低下させられるから、バスの速度が高く
なるにつれて問題は悪化する。この問題は、1989年２月
21日に出願された未決の特許出願07/313,250、1989年７
月28日に出願された未決の出願07/387,599、1989年７月
28日に出願された未決の出願07/307,227により単一プロ
セッサ環境において動作するバスに対する「再試行」機
能を用いて取り扱われ、図10aのタイミング図により示
されている。

本発明の放棄および再試行確認応答は、モジュールが
バスを独占する時間の長さを制限する手段を提供する。
スレイブ・モジュールがマスタモジュールからトランザ
クション要求をバスを介して受け、データの受信または
送信を直ちに送ることができないとすると、それはマス
タモジュールのIDを捕らえ、放棄および再試行確認応答
を、単一バスサイクルに対する符号をアサートすること
により、マスタモジュールへ送る。この信号は、スレイ
ブ・モジュールがレディ状態でなく、レディ状態にすべ
きスレイブ・モジュールを待つ間にバスを独占する代わ
りに、バスを再び仲裁でき、およびおそらくバスを用い
ることを待つ別のマスタモジュールにより使用できるよ
うに、バスを直ちに解放すべきであることを指示する。
マスタモジュールがバスを解放すると、対応するトラン
ザクションが保留させられる。そうすると、マスタモジ
ュールが、トランザクションを完了できる前に、バスの
所有権を再び得るまで、その保留されたトランザクショ
ンは待たねばならない。バースト・トランザクション、
すなわち、多数のトランザクションと多数の確認応答を
含み、多数の隣接するデータ・ブロックを転送するため
に典型的に用いられるバースト・トランザクションにお
いては、放棄および再試行確認応答を第１のデータ転送
でアサートできるだけであって、多数の隣接するデータ
ブロックの転送の中間ではアサートできない。これは隣
接するデータブロックの分解と再送信を阻止するためで
ある。それは、スレイブ・モジュールがトランザクショ
ンを終了した時にどのマスタ・モジュールが確認応答を
受けるべきかを知るために、それのトランザクションが
位置させられているマスタ・モジュールの多重化されて
いるアドレス／制御／データ線を介して出力されるIDを
捕らえるために、放棄および再試行信号を出すスレイブ
・モジュールに対する多重プロセッサ環境において重要
である。スレイブ・モジュールにより捕らえられたもの
以外のIDを有するマスタ・モジュールが、モジュールが
使用中にスレイブ・モジュールをアクセスすることを試
みるべきであるとすると、それへは放棄および再試行確
認応答が単に与えられるべきである。放棄および再試行
のためのタイミング図が図10bに示されている。

スレイブ・モジュールにより送られる別の確認応答
は、有効なデータが読出しサイクルで到達したこと、ま
たはデータがスレイブ・モジュールにより受けられて、
書込みマスタ・モジュールがデータの送りを停止すべき
ことを示す、有効データ転送確認応答である。

確認応答サイクル中にアサートされる更に別の状態符
号は、マスタ・モジュールがバスを放棄せず、スレイブ
・モジュールをアクセスすることを単に再び試みる、と
いう点で放棄および再試行とは異なる再試行である。

前記したように、アサートできる３つの誤り符号確認
応答信号がある。アサートできる第１の誤り符号は、サ
イズの誤りを典型的に示すが、システムのインプリメン
テーションに依存する誤りを示すためにも使用できるバ
ス誤りである。アサートできる第２の誤り符号は、確認
応答なしに所定数のサイクルが経過した後で典型的に発
生される時間切れである。第３の誤り符号は、データを
アクセスするプロセス中に、ある種の訂正不能な誤り
（たとえばパリティ誤り）に遭遇したことを、要求して
いる制御器へ知らせるために、アドレス・メモリ制御器
により主として用いられる訂正不能な誤り符号である。
誤り符号のインプルメンテーションが図11a〜11cのタイ
ミング図により示されている。

上記のように、集中化された機能を提供するコンポー
ネントとして、ある機構すなわち機能がバスに組込まれ
ている。バスへ接続されているモジュールからそれらは
対応して除去される。バスの物理的構造を簡単にし、バ
スにまとめられた信号線を介して送られる情報の量を減
少し、したがってバスの速度を低下させるために、対応
するバスにまとめられた信号線はバスにまとめられた線
から除去されている。モジュールから除去される１つの
機構はバス仲裁・機構（仲裁器）である。仲裁器をバス
上の集中化されたコンポーネントとすることにより、モ
ジュールのオーバーヘッドと、バスにまとめられた信号
線を介しての通信トラフィックの量とが減少させられ
る。更に、仲裁器により用いられる正確なアルゴリズム
は、モジュールに依存するのではなくて、システム・イ
ンプルメンテーションに依存するから、バスは仲裁器の
特定のインプルメンテーションには限定されないため
に、バスの構成の融通性が高くなる。集中化された仲裁
器は、バスへ接続されているモジュールと通信するため
に、専用信号線MBR、MBGおよびバスにまとめられた信号
線MBBを用いる。これが図12aと図12bのタイミング図で
示されている。たとえば、バスが使用中の時はマスタ・
モジュールはMBB信号を活動化する。バスが使用中でな
ければ、それはモジュールへ許可され、仲裁器はMBG信
号をセットされる。

モジュールから除去される別の機能は割込みハンドラ
である。割込みハンドラは、バスへ接続されているモジ
ュールと通信するために専用信号線、割込みレベル信号
線および非同期誤り出力信号線を用いる。同様に、モジ
ュールID機能とシステム・クロック機能はバス上の集中
化されたコンポーネントで実現され、専用信号線を介し
てモジュールへ接続される。

バスを用いて一貫した多数のキャッシュを保つため
に、バス構造の付加信号が多重プロセッサ・システムお
よびキャッシュ一貫性プロトコルを提供する。最少の物
理信号とバストランザクションの種類だけが用いられる
ことにより、求められている機能性を維持しながらバス
の簡単性を維持する。図２に示すように、第２の段構造
により求められる付加物理信号はメモリ禁止（MIH）信
号線および共用されているブロック標識（MSH）信号線
である。共用されているブロック信号線は、線が共用さ
れていることを全てのキャッシュへ知らせるために用い
られる。読出しブロック要求がバスに現れると、各プロ
セッサ・モジュールは常に、特定のデータ・ブロックに
対するそれのキャッシュ・ディレクトリを直ちにサーチ
する。有効なコピーが見つかると、アドレス・サイクル
の後の第２のサイクルすなわち次のサイクル中にMSH信
号はアサートされる。これは、状態を更新して共用され
ている状態を反映させることを、ラインを含むキャッシ
ュへ指示する。現在のバス・ブロック読出し要求を無視
すべきことを主メモリへ知らせるために、アドレス・サ
イクルの後の第２のサイクル中に、MIH信号線上の信号
がキャッシュ・ブロックのオーナーによりアサートされ
る。その理由は、メモリではなくて、オーナーがキャッ
シュ・データ・ブロックの供給の責任を負うからであ
る。MIH信号がアサートされないとすると、主メモリが
データを供給する責任を負う。

バスは仮想アドレッシング・キャッシュをバスへ接続
するというオプションを提供する。図４に示すように、
トランザクションのアドレス相中に送られたトランザク
ション・ビットに加えて、仮想的にインデックスされる
キャッシュの仮想アドレッシングのために８ビットが供
給される。それらのビットは、大規模な仮想キャッシュ
に伴う「仮想アドレス・エイリアシング」問題を、同じ
インデックスをスヌーピング・ディレクトリはもちろ
ん、仮想ディレクトリへも出すことにより解決するため
に用いられる。アドレスビットは、エイリアシングとは
無関係に、直接マップされる仮想キャッシュが一貫する
ことを確保する。これは、 に出願された
という名称の未決の特許出願No.
で説明されている。その特許出願を参考の
ためにここに記した。

多重プロセッサ環境においては、多重プロセッサ環境
におけるキャッシュに関するオペレーションを、サイズ
をブロック・サイズに等しくセットすることにより、定
めるために、図５に示すのと同じトランザクションの種
類信号が用いられる。コヒーレントな読出しオペレーシ
ョンを発することにより、キャッシュ可能なデータの読
出しオペレーションが可能にされる。しかし、キャッシ
ュ可能なデータ・オペレーションが含まれるとすると、
信号線はセットされない。図５に示すように、多重プロ
セッサ環境において提供される付加トランザクション種
類はコヒーレントな読出し、コヒーレントな無効化、コ
ヒーレントな読出しおよび無効化、コヒーレントな書込
みおよび無効化である。

コヒーレントな無効化オペレーション，図13のタイミ
ング図で示されている，はキャッシュが共用されている
データへの書込みを行う時に用いられる。書込みを実際
に行うことができる前に、他の全てのシステム・キャッ
シュはそれのローカル・コピーの全てをコヒーレントな
無効化トランザクションにより無効にしておかねばなら
ない。

コヒーレントな読出しオペレーションは、キャッシュ
の一貫性を維持するブロック読出しトランザクションで
ある。トランザクションに関与するものは要求している
キャッシュと、スヌープする他のキャッシュおよびメモ
リである。スヌープするキャッシュが経験できる３つの
状況がある。

ａ）求められているブロックのコピーを持たないスヌー
ピング・キャッシュに対しては、それはこのトランザク
ションを単に無視する。

ｂ）求められているブロックのコピーを持つが、それは
所有しないスヌーピング・キャッシュに対しては、それ
はMSH線における信号を単にアサートする。

ｃ）求められているブロックを所有するスヌーピング・
キャッシュに対しては、それはMSH信号線とMIH信号線に
おける信号を単にアサートし、次に求められているデー
タを送る。

上記のように、求められているブロックを所有するス
ヌーピング・キャッシュによりMIH信号はアサートされ
るだけである。この信号は３つのキャッシュ・すなわ
ち、スヌーピング・キャッシュと、メモリと、求めてい
るキャッシュとに作用を及ぼす。その信号は、メモリか
ら状態データを受けることができたかも知れないこと、
およびそのデータを無視して、正しいデータを待つこと
を求めているキャッシュに知らせる。その信号は、デー
タの送りを直ちに停止することをメモリへ知らせる。共
用されているデータのコヒーレントな読出しオペレーシ
ョンと、長い待ちメモリからの所有されているデータの
コヒーレントな読出しオペレーションと、高速メモリか
らの所有されているデータのコヒーレントな読出しとの
ためのタイミング図が図14a〜14cに示されている。

コヒーレントな無効化トランザクションの数を減らす
ために、コヒーレントな読出しおよび無効化トランザク
ションは、コヒーレントな読出しトランザクションをコ
ヒーレントな無効化トランザクションに組合わせる。こ
のトランザクションは、コヒーレントな読出しを行うキ
ャッシュがデータを直ちに修正しようとしている、とい
う知識をもって、それらのキャッシュにより出される。
バス上でこのトランザクションを検出すると、キャッシ
ュはデータをまず供給し、それからそれのブロックのコ
ピーを無効にする。共用されているデータのコヒーレン
トな読出しおよび無効化と、所有されているデータのコ
ヒーレントな読出しおよび無効化オペレーションとのた
めのタイミング図が図15aと図15bに示されている。

同様に、図16のタイミング図に示されているコヒーレ
ントな書込みおよび無効化オペレーションが、求められ
ているコヒーレントな無効化オペレーションの数を減少
するために、コヒーレントな無効化トランザクションを
有する書込みトランザクションを含む。トランザクショ
ンを検出すると、バスへ接続されている各キャッシュ
は、データのそれのコピーを無効にし、書込みに一致し
てメモリが更新される。

以上、好適な実施例について本発明を説明したが、そ
れらの説明から、数多くの変更、修正、使用が当業者に
は明らかである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブッチャー，ティモシー アメリカ合衆国 94560 カリフォルニ ア州・ニューアーク・バックアイ スト リート・36447 (72)発明者 ケリー，エドモンド アメリカ合衆国 95136 カリフォルニ ア州・サンホゼ・リオ グランデ ドラ イブ・5266 (56)参考文献 特開 平１−237844（ＪＰ，Ａ) 特開 昭61−856（ＪＰ，Ａ) 特開 昭61−288248（ＪＰ，Ａ) 特開 昭62−70964（ＪＰ，Ａ) 特開 平１−292459（ＪＰ，Ａ) 特開 平２−76054（ＪＰ，Ａ) 特開 平１−145754（ＪＰ，Ａ) 特開 平２−81155（ＪＰ，Ａ) 特開 平２−90354（ＪＰ，Ａ) 特開 平２−150951（ＪＰ，Ａ) 特開 平２−159661（ＪＰ，Ａ) 特開 平２−162450（ＪＰ，Ａ) 特表 昭58−501294（ＪＰ，Ａ) 特表 昭57−500175（ＪＰ，Ａ) 特表 平３−503579（ＪＰ，Ａ) 米国特許4920539（ＵＳ，Ａ) 米国特許4933845（ＵＳ，Ａ) 米国特許4965717（ＵＳ，Ａ) 米国特許5003195（ＵＳ，Ａ) 欧州特許出願公開165600（ＥＰ，Ａ １) 「第２部バス・アーキテクチャ ＩＥ ＥＥの32ビット・バス標準案ＮｕＢｕｓ を採用」、日経バイト、198 前田真人，次世代標準バスＦｕｔｕｒ ｅｂｕｓ＋，インターフェース，日本, ＣＱ出版株式会社，1993年 ５月 １ 日，第19巻第５号，187頁乃至205頁 天野英晴，並列処理機構，日本，丸善 株式会社，1989年 ８月25日，初版, 173頁乃至180頁 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/36 520 ＩＮＳＰＥＣ（ＤＩＡＬＯＧ) ＥＵＲＯＰＡＴ（ＱＵＥＳＴＥＬ) ＷＰＩ（ＤＩＡＬＯＧ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】バスおよび集中仲裁器コンポーネントに選
   択的に結合される複数のモジュールと、集中ID論理コン
   ポーネントとで構成されており、前記バスが第１、第２
   および第３の複数のバスにまとめられた信号線を含んで
   おり、前記モジュールの各々が少なくとも１本の専用信
   号線によって前記仲裁器コンポーネントに選択的に結合
   されており、複数の前記モジュールの各々が専用ID信号
   線によって前記ID論理コンポーネントに選択的に結合さ
   れているコンピュータ・システム内のバス・トランザク
   ションにおいて第１のモジュールから第２のモジュール
   へデータを転送する方法において、 バス要求信号を前記第１のモジュールから第１の専用信
   号線を介して前記仲裁器コンポーネントへ送る過程と、 モジュール識別子を前記第１のモジュールから前記専用
   ID信号線を介して前記集中ID論理コンポーネントへ送っ
   て、第１のモジュールがバス・トランザクション源とし
   て一意に識別できるようにする過程と、 バス許可信号を仲裁器コンポーネントから第２の専用信
   号線を介して前記第１のモジュールへ送る過程と、 第１の時間フレーム中に第１の複数のバスにまとめられ
   た信号線を介してアドレス情報を前記第１のモジュール
   から前記第２のモジュールへ結合する過程と、 前記第１の時間フレーム中に第２の複数のバスにまとめ
   られた信号線を介して、バス・トランザクションの種類
   を示す情報を含むトランザクション固有の情報を前記第
   １のモジュールから前記第２のモジュールへ結合する過
   程と、 第２の時間フレーム中に前記第１の複数のバスにまとめ
   られた信号線と前記第２の複数のバスにまとめられた信
   号線とを介してデータを前記第１のモジュールから前記
   第２のモジュールへ結合する過程と、 を備える方法。
2. 【請求項２】第１のプロセッサ・モジュールと、 複数の装置モジュールと、 前記第１のプロセッサ・モジュールと前記複数の装置モ
   ジュールとに結合された複数のバスにまとめられた信号
   線とを備えるアクティブ高速バス・システムにおいて、 前記複数のバスにまとめられた信号線が 第１の時間フレーム中にアドレス情報を、また第２の時
   間フレーム中にデータを送る第１の複数の信号線と、 前記第１の時間フレーム中にバス・トランザクションの
   種類を示す情報を含むトランザクション固有の情報を、
   また第２の時間フレーム中にデータを送る第２の複数の
   信号線と、 現行のバス・トランザクションの状態を示す情報を送る
   第３の複数の信号線と、 前記第１のプロセッサ・モジュールおよび前記複数の装
   置モジュールとは独立しており、これらのモジュールと
   は異なる１つのユニットとして集中化され、集中論理機
   能を与える複数のバス・コンポーネントとを 含んでおり、前記コンポーネントが 複数の専用信号線の１本によって前記複数の装置モジュ
   ールの各々に結合されている、前記のバスにまとめられ
   た信号線へのアクセスを仲裁するコンポーネントと、 複数の専用信号線の１本によって前記複数の装置モジュ
   ールの各々に結合されている、前記のバスにまとめられ
   た信号線の使用に選択的に割り込む割込みハンドラ・コ
   ンポーネントと、 複数の専用信号線の１本によって前記複数の装置モジュ
   ールの各々に結合されている、前記複数の装置モジュー
   ルをリセットするシステム・リセット・コンポーネント
   と、 複数の専用信号線の１本によって前記複数の装置モジュ
   ールの各々に結合されている、前記複数の装置モジュー
   ルにクロック信号を供給するシステム・クロック・コン
   ポーネントとを 含んでいるアクティブ高速バス・システム。