JP3204961B2 - Ｉ／ｏバス対システムバス・インタフェース - Google Patents

Ｉ／ｏバス対システムバス・インタフェース

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JP3204961B2 JP50739789A JP50739789A JP3204961B2 JP 3204961 B2 JP3204961 B2 JP 3204961B2 JP 50739789 A JP50739789 A JP 50739789A JP 50739789 A JP50739789 A JP 50739789A JP 3204961 B2 JP3204961 B2 JP 3204961B2
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Description

【発明の詳細な説明】 発明の分野 本発明は一般的な情報処理システムに関し、時にI/O
バスと高速システムバス間のインタフェースに関する。
発明の背景 近代的な情報処理システムにおいては、重要な配慮す
べきことは例えば大量記憶装置とか通信周辺装置のよう
な複数のI/O装置とシステムの主記憶装置との間のイン
タフェースである。主記憶装置は高速、高性能の中央シ
ステムデータおよびアドレスバスに結合しうる。また、
システムバスは一般にはその他の高速システム装置ある
いは、１個以上の中央処理装置（CPU）とCPUに付属した
キャッシュメモリ装置のようなバス接続に結合される。
こうして、I/O装置が一般に前記高速バス接続よりはる
かに遅い速度でデータを送信および受信するという問題
が発生する。最大のシステムバス帯城幅を達成するため
には、I/O装置と主記憶装置あるいはその他のシステム
バス接続との間のインタフェースは直接インタフェース
でないことが好ましい。即ち、I/O装置はシステムバス
に直接結合するのでなくて、特にI/Oタイプデータ転送
に適合したIOバスを備えることが好ましい。そのような
IOバスを有するシステムにおいて、IOバスをシステムバ
スに双方向結合するバス接続が２つのバスの間の速度や
その他の動作特性の差を許容する上で必要とされること
が認められる。２個のバスの間に介在する可能性のある
１つの動作特性はバスの電圧差に係わるものである。例
えば、もしエミッタ結合ロジック（ECL）装置で高速シ
ステムバスが用いられ、一方トランジスタ−トランジス
タ・ロジック（TTL）あるいはその均等物によりIOバス
が用いられたとすれば、バス動作電圧の差がECLバスとT
TLバスとの間の直接接続を不可能とする。
さらに、IOバスをシステムバスに結合するバス接続が
データバッファ記憶装置あるいはシステムバスとIOバス
との間を通る情報装置を有するとすれば、記憶装置が一
杯のときIO処理装置にそれを知らせるための信号ライン
をIOバスに設けることが知られている。記憶装置が読取
りおよび書込みバッファの双方を提供することが好まし
いが、読取りバッファのみが一杯で、書込みバッファが
そうでないときの状態の間あるいはその逆を区別するこ
とが望ましいことが認められる。このように、システム
バスにデータを書込みたいIO処理装置は、読取りバッフ
ァのみが一杯の間データを書込みできないようにされて
いる。逆に、システムバスからデータを読み出したいIO
処理装置は書込みバッファのみが一杯の間の読取りは阻
止されていない。
発暁の概要 本発明により構成され、かつ作動している情報処理シ
ステムにより前述の問題が克服され、かつその他の利点
が実現される。本発明の好適実施例においては、IOバス
から情報ユニットを受け取り、かつIOバスへ情報ユニッ
トを伝達するために１個以上のIO処理手段を結合してい
るIOバスをシステムバスに双方向的に係合するインタフ
ェースユニットが開示されている。インタフェースユニ
ットはIOバスへ情報ユニットを伝達し、かつIOバスから
情報ユニットを受け取るためにIOバスに結合された第１
のインタフェース手段と、システムバスへ情報ユニット
を伝送し、かつシステムバスから情報ユニットを受け取
るために該システムバスに結合された第２のインタフェ
ース手段とを含む。インタフェースユニットはさらに、
IOバスから受け取られた第１の所定数の情報ユニットを
記憶するために入力側が第１のインタフェース手段に結
合されている第１の記憶手段を含み」、第１の記憶手段
はさらに、記憶された情報ユニットをシステムバスに出
力するために出力側が第２のインタフェース手段に結合
されている。インタフェースユニットはさらに、システ
ムバスから受け取った第２の所定数の情報ユニットを記
憶するために入力側が第２のインタフェース手段に結合
された第２の記憶手段を含み、第２の記憶手段はさら
に、記憶された情報ユニットをIOバスに出力するために
出力側が第１のインタフェース手段に結合されている。
インタフェースユニットはさらに、入力側が第１の記憶
手段に結合され、出力側がIOバスの第１の信号ラインに
結合された第１のアサート手段を含み、第１のアサート
手段は第１の記憶手段のフル条件に応答し、第１の記憶
手段は第１の所定数の情報ユニットが記憶ずみであると
ころにおいて、第１の信号ラインにおいて第１の記憶手
段がフル（満杯）であることを表示する信号をアサート
する。インタフェースユニットはさらに、入力側が第２
の記憶手段に結合され、出力側がIOバスの第２の信号ラ
インに結合されている第２のアサート手段を含み、第２
のアサート手段は第２の記憶手段のフル条件に応答す
る。第２の記憶手段は第２の所定数の情報ユニットを記
憶すみであるところにおいて、第２の信号ラインにおい
て第２の記憶手段がフルであることを表示する信号をア
サートする。
図面の簡単な説明 本発明の前述の局面は添付図面と関連して好適実施例
の以下の説明を読めばより明らかとなる。
図１は本発明を組み入れた情報処理システムのブロッ
ク線図である。
図２はMEM OPバッファを示す図である。
図3aから図3cまでは非インターロックのシステムバス
の動作を示すタイミンク図である。
図3dはIOPをターゲットにするIPC動作の間のシステム
バスBSY信号ラインの動作を示すタイミンク図である。
図4aから図4eまではプロセッサ間通信（IPC）指令の
伝達に使用する各種データフィールドを示す図である。
図５はIOバス42に結合されたIOプロセッサの中の１個
のブロック線図である。
図６は図6a〜図6fの個々のブロック線図の相互関係を
示す線図である。
図6aから図6fまでは本発明のシステムバス・インタフ
ェースを示すブロック線図である。
好適実施例の詳細な説明 図１を参照すれば、本発明の好適実施例を組み入れた
情報処理システム（SYSTEM）10が示されている。SYSTEM
10はシステムバス（SB）12を含み、該システムバスはさ
らにシステムアドレスバス（SA）14、システムバス制御
バス（SBCB）15およびシステムデータ（SD）バス16を含
む。SB12はSYSTEM10の各種要素の間で情報ユニットを伝
送するよう機能する。情報ユニットはアドレス、IO入力
あるいは出力データ、オペランド、指令あるいはSYSTEM
10の要素の間を通る他のいずれかのタイプの情報であ
る。本発明の好適実施例においては、SB12はECL電圧レ
ベルで作動する高速の、非インターロックのバスであ
る。典型的にはバス上のロジック信号は約−0.9ボルト
と−1.8ボルトの間でスイングする。
システムバス12には、第１の中央処理装置（CPU0）18
と任意の第２のCPU1 20とを含む複数のシステムユニッ
ト即ちバス接続が結合されている。またSB12には、メモ
リバス24を介して、例えばMEM0 26、MEM1 28およびME
M2 30のような１個以上のメモリボードを結合している
メモリ制御ユニット（MCU）22が結合されている。本発
明の好適実施例においては、MCU22は例えばMEM7 32の
ように８個までのメモリボードに結合することができ
る。各メモリボードは例えば400万バイト（4MB）から12
8MBまでの情報を、設置されたメモリ装置のタイプと量
とに応じて記憶することができる。SB12はまた、それぞ
れ、例えばSBI0−SBI3、34、36、38、40のような１個以
上のシステムバスインターフェース（SBI）を結合して
いる。SBIの各々はさらに、例えばSB40 34およびSBI1
36に結合されたIODB42および43のような関連のI/Oデ
ータバス（IODB）に結合されている。各々のIODBの方は
例えばIOP44−50およびIOP45−51のような15個までのイ
ンテリジェントI/Oプロセッサ（IOP）を結合している。
本発明の好適実施例においてはIODB42と43とはTTLレベ
ルで作動する。即ち、これらバスでのロジック信号は約
０ボルトと＋5.0ボルトの間でスイングする。
CPU0 18およびCPU1 20の各々は関連の高速キャッシ
ュメモリを含み、それぞれさらにキャッシュデータバス
（CDB）52と54とを介してそれぞれ演算装置（AU0）56お
よびAU1 58に結合されている。
またSB12には、システムコンソール（SC）62を結合し
たサポート制御装置（SCU）60が結合されている。サポ
ートリンクバス（SLB）64はSCU60を介してSC62から、SB
12に結合された各種バス接続までのアクセスと通信を提
供する。例えばシステム初期化データのような診断およ
びその他の情報がSLB64上で一般的に提供される。例え
ばSBI0 34のような各バス接続は、SLB64上でデータを
受け取ったり、伝達するようにされ、SLB64に結合され
たサポート制御装置インターフェース（SCUI）装置170
（第6e図）を含む。本発明の好適実施例においては、SL
B64は双方向性データラインと制御ラインとを含む。制
御ライン上の情報は特定のSLB64のデータトランザクシ
ョンのソース／行先を示す。継続の16クロックサイクル
の間データは双方向性データライン上で指示された方向
に伝達される。システムコンソール62はデータをSYSTEM
10へ伝達したり、かつそこからデータを受け取るに適し
たコンピュータあるいはいずれかの装置でよい。
一般的に、CPU18または20は仮想メモリアドレスを発
生し、該アドレスは物理アドレスに変換され、SAバス14
上で配布される。アドレスはMCU22によって受け取ら
れ、かつ解読され、メモリバス24を介して、メモリボー
ド26−32に記憶される指令やデータをアドレス指定す
る。データおよび指令はSBCB15により送られる情報に従
ってSDバス16上で読み取られ、かつ書き込まれる。さら
に、SBI34−40はメモリボード26−32内にデータを記憶
したり、かつそこからデータを検索するためにシステム
バス12を通じてメモリアドレスやデータを転送するよう
作動しうる。１個以上のlOP44−51を例えば磁気ディス
クのような４個までの大容量記憶装置に結合しうること
を認識すべきである。また、IOPのあるものを、システ
ム10へデータを入力したり、そこから出力したりするよ
う作動可能のデータ通信手段に結合しうる。IOPはま
た、操作者がそこでデータをシステムに入力するワーク
ステーションに結合することができる。
本発明の説明をしやすくするために、SB12の作動につ
いて以下詳細に説明する。
SB12は64ビットのデータパス、28ビットのアドレスパ
スとを有する同期的で非インターロックのバスである。
SB12は200Mb/秒のピーク相互接続帯域幅を提供し、かつ
前述のように、エミッタ結合ロジック（ECL）ドライバ
およびレシーバから構成されている。
以下の信号はシステムバス12の作動とプロトコルとを
記述する。
システムデータ（SDATA（0:63）） システムデータ
バス16。バス接続への、かつそこからの全てのメモリデ
ータ通信量はこれら64のラインを介して転送される。本
発明によれば、後述するCMDフラッグがアサートされる
と、これらのラインのあるものは、CMDおよびIDに関し
て後述するように指令−ID情報を伝達するために使用さ
れる。
データパリティ（SDPAR（0:7）） 奇数データパリテ
ィ。SDATA16の、各データバイトに対して１個の合計８
個のパリティビット。
システムアドレス（SA（04:31）） システムアドレ
スバス。メモリ読取りあるいは書込みサイクルの間に、
バス接続はこれら28のラインを介してMCU22にメモリア
ドレスを伝達する。その後MCU28は、データがバス上に
駆動される１バスサイル前に読み取られたデータのアド
レスでこれらのラインを駆動する。SB12に結合されたラ
イトバックキャッシュがMCU22で駆動されたアドレスを
用いてディレクトリ比較を行い、バスの介入が必要か否
か検出し、かつまたキャッシュの再伝送の間にアドレス
ラインを駆動する。またIPCトランザクション（後述）
の間にシステムアドレスラインはIPCメッセージ並びに
その他のIPC関連データを伝送する。
アドレスパリティ（SAPAR） 奇数アドレスパリティ
ビット。
指令フラッグ（CMDF） このラインはバス接続により
アサートされると、SDATAバス16が指令（コマンド）−I
D情報を伝連すべくバス接続により使用されつつあるこ
とを示す。このラインがアサートされず、バスが後述の
BUSVLDにより有効と指示されると、CMDFは、SDATA16が
データを伝送しつつあることを示す。
指令（CMD） バスサイクルの間にCMDFがアサートさ
れると、バス接続は指令のタイプをSDATA［48:55］に書
き、メモリ動作を開始するか、あるいはMCU22の場合は
データを、要求πのバス接続へ戻す。８ビットのCMDフ
ィールドがバス動作のタイプを符号化する。
本発明の好適実施例においては、CMDフィールドによ
り符号化された各種タイプのバス動作は以下の通りであ
る。
動作 非動作 ダブルワード読取り カッド（４）ワード読取り オクタル（８）ワード読取り バイト書込み ワード書込み ダブルワード書込み データ戻し（MCUから伝達） IPC伝達 MCU読取り MCU書込み SB12を構成するその他の信号は以下の通りである。
ID。各バス接続は独特の識別子（ID）を有する。バス
サイクルの間、バス接続がCMDFをアサートすると、バス
接続はその独特のIDをSDATA〔48:55〕上へのバス指令
（CMD）と共に、SDATA〔56:63〕上へ駆動する。MCU22
は、データが要求元のバス接続へ戻されると、メモリリ
クエストを行ったバス接続の先に受けとられてバッファ
されたIDを駆動する。SDATA〔48:55〕上での伝達IPC指
令のアサートの間バス接続はSDATA〔56:63〕上にIPC指
令のターゲットのIDを駆動する。
ビジー（BSY）。この信号ラインは最後のサイクルを
除くバス動作の全てのサイクルの間バス接続によってア
サートされる。BSYはバスを使用したい全ての接続によ
って各バスサイクルの終りでサンプリングされ、アサー
トされると、バスが使用中であって、他のバス接続に対
して使用できないことを指示する。本発明の一局面によ
れば、関連のSBIを介してIOPに送られたSTART IO IPC
指令の間、SBIは、ターゲットIOPに対して通信が設定さ
れ、かつIOPがSTART IO指令を受け入れたか否か検出さ
れるまでBUSYラインを駆動し続ける。
バス有効（BUSVLD）。この信号は有効情報がバス上に
置かれるとバス接線によりアサートされる。
ロック（LOCK）。（MCU22を除く）他のバス接続がバ
スを使用しないようにしたときバス接続によりアサート
される。この信号ラインは読取り−修正−書込み作動を
実行するセマフォ指令を実施するために使用される。
CPU保持（CPUHLD）。各CPUに対して１個ずつの２個の
CPUHLD信号が提供される。この信号はCPUによって発生
し、全ての他のバス接続によって各バスサイクルの終り
にサンプリングされる。この信号は、ライトバックキャ
ッシュの１個がMCU22データを再伝達しているか、ある
いは記憶された情報を更新しているかを示す。CPUHLDは
BSYと同じ作用を有し、バスが依然として使用され、他
の全てのバス接続に対して利用できないことを示す。BS
Yと同様、CPUHLDは、最後のバスサイクルの１サイクル
前でデアサート（アサート解除）される。それはまた、
キャッシュに対してフェッチ／ライトバック動作をイン
ターロックするためCPUによって使用される。
MCU保持（MCUHLD）。MCUによって発生し、他の全ての
バス接続により各バスサイクルの終りでサンプリングさ
れる。この信号は、MCUが訂正可能のエラーを検出した
こと、および訂正された形態でデータを再伝達すること
を示す。MCUHLDのシステムバスプロトコルはCPUHLDのそ
れと同様である。本発明の別の局面によれは、SBIはCPU
HLDおよびMCUHLDの双方のアサートそして後続のデータ
伝送に対して応答し、先に受け取られバッファされたデ
ータを重ね書きする。
肯定応答書込み（WACK）。データサイクルに続くバス
サイクルにおいて書込み動作に応答してMCU22により発
生し、かつプロセッサ間通信（IPC）動作に応答してタ
ーゲット装置により発生した肯定応答（アクノレッジ）
である。
ターゲットビジー（TB）。この信号はIPC伝送に応答
してターゲット装置により発生する。TBがアサートされ
るということはターゲットかビジーであり、かつ伝送が
受け入れられなかったことを示す。
バスエラー（BUSER）。バスエラーを検出するいずれ
かのバス接続によりアサートされる。
Mem例外（MEMX）。もし無効メモリアドレスが受け取
られるとすればアドレス伝送に続くサイクルの間、ある
いはメモリ読取りの間に二ビットの訂正不可能のメモリ
エラーが発生するとすればデータ伝送に続くサイクルの
間にMCUによりアサートされる。
Xmit Rq In/Xmit Rq Out（XRQI/XRQO）。この信
号はバス接続の間にデイジーチェーン化されている。バ
スを使用したいバス接続はXmit Rq Outをアサート
し、以下の条件が満たされれば次のサイクルで伝送を開
始する。
より高位の近隣からのXmit Rq Inが偽である ビジーが偽である 保持が偽である Lockが偽である（MCUでない場合のみ） バス接続はより高い優先性の近隣からのXmit Rq In
を下位の優先性の近隣に接続されたXmit Rq Outに渡
す。
図３に示すタイミング線図は、多重化した指令/IDお
よびSDATA16上のデータの提供を先行するバスサイクル
の間提供される関連アドレスを有するデータパスの動作
を含む各種タイプのバストランザクションを示す。図3a
−3cのタイミング線図において、信号のタイミングはシ
ステムクロック（CLK）信号の時間に基準が合わされて
いる。クロック時間は概ね１回のバスサイクルを示す。
本発明の好適実施例においては、基本手なタイミンクの
単位即ち時間の間隔即ちCLKの時間は約40ナノ秒であ
る。
図3aはバイト／ワード／ダブルワード書込み、すぐに
ダブルワード（64ビット）読み出しの指令−ID部分が続
き、それにリクエストされたダブルワードのMCUデータ
戻りが続くことを示す。
図3bはキャッシュ取出し（フェッチ）／ライトバック
に対するCPUHLDを使用することを示す。CPUは８ワード
読取りに対してMCU22に指令−ID情報を送り、その後ダ
ブルワードキャッシュライトバックが続くものとして示
されている。MCU22は４個のダブルワードの戻りに応答
する。CPUHLDは別のバス接続がこのシーケンスの間バス
を用いないようにする。
図3cはさらに、CPUHLDラインの使用について示す。バ
ス接続はダブルワードの読取り要求をしており、MCU22
が要求されたダブルワードを戻している状態で示されて
いる。キャッシュ（１又は複数）はダブルワードのアド
レスをラッチし、かつ後続のサイクルでディレクトリを
探索する。もし、キャッシュにより「ダーティ」マッチ
が見出されるとすれば、そのキャッシュはサイクルの終
わりのすぐ前でCPUHLDをアサートする。CPUHLDラインは
ライトバックキャッシュがダブルワードをそのアドレス
と共に再伝送するまでバスを他の接続が使用しないよう
阻止し、その後CPUHLDを解放する。再伝送の最初のサイ
クルの間にBSYがアサートされ、再伝送が実行されると
すれば２サイクルに対してBUSVLDがアサートされる。
プロセッサ間通信（IPC）設備により、バス接続がIPC
メッセージを送ることにより相互に直接通信できるよう
にする。これらのメッセージを送るためのバスプロトコ
ルは、書込み指令の代りにIPC伝送指令が用いられるこ
とを除いて書込み動作と似ている。指令IDラインと共に
伝送されるアドレスは図4aに示すフォーマットを有す
る。８個のターゲットフィールドビットの状態は以下の
ターゲットを規定する。ターゲットIDはSDATA〔56:63〕
のIDフィールドにおいて提供される。
ターゲット SCU CPU0 CPU1 SBI0 SBI1 SBI2 SBI3 64ビットのSDATAバスは各種のIPCメッセージタイプが
要求するとき付加的な任意のメッセージデータを伝送す
るために使用される。
システムバスIPC動作は３種類の一般的なカテゴリに
分けるここができる。その１つのカテゴリではIPOが、I
Oバス42上で予め規定のコードをアサートすることによ
りSBIを介してIPC作動を開始できるようにする。SB12で
SBI34により発生するIPCのフォーマットを図4bに示す。
指令フィールドフォーマットの状態は以下のタイプの
動作を規定する。
指令 クラス1IO割込み クラス2IO プロセッサ間通信 クロック同期化 別のSB12 IPCカテゴリはCPUが、図4cに示すフォーマ
ットを用いてSBI34に（かつ特定のIOPに）メッセージを
送ることができるようにする。
指令フィールドの状態は以下のタイプの動作を規定す
る。
指令 IOPへのデータ転送、データワード IOPへのデータ伝送、データダブルワード I/O割り込み（IPCR）をクリア IOPへメッセージ転送、メッセージ制御 IOPへメッセージ転送、メッセージワード（IPCR） ターゲットIOPをリセット ターゲットSBIをリセット 第３のSB12 IPCカテゴリはサポート制御ユニット60
がIPCを開始できるようにする。SCU60は図4dに示すフォ
ーマットを用いてIPCメッセージをCPUへ伝達する。
指令フィールドフォーマットは以下のタイプの動作を
規定する。
指令 クラス1IO割り込み クラス2IO割り込み プロセッサ間通信 クロック同期化 SCU60は図4eに示すフォーマットを用いてIPCメッセー
ジをSBI34（およびIOP）へ伝達することができる。
指令フィールドフォーマットは以下のタイプの動作を
規定する。指令は図4cに関して前述したものと類似であ
る。
エラー検出 SB12により支持された４タイプのエラー検出機構があ
る。
データパリティラー検出:64ビットデータバスには８
個のデータパリティビットがある（各バイトに対して１
個のパリティビット）。
アドレスパリティエラー検出:28ビットのアドレスバ
スに１個のアドレスパリティビットがある。
未着肯定応答：肯定応答制御ラインは書込みおよびIP
Cトランザクションに肯定応答（アクノレッジ）するた
めに使用される。読取り動作はバス上でMCUデータ戻り
指令−IDサイクルにより肯定応答される。
シーケンスエラー：違法バス制御シーケンスが特定の
バストランザクションに含まれるバス接続により検出さ
れる。
前記エラーのいずれかを検出するバス接続は１システ
ムバスクロックサイクルのみに対してバスエラーライン
をアサートする。これによりSCU60にエラーを通知す
る。その後SCUは、SCU60がエラー状態をクリアするまで
バスエラー信号を再駆動する。またバス接続はSCU60で
アクセス可能のエラーレジスタにおいてエラーのタイプ
を記憶する。
SBI34はシステムバス12とIOバス42との間のインタフ
ェースとして機能する。SBI36−40は形態並びに機能がS
BI34と同一であることが認められる。SBI34はIOバス42
を介してIOP44−45と、かつシステムバス12を介して
（例えばCPU0 18、MCU22およびSCU60のような）その他
のシステム要素と通信する。
IOバス42は32ビットのアドレス／データ多重化した非
インターロックの双方向性バスにわたって15までのIOプ
ロセッサをサポートする。IOバス42はまた、I/O装置ア
ドレスを規定する多数の装置アドレスラインと、あるタ
イプのIOバス42動作を規定する多数のIOバス指令ライン
を含む。
IOバス42は同期的であって、全てのバストランザクシ
ョンはSBI34上のSCUI装置により提供されるフリーラン
ニングのクロックの立上りエッジにおいて発生する。IO
バスクロックの周波数はシステムユニットクロックから
のSBI34のSCUI170により発生する。本発明の一局面は、
IOバスクロックの期間が、SCU60およびSLB64を介してSC
62からSCUI装置170をプログラムすることにより約100ナ
ノ秒から約400ナノ秒の範囲にわたり可変であることで
ある。IOバスクロックの期間はシステムユニットクロッ
クの約２倍の「細分性」即ち約20ナノ秒である。システ
ムバスインタフェースのこの特徴により高速動作が可能
のIOPをIOバスを介して１個以上のSBIに結合でき、IOP
のクロック周波数をシステムの初期化時SC62からセット
できる。さらに、IOバスクロックはSLB64上でSCUI170に
提供される適当な指令によりオン、オフできる。このよ
うに、システム初期化の間希望に応じてIOPを休止状態
に保ち、偽あるいは不許可のI/O作用を阻止することが
できる。一旦システムが適正に初期化されると、各IOバ
スのIOクロックは希望周波数で使用可能とされる。
IOプロセッササポートデータブロックはシステムメモ
リを介入させることなく、IOバス42に結合されたI/O装
置間で転送する。また、データもSB12を介して同じシス
テム内の異なるI/Oバスに位置するI/O装置の間で転送し
うる。
さて、図５のブロック図を参照すれば、例えばIOP144
のようなIOプロセッサの中の１個が示されている。IOプ
ロセッサは例えばマイクロプロセッサ装置70のような制
御手段からなる。メモリアドレスレジスタ72がマイクロ
プロセッサ70で発生したアドレスを保留する。制御記憶
装置はランダムアクセスメモリ（RAM）装置からなり、
典型的には128kバイトの容量を有している。マイクロプ
ロセッサ70用のプログラム記憶装置は、8kバイトEPROM
であり得る記憶装置76により提供される。ローカル記憶
手段はスタティックRAM78からなり、マイクロプロセッ
サ70と装置アダプタ80との間で共用されている。プログ
ラム可能割込み制御装置82の出力はマイクロプロセッサ
70に結合されている。間隔計時機構86はSBI34により提
供されるクロックにより計時され、一般的に、I/Oバス
動作が完了したことを保証する「ウオッチドッグ」タイ
マとして使用される。バスステータスレジスタ84は一般
的にエラーと、I/Oバスステータス状況とを通報するた
めに使用される。バス制御レジスタ88は、指令およびソ
ース／行先IOアドレスを含むI/Oバス制御指令及び制御
フィールドをセットアップするためマイクロプロセッサ
70が利用する。I/O調整ロジックブロック90はIOバス42
に対する主要インタフェースをなし、出力すべきバスデ
ータを含む複数の出力レジスタ（OR1 92、OR2 924よ
びOR3 96）を含む。OR1はメモリアドレスを含み、OR2
およびOR3はメモリデータを含むことが好ましい。カウ
ンタ98がOR1に結合され、OR1アドレスを増分するために
使用される。一対の32ビットの入力レジスタ（IR1およ
びIR2、それそれ100および102）を用いて入力してくる
バスデータを記憶する。このデータは主メモリから読み
取られたデータ、自己テストデータあるいは同じIOバス
あるいは別のIOバスに位置する別のIOPから受け取られ
たデータである。調整ブロック90はまた入力側を有し、
（下記する）SBI BUSY、SBIBSYRおよびSBIBSYW I/Oバ
ス信号ラインの状態に応答する。IPC入力レジスタ104は
入力されてくるメッセージを記憶する。典型的には、入
力されてくるメッセージはマイクロプロセッサ70への割
込みを発生する。後続のメッセージは、現在のメッセー
ジがマイクロプロセッサ70によって使用されるまでは記
憶されない。一般的に、メッセージは、たとえ装置アダ
プタが主メモリへDMAアクセスを実施している間といえ
どもマイクロプロセッサ70へ提供される。識別レジスタ
106は、IOP1が最高の優先度を有していると定義される
特定のIOPバス優先度を指示する。
装置アダプク80は、それに結合した特定タイプのIO装
置に特に適合したロジックからなる。前述のように、前
記IO装置はディスク、テープ、通信タイプの装置あるい
はRS232バスのようなシリアルデータバスでよい。この
ように、特定のIO装置に対する特定のインタフェース要
求は装置アダプタ80により許容される。装置アダプタ80
には、関連のIO装置アドレスを記憶するI/Oアドレスレ
ジスク108が結合されている。
前述のように、IOバス42は同期バスであり、SBI34に
より供給されるクロックはIOバスサイクルを規定し、バ
スにわたってすべてのバスタイミングとトランザクショ
ンを制御する。IOバス42は以下の信号を含む。「SOURC
E」と示した欄は、その信号が双方向性と定義されない
場合、所定の信号源を言及する。
即ち、SBI34が読取りおよび書込みデータバッファの
双方を含む限り、SBI BUSY信号がアサートされている
としても、IOプロセッサとSBIの間のあるデータ転送が
依然として発生する。例えばSBI読取りバッファがフル
であれば、IOプロセッサは依然としてSBIへかつ例えば
メモリのような別のシステムユニットへデータを書き込
む。このように、IOバス42に２タイプのIOプロセッサを
結合できるようにする機構が提供される。第１のタイプ
のIOプロセッサはSBI BUSYのアサートにのみ応答し、
この信号がアサートされなくなるまでIOバス動作を中断
する。第２のタイプのIOプロセッサはSBI BUSYおよび
／またはSBIBSYRおよびSBIBSYWに応答しうる。従って、
この第２のタイプのIOプロセッサは、SBIがデータの読
取りに対してビジーかあるいは書込みに対してビジーか
に応じて選択的にIOバス動作を中断することができる。
このように、IOバス42の帯域幅は効果的に増加する。
SBI34はIOバス42から指令ビットＣ（0:3）および識別
ビットID（0:4）を受け取り以下の動作を実施する。
主メモリ書込み（WRITE MAIN MEMORY）（W8、W32、W6
4） IOプロセッサおよびSBI24によりサポートされる主メ
モリ書込み動作には２タイプがある。即ちバイト（８ビ
ット）書込み、シングルワード（32ビット）書込み、お
よびダブルワード（64ビット）書込みである。ダブルワ
ード書込み動作は３個のIOバス42サイクルを要し、一方
バイトおよびワード書込み動作は２個のIOバス42サイク
ルを要する。全ての多数のI/Oサイクル動作が連続した
クロック時間間隔において行われる。
もしエラーが発生すると、SBI34はERROR REPORT指令
とエラー状態ワードをソースSBI34IDと共に、後述する
ようにソースIOプロセッサへ送る。
I/OプロセッサとSBIとによってサポートされる主メモ
リ読取り（READ MAIN MEMORY）動作には２タイプ、即ち
シングルワード（32ビット）読取りおよびダブルワード
（64ビット）読取りがある。
主メモリ読取り動作は２個の個別のIOバス42の調整動
作から構成される。まず、IOPはIOバス42を調整（仲
裁）し、１バスサイクルにおいてシステムメモリアドレ
スを伴う読取り指令を発行する。その後IOPはバスの制
御を放棄する。SBI34は読取り指令およびアドレスを受
け取り、主メモリからの読取りデータをリトリーブ（検
索）する。次いでSBI34はIOバス42を調整し、要求され
た読取りデータを戻す。もしSBI34が読取りエラーを検
出すれば、ERROR REPORT指令が、エラー状態ワードお
よびソースSBI IDと共にソースIOプロセッサに発行さ
れる。
TEST AND SET指令が、READ MAIN MEMORY（R64指
令）と概ね同様にIOバス42レベルに現れる。その一つの
差異はSBI34が検索された主メモリデータを処理する要
領に係わる。SBI34は主メモリデータを受け取った後、
未修正のデータをソースIOプロセッサに発行し、その後
64ビットのメモリデータのMSB（最上位ビット）をセッ
トし、最上位バイトを、そのバイトがそこから元々読み
取られた主メモリ位置へ書き込む。この動作は、SBI34
は主メモリのシステムバスのREADおよびWRITE動作を実
行することを要する。この指令の１つの目的はIOプロセ
ッサにセマフォ（64ビットのメモリデータのMSB）を提
供することである。もし１個のIOプロセッサがTEST AN
D SETを実行し、読取られたデータのMSBが「１」であ
ることを見出すと、別のIOプロセッサがセマフォビット
に関連したリソースを制御していることを検出する。MS
Bが「０」であるとすれば、IOプロセッサは制御を取得
しうる。
I/O自己テスト指令はI/O診断のために使用される。そ
れはOR2 94とOR3 96の中味をIOバス42に転送し、次い
で同じIOプロセッサのレシーバを介してIR1 100および
IR2 102へそれぞれ転送し戻す。
SBI34はまた自己テスト能力を有しており、これはSLB
64を介してSCU60により開始される。別のシステムバス
接続からのIPCはその後、SBI34の読取りバッファに記憶
するためデータ（DATA〔32:63〕）を送ることができ
る。その後このデータはIOバス42を介して、２個の同一
の32ビットのワードとしてSBI34書込みバッファまで送
られる。その結果の64ビットのデータはその後SDATA
〔0:63〕にデータとともにIPCとして伝達しうる。その
後、受取り側バス接続は、SDATA［0:31］がSDATA〔32:6
3〕と等しいことを証明することにより、SBI34の読取り
及び書込みバッファと関連の回路との完全性（保全性）
並びにIOバス42の完全性（保全性）を保証する。SBI34
の読取りおよび書込みバッファの動作を以下詳細に説明
する。
I/O READ REQUEST指令は同じIOバス42に位置した２
個のI/Oプロセッサ間のデータ通信の間に利用される。
この指令は行先IOブロセッサからソースIOプロセッサへ
発行され、行先I/O装置が次のデータ転送を行う準備の
できたことを示す応答指令として供される。このIOバス
42指令によって実際のデータは転送されない。
I/Oプロセッサへのエラー通報（ERROR REPORT） SBI34が検出しうるエラー状態には５種類可能性があ
る。
1.違法I/O指令:SBI34が、許可されないか、あるいは認
識できないIOプロセッサ指令を検出する。
2.IPC動作に対するシステムバスデータパリテイエラー:
SBI34が、IPC動作の間にSB12上で悪いデータパリティを
検出する。
3.メモリ動作に対するシステムバスデータパリティエラ
ー:SBI34が、メモリ読取り動作の間にSB12上の悪い主メ
モリデータパリティを検出する。
4.違法システムメモリアドレス:MCUが、存在しないメモ
リ箇所に対する主メモリアドレスを受け取る。
5.主メモリデータパリティエラー:MCU22が、メモリ読取
り動作の間に修正不可能の主メモリデータパリティを受
け取る。
もしIOプロセッサにより要求されたメモリ動作の間、
前述の可能性のある５種類のエラー状態の中の１つが検
出されるとすれば、SBI34はIOバス42の指令信号ライン
（C0:C3）上にエラーコードを発生する。システムバス
のプロセッサ間通信動作に対して、もし前記の可能性の
ある６種類のエラー状態の中の１つが検出されるとすれ
ば、SBI34はIOバス42の指令信号ラインで、非動作（NO
OP）コードを発生してIOバスサイクルを完了する。
I/O初期化指令は１回のIOバスサイクルを実行するこ
とを要し、システムバス装置、詳しくはCPUおよびSCU60
に、個々のIOプロセッサを選択的に初期化あるいはリセ
ットする能力を提供する。この指令を実行するために、
SBI34はNO OPコードと行先I/OアドレスをIOバス42に置
き、IOバス信号SEL INITをアサートする。このバス動
作の間はIOバス42にはデータは何ら転送されない。
システムバスIPC（W64）のI/O指令は、例えばIOP1 4
4およびIOP1 45の間のような異なるIOバス上に位置し
た２個のIOプロセッサの間でデータを転送する。ソース
IOプロセッサはIOバス42を調整し、かつ制御ワード、SB
IPC指令、及びデータを３回のIOバスサイクルにおい
てソースSBI34に発行する。行先SBI36はLD IR1、LD I
R2およびデータを２回のIOバスサイクルにおいて行先IO
プロセッサ45に発行する。
システムバスIPC（W32）指令は４種類の変形を有して
おり、その全てはIOプロセッサとCPU又はSCU60との間、
あるいは異なるI/Oバス上のIOプロセッサの間のいずれ
かでトランザクションを含んでいる。この指令の４種類
の変形を以下説明する。
（Ａ） CPUあるいはSCUへのSB IPC制御メッセージ−
−この指令は制御情報をCPUあるいはSCUへ転送するため
にIOプロセッサが使用する。
（Ｂ） IOプロセッサへのSB IPC制御メッセージ−−
この指令は異なるIOバス上のIOプロセッサ間で制御情報
を転送するために使用される。
（Ｃ） SB IPC応答メッセージ−−この指令は異なるI
Oバス上のIOプロセッサ間のデータ転送の間に採用さ
れ、行先IOプロセッサが次のデータ転送に対して準備で
きていることをソースIOプロセッサに指示する。
（Ｄ） SB IPCデータ転送−−この指令は、データの
ダブルワードの代りにデータの１個のワードが転送され
ることを除いて、前述のSYSTEM BUS IPC（W64）指令
と類似している。
図５に示すブロック線図を再度参照して、前述の指令
の動作を詳細に以下説明する。
第１のIOバスサイクルの間のダブルワード書込み（W6
4）動作に対して、IOプロセッサはバス制御レジスタ（B
CR）88の中味と主メモリアドレスとをSBI34に転送す
る。BCR88はIOバス指令とソースI/Oアドレスの双方を含
んでいる。主メモリアドレスは出力レジスタ１（OR1）9
2に位置している。第２と第３のIOバスサイクルにおい
て、IOプロセッサはOR2 94およびOR3 96に位置してい
る出力データをSBI34に転送する。IOバス指令とソースI
/Oアドレスとは、それぞれＣ（0:3）およびID0並びにID
（1:4）を介して転送される。主メモリアドレスとデー
タとはIODB（0:31）を介して転送される。IOプロセッサ
はこの動作を連続して実行するために第１と第２のIOバ
スサイクルにおいてIOHOLD信号を発行する。
シングルワード（W32）およびバイト（W8）書込み動
作は、データが第２のIOバスサイクルにおいて転送され
ること以外は先の動作と同様である。
ダブルワード読取り（R64）について、ソースIOプロ
セッサはIOバス42の調整を行い、BCR88の中味と主メモ
リアドレスとを１回のIOバスサイクルにおいてSBI34へ
転送する。BCR88はIOバス指令とソースI/Oアドレスの双
方を含む。主メモリアドレスはOR1 92に位置してい
る。その後IOプロセッサはIOバス42の制御を放棄する。
次に、ソースSBIが読取り指令とアドレスとを受け取っ
た後、主メモリから読取りデータを検索する。次いで、
SBI34はIOバスを調整し、２回の連続したIOバスサイク
ルにおいて主メモリデータワードと共にロードIR1およ
びロードIR2のIOバス指令を発生する。主メモリデータ
はソースIOプロセッサの入力レジスタ１（IR1）100と入
力レジスク２（IR2）102とに記憶される。
シングルワード読取り（R32）動作は、主メモリデー
タの32ビットのみがソースIOプロセッサのIR1 100へ転
送されることを除いて先の動作と同様である。
TEST AND SET IOバス指令がIOバス42レベルにおい
て主メモリのダブルワード読取り動作と同様に現れる。
まず、ソースIOプロセッサは主メモリアドレスとTEST
AND SET指令とをSBI34に発生する。SBI34が主メモリデ
ータを受け取った後、未修正主メモリデータワードと共
にロードIR1およびロードIR2バス指令を、２回の連続し
たIOバスサイクルにおいてソースIOプロセッサへ発行す
る。次いで、SBI34は64ビットの主メモリデータのMSBを
セットし、MCU22を介して、最上位バイトを同じ主メモ
リ位置へ書き戻す。この動作はSBIが主メモリのシステ
ムバスREADおよびWRITE動作を実行することを要する。
システムバス12のIPC（W64）IOバス指令はソースIOプ
ロセッサにより開始され、64ビットのデータを同じシス
テム内の別のIOバスに位置した行き先IOプロセッサへ64
ビットのデータを転送する。最初のIOバスサイクルにお
いて、ソースIOプロセッサはBCR88およびOR1 92の中味
をソースSBI34へ転送する。BCR88はIOバス指令（システ
ムバスIPC（W64））とソースIOプロセッサのアドレスと
を含む。OR1 92は行先SBIのアドレスと、システムバス
指令と、行先IOプロセッサのアドレスとを含む。OR1 9
2の中味はソースSBI34のシステムアドレス出力レジスタ
（SAOR）へ転送される。第２と第３のIOバスサイクルに
おいて、ソースIOプロセッサはOR2 94およびOR3 96の
中味をソースSBI34のシステムデータ出力レジスタ（SDO
R）へ転送する。次いで、ソースSBIはそれぞれシステム
バスを介して、SAORおよびSDORの中味をシステムアドレ
ス入力レジスタ（SAIR）およびシステムデータ入力レジ
スク（SDIR）まで転送しようとする。IOHOLD信号は最初
の２回のIBバスサイクルにおいてソースIOプロセッサに
よって発生する。それは残りのI/Oサイクルにおいてソ
ースSBI34により発生する。従って、IOバス42は、ソー
スSBIがその動作のシステムバス転送部分を完了し終る
まで凍結されうる。行先SBI（例えばSBI36）はSBIRにお
けるデータと共にIOバス指令ロードIR1およびIR2を、２
回の連続したIOバスサイクルにおいて関連のIOバス43へ
発行する。64ビットのデータが行先IOプロセッサのIR1
およびIR2に記憶される。
前述のSB12のIPC制御メッセージに関連して、IPCメッ
セージをCPU0またはCPU1に伝達するために、次のことが
発生する。最初のIOバスサイクルにおいて、ソースIOプ
ロセッサはBCR88およびOR1 92の中味をソースSBIへ転
送する。BCR88はIOバス指令（システムバスIPC（W3
2））およびソースIOプロセッサのアドレスを含む。OR1
92は行先CPUのアドレス、システムバス指令およびメ
ッセージを含む。OR1 92の中味はソースSBIのシステム
アドレス出力レジスタ（SAOR）へ転送される。この指令
は、データは第２のIOバスサイクルにおいて何ら転送さ
れないものの、２サイクル動作である。その後ソースSB
IはSAORの中味をCUへ転送する。
最初のIOバスサイクルにおいてSCU60へIPC転送をする
ために、ソースIOプロセッサはBCR88およびOR1 92の中
味をソースSBIへ転送する。BCR88はIOバス指令（システ
ムバスIPC（W32））とソースIOプロセッサのアドレスと
を含む。OR1 92は行先SCU60のアドレスとシステムバス
指令とを含む。OR1 92の中味はソースSBIのSAORへ転送
される。第２のIOバスサイクルにおいて、ソースIOプロ
セッサはOR2 94の中目をソースSBIのSDORへ転送する。
OR2 94は転送すべきメッセージを含む。その後、ソー
スSBIはSAORとSDORの中味を、それぞれシステムバスを
介して行先SBIのSAIRとSDIRとに転送する。行先SBIはSD
IRにおけるデータと共に、IOバス指令「IPCRへのIPCメ
ッセージ」を１回のIOバスサイクルにおいてIOバスへ発
行する。行先IOプロセッサのIRI100の32ビットのデータ
が記憶された。
図6aから図6fまでに示すSBI34のブロック線図を参照
して、SBI34の動作を詳細に説明する。図６の種々の図
面に示す回路要素の間を流れる信号経路はその中に行先
の図面番号を示す円で指示されている。
前述のように、IOプロセッサが主メモリにおいてデー
タをアクセスするとき、32ビットのIOデータバスを介し
てSBI34まで物理アドレスビットを送る。IOアドレス入
力レジスタ（IOAIR1）110（図6a）はSBI34がビジー状態
でない限り、即ちSBIBYRおよびSBIBYWの双方がアサート
されている限り、アドレスビットを入力する。IOAIRI11
0の出力はIOアドレス入力ラッチ（IOAIL）112によりラ
ッチされ、IO動作の２つの段階パイプライニングさせる
ことができる。それに対応して、後述のように、２個の
IOデータ入力レジスタと、２個の指令および識別入力レ
ジスタがある。IOAIL112の出力はシステムアドレス出力
レジスタ（SAOR）130に供給され、そこからECLドライバ
132を介してSAバス14へ供給される。IOパリティ発生器1
13とIOパリティチェッカ115とが、奇数のパリティビッ
トを発生させ、32ビットのIOアドレス／データバスに関
連したパリティを検査するために設けられている。
アドレスパリティ発生器114とアドレスパリティチェ
ッカ116（図6d）とは分離され、独立している。前者はI
Oデータバスから受け取った28のアドレスビットに対し
てアドレスの奇数パリティビットを発生させる。後者は
SAバス14から受け取られたアドレスパリティビットと共
に物理アドレスビットを検査し、SBIエラーロジック装
置118（図6a）へ送られるアドレスエラー（SAERR）信号
を発生する。エラーロジック装置118は複数の出力側を
有する。FAULT出力がシステムバス指令復号器（SYS BU
S CMD DECODER）120（図6b）への入力として供給さ
れ、一方ERR出力信号がメモリ動作指令発生器（MEMOP
COMMAND GEN）122とIPC COMMAND GEN124（図6b）と
へ供給される。MEMOP COMM AND GEN122とIPC指令発
生器124とはCMDMUX126により多重化され、レベルが変換
され、ラッチされ、かつバッファされた後、IOバスＣ
〔00:03〕信号ライン（図6c）へ供給される。
システムアドレス入力レジスタ（SAIR）128（図6d）
は、IOプロセッサにより要求されたREAD動作を行うため
にMCU22からSAバス14のアドレスビットを受け取るシス
テムバスメモリおよびIPC応答ロジックブロック（SBMIR
L）129の一部を構成する。それはまた、IPC動作に関連
したSB12から情報を受け取る。SBMIRL129は部分的に、S
BBSY、SUSVLD、CPUHLD、MCUHLD、LOCK、CMD FLAG、CMD
およびID信号ラインの状態により制御される。SBMIRL12
9は、システムバス12に対する書込み動作の完了を示す
信号WDNを含む複数の出力信号を発生させ、かつ、デー
タ戻りの終りに信号DRENDを発生する。
本発明の一局面によれば、SBMIRL129はCMDおよびID信
号をモニタしてSTART IO IPCとして知られるIPCが要
求されていることを検出する。この場合、SBIが真ある
いは偽のターゲットビジー（TB）と、書込み肯定応答
（WACK）とに応答するに要する時間は一定ではなく、SB
Iが、IOデータをそこから読み出したり書き込む特定のI
OPとの通信を同期化させるに要する時間の関数である。
TB（真の）とWACKの戻りに要するシステムバスサイク
ルの回数は、120ナノ秒のIOクロック（BCKO）に基づい
て、最低３から最大約８サイクルまで変わりうる。IPC
が許容されたことを示す、偽のTBの戻りに対するシステ
ムバスサイクルの最小回数は120ナノ秒のBCKOに対して
約５サイクルである。
この応答時間の変動は図3dに示すように、サイクル１
の後SBMIRL129を介してBSYを駆動するSBIにより許容さ
れ、その他のバス接続がSB12へアクセスするのを防止す
る。即ち、START IO IPC指令を発生させるバス接続
は、サイクル１の間に、CMDFLGおよびその他の適当な信
号の他に、BSYを駆動する。SBIはSTART IO IPC指令の
発生を復号化し、その後あるｎ回のサイクルBSYを駆動
し続ける。ｎ−１サイクルの始まりにおいて、SBIはBSY
をアサート解除し、ｎサイクルにおいて以下のテーブル
に従つてTBとWACKの状態をセットする。
このように、IOバス42とSB12の間の非同期性関係から
発生する可変性がSBIにより許容される。
本発明の別の局面によれば、SBMIRL129はデータの戻
りサイクルの間CPUHLDあるいはMCUHLDのいずれかのアサ
ートに応答することにより、SB12から受け取られて（後
述する）読取りブロックバッファ138に書き込まれるデ
ータはが更新あるいは修正されたデータで重ね書きされ
る。即ち、通常のデータ戻りの間、BUSVLDはアサートさ
れ、BSYがアサート解除される。もし、またCPUHLDがア
サートされるとすれば、キャッシュが再伝送が起りうる
ことを示す。もしそのような再伝送が何サイクルか後に
CPUHLDのアサートされる間に起るとすれば、BUSVLDが再
伝送の間にキャッシュによりアサートされる。伝送され
つつあるデータはキャッシュに記憶されたデータを表
し、MCU22から本来戻されたデータよりさらに最新のも
のである。即ち、キャッシュのデータは最新修正された
ものである。
同様に、データ戻りサイクルの間のMCUHLDのアサート
は、戻されたデータがエラーであること、及び訂正され
たデータがMCU22により再伝送されることを示す。これ
らケースの双方において、SBIはデータを要求元のIOPへ
転送する前に読取りブロックバッファ138の中の１個の
記憶された先に受け取られたデータに修正されらデータ
を重ね書きする。
ドライバ132はSBMIRL129の出力の１つであるSDOENに
より制御される。SDOENは,1個のシステムバスクロック
の間アクティブである。
このことは、１回のシステムバスサイクル内でのシス
テムアドレスバスへの28ビットのアドレスと１ビットの
アドレスパリティの伝送を保証する。
IOプロセッサは主メモリへデータを書き込むとき、先
のIOサイクルにおいて物理アドレスがSBI34へ送られた
後、32ビットのIOデータバスを介して32ビットのデータ
をSBI34へ送る。データはWRITE動作のタイプに応じて１
から２サイクルにIOデータ入力ラッチ（IODIL）134（図
6e）を介して伝送される。
IODOR136（図6a）は読取りブロックバッファ（RBB）1
38aと138bとからデータをIOデータバスへ伝送する。デ
ータは典型的にはMCU22からの戻りデータである。デー
タはREAD動作のタイプに応じて１乃至２回のIOサイクル
にIODORを介して伝送される。各読取りブロックバッフ
ァ138aと138bとは２個の32ビットのワードのデータ容量
を有する。
WBB142がフルである場合、即ちWBB142aとWBB142bの双
方がその中にデータを記憶している場合に対して、IOバ
ス42の信号SBI BUSYとSBIBSYRがビジーロジックブロッ
ク145によりアサートされ、そのためIOプロセッサに対
してSBI34が現在それ以上の書込みリクエストを受ける
ことができないことを知らせる。
本発明の別の局面によれば、バイトコピイ機能がマル
チプレクサ140（図6e）により実行される。該マルチプ
レクサはWRITE BYTE動作に対して全ての８バイトのロ
ングワードを同一とする。このため「64ビットのSDバス
16からBYTE情報を抽出するMCU22の動作を促進する。WBB
142の動作は３種類のタイプの書込み動作に対して以下
詳細に説明する。
WRITE BYTE:8ビットのデータがIOデータバス、IODB
（24:31）の最下位バイトに割り当てられる。BYTE COP
Yマルチプレクサ140を通過した後は、出力された４個の
バイトは同一である。WBB142に記憶された後、８個のバ
イト全ては同一である。記憶は１回のIOサイクルにおい
て実行される。その後、WBB142の中味がSB12に書き込ま
れたとき、64ビットのロングワードは夫々IOBにより送
られたバイトの８個のコピーを含む。
WRITE WORD:IOデータバスの32ビットのワードが２個
の同一のワードとして書込みブロックバッファに記憶さ
れる。即ち、WBB（0:15）はWBB（32:47）と同一であ
り、WBB（16:31）はWBB（48:63）と同一である。この記
憶はまた１回のIOサイクルにおいて実行される。
WRITE DOUBLE WORD:この動作は書込みブロックバッ
ファ142に２個のワードを記憶するのに２回のIOサイク
ルを要する。書込みブロックバッファ142に最初のワー
ドが記憶された後の最初のIOサイクルにおいて、２個の
ワードは前節で述べたように同一である。第２のIOサイ
クルの間、第２のワードのみが書込みブロックバッファ
の第２のワードに記憶される。このようにIODB（0:15）
はWBB（32:47）に記憶され、IODB（16:31）はWBB（48:6
3）に記憶される。この最後の記憶動作により先のIOサ
イクルで記憶された情報に重ね書きさされる。
RBB138（図6a）は構成は書込みブロックバッファ142
のそれと同一である。SBI34はMCU22からの戻りデータを
受け取り、それをRBB138aに記憶する。第２のREAD動作
に対する戻りデータはRBB138bに記憶される。最大１つ
のIO読取りリクエストが、そのリクエストが連続した２
回のIOバスサイクルで発生するとすれば、SBI34にバッ
ファされ得る。読取りブロックバッファ138にデータが
記憶された後、データはREAD動作を要求したソースIOプ
ロセッサに戻される。１ワード（32ビット）のみが各IO
サイクルにおいてIOデータバスで送られる。IOプロセッ
サによる一連のシステムメモリ読取りにより、読み取ら
れたデータは読取りリクエストがなされたのと同じ順序
でIOプロセッサに戻される。SBI34は、RBB138のいずれ
かの一部分が利用可能であるときのみ、即ちその中に記
憶されたデータが要求元のIOプロセッサに首尾よく転送
ずみであるとすれば、READ動作を許容する。もしRBB138
がフルであるとすれば、信号SBI BUSYとSBYBSYRはブロ
ック145によりアサートされ、そのためIOプロセッサ
に、SBI34が現在それ以上の読取りリクエストを受け付
けできないことを知らせる。
２個のRBB138は、例えばデータ戻り（DR）のような要
請されたアクティビティあるいは、殆んどのタイプのIP
Cがそうであるような要請されていないアクティビティ
のいずれかである、いずれかの関連のシステムバストラ
ンザクションを受け取るよう割り当てられる。ロジック
139をアドレスすることによりRBBの状態を検出する。RB
B138の状態は一般的に以下のように定義できる。
いずれかあるいは双方を割り当てに使用できるか、及
びいずれの使用可能なものを割り当てすべきか。RBB138
は双方共使用可能のとき好ましいバッファである。いず
れかあるいは双方のRBBを、適正なRBB138とORの、MEMOP
バッファ152、154に関連する相関及びシステムバスから
DRに対して割り当てるか。
RBB138がIOバスへの出力をする状態にあるか否かを検
出し、もし他方のRBBが同じような状態にあるのであれ
ば、他方のRBBに対して適切な時間と順序でデータを出
力すること。
いずれかのRBB138が要請されていない、あるいは期待
されていないシステムバストランザクション（殆んどIP
Cがそうであるが）を受け取ることができるか否か。
ロジックブロック143はWBBS142の状態を検出する。も
しいずれかのWBBが空であるとすれば、IOバス142からシ
ステムバスへ行くデータを一時的に記憶するために使用
しうる。WBBS142の制御に対するアリゴリズムは一般的
に以下のように定義しうる。使用可能なWWB142がIOバス
から書き込まれた直後、システムバスタイミングに転送
され、システムバスに伝送するよう使用可能になる。次
いで、他方のバッファが無条件にIOバス42に対して使用
可能とされ、バッファの中味がシステムバスにまだ出力
されていないければ、任意のトランずクションを受け取
る。
MEMOPバッファ152と154（図6b）の目的はデータ／エ
ラーメッセージをIOPに戻すためIOC指令とID情報とを記
憶することである。
IOPsはIOバス42上で読取り、書込みあるいはIPCsを発
行できる。これらアクションの中の１つが発生すると、
特定の指令と、該指令を発行したIOPのIDとが共にSBI34
によりラッチされる。この情報はSBI入力ステージ（STA
GE1、STAGE2およびSTAGE3）を通して伝送される。一般
的に、STAGE1、およびSTAGE2はIOバス42クロックを離れ
て作動し、IOAIR1 110およびIOAIL112（図6a）でそれ
ぞれ識別できる。STAGE3はより高速のバスクロックから
作動し、SAOR130で識別しうる。SAOR130に指令が装てん
されると、SBI34はシステムバスにおいて対応する指令
を発行する。このとき、指令/ID情報はSBI34により保持
される必要があり、読取りの場合はデータを要求元のIO
Pに戻し、あるいは書込み動作あるいはIPCの場合、必要
に応じてエラーメッセージを要求元のIOPに戻すことが
できるようにする。IOC指令/ID情報は使用されるか、あ
るいは不必要となるまでMEMOPバッファ152および154に
記憶されている。SBI34がいずれかの一時に２つのトラ
ンザクションを処理できる限り、二段階のトランザクシ
ョンパイプラインを実行するよう２個のMEMOPバッファ
が提供される。
一般的に、指令/ID情報はまずMEMOPバッファ１ 162
に記憶され、次いで図２と図6bに示すようにMEMOPバッ
ファ２ 154に記憶される。
MEMOPバッファ１ 152は、いずれかのシステムバスの
動作がSBI34によって開始させられると装填される。MEM
OPバッファ２ 154は以下の４種類の状態のいずれかに
おいて装填される。
（ａ） MEMOPバッファ１ 152がフルで、MEMOPバッフ
ァ２ 154が空である。
（ｂ） MEMOPバッファ１ 152がフルで、MEMOPバッフ
ァ２ 154が書込み指令を記憶しており、書込みを実行
している間何らエラーが発生しなかった。
（ｃ） MEMOPバッファ１ 152がフルで、MEMOPバッフ
ァ２ 154がIPC指令を記憶しており、IPCを伝送してい
る間何らエラーが発生しなかった。
（ｄ） MEMOPバッファ１ 152がフルであり、MEMOPバ
ッファ２ 154がクリヤーされつつある。
MEMOPバッファ１ 152はMEMOPバッファ２ 154が装填
されるといつでもクリヤーされる。MEMOPバッファ２ 1
54は、SBI34がIOバス動作（即ちIOPへデータを戻す）を
開始するときのみ明らかにクリヤーされる。前述の条件
（ｂ）および（ｃ）から、首尾よく書込みやIPCがなさ
れてもSBI34がIOPに情報を戻すようにさせないので、そ
れらの指令が、別の指令がIOPから受け取られるまでMEM
OPバッファ２ 154に留まる。IOPから別の指令が受け取
られるとMEMOPバッファ２ 154は重ね書きされる。
データパリティ発生器144（図6f）とデータパリティ
チエッカ146（図6d）とは分離し独立している。前者はI
Oデータバスから受け取られたバスに対して１個のデー
タパリティビットを発生させる。後者はSB12から受け取
られた各バイトに対して１つのデータパリティビットと
共にデータビットを検査し、エラー信号SDERRを発生さ
せ、このエラー信号はSBIエラーロジック118へ送られ
る。
最初のIOサイクルにおいて、IOAIR1110が28ビットの
物理アドレス情報を受け取っている時間中に、指令およ
び識別入力レジスタ（CIDIR1）148（図6c）は４個のIO
指令ビットと５個のIOプロセッサIDビットとをIOバスか
ら受け取る。CIDIR1 148のラッチされた出力は指令ID
入力ラッチ（IDIL）150に供給され、その出力は指令ID
レジスタ（CIDR）158（図6b）に供給される。２個の前
述したレジスタMEMOPバッファ１ 152とMEMOPバッファ
２ 154（図6b）とは、２つの連続動作に対してCIDR 1
58からのIO IDおよびIO指令ビットとを記憶することに
よって、リクエストのパイプライニングを促進する。ID
マルチプレクサ（IDMUX）156は、データをソースIOプロ
セッサに戻す動作に対して４個のIO IDビットを選択す
るか、あるいはSB12のIPC動作に対して、IO制御装置のI
Dを示すSA（16:19）を選択する。IDMUX 156の出力はレ
ベル変換され、IOバスへ駆動される前に指令ID出力レジ
スタ（CIDOR）160（図6c）に供給される。
受取りおよび伝送IOエラーロジックブロック162およ
び164はIOバスパリティ信号ライン（IOPAR＊）、IOバス
パリティ使用可能信号ライン（IOPEN＊）およびIOバス
パリティエラー信号ライン（IOPER＊）に結合されてい
る。
IOバス受取りおよび伝送ロジック166のブロックはIO
バス42から指令およびIOビットを受け取り、IOバスの動
作に関連したSBI34回路の動作を制御する複数の制御信
号を発生させる。
前述の本発明は本発明の精神あるいは基本的特徴を逸
脱することなく、さらにその他の特定の形態で実施しう
る。このように、本発明は全ての点において例示であっ
て、限定的でないものと見做すべきであって、本発明の
範囲は前述の説明でなく、請求の範囲によって示され、
従って請求の範囲の均等な意味と範囲内に含まれる全て
の変更は本発明に含まれることが意図される。
フロントページの続き (72)発明者 バーグ，トーマス・ビー アメリカ合衆国インディアナ州47906, ウエスト・ラファイエット，コートハウ ス・ドライブ 3007，アパートメント ３ビー (56)参考文献 特開 昭61−199155（ＪＰ，Ａ) 特開 昭57−125439（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/36

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】情報処理システム（10）であって、 情報ユニットを記憶する複数の記憶位置を有するシステ
    ムメモリ（26−32）であって、それぞれの前記記憶位置
    がアドレスによって規定される、システムメモリと、 前記システムメモリに結合され、少なくともシステムメ
    モリのアドレスと情報ユニットとを表すための第１の複
    数の信号線（SA14,SD16）を有するシステムバス（SB1
    2）であって、システムバスの信号線は第１の所定の電
    圧レベルのセット（ECL）で動作する、システムバス
    と、 １つ以上の入出力プロセッサ（IOP44−50）であって、
    入出力プロセッサをアクセスするための第１のタイプの
    仲裁手段と、１つ以上のIO装置へ結合して入出力プロセ
    ッサから該入出力プロセッサに結合されたIO装置へ及び
    該IO装置から該入出力プロセッサへ情報を転送するよう
    にするアダプタ（80）とを含む入出力プロセッサと、 システムメモリのアドレスと情報ユニットとを表す第２
    の複数の信号線を含む１つ以上のIOバス（42、43）であ
    って、IOバスの信号線は第２の所定の電圧レベルのセッ
    ト（TTL）で動作する、IOバスと、 前記システムバス及びIOバスに結合され、それらの間
    で、メモリアドレス、コマンド、装置アイデンティフィ
    ケーション及び情報ユニットを含む情報を転送する１つ
    以上のシステム双方向インターフェース（SBI0−３）と を備え、 前記システム双方向インターフェースは、 前記第１の所定の電圧レベルのセットを前記第２の所定
    の電圧レベルのセットに変換し、かつ前記第２の所定の
    電圧レベルのセットを前記第１の所定の電圧レベルのセ
    ットに変換し、IOバスに結合された装置とシステムバス
    に結合された装置の間での情報の転送を可能にするため
    の変換手段と、 前記システムバスから受信したワード長及びダブルワー
    ド長情報ユニットを含む長さの情報ユニットを、該情報
    ユニットをIOバスへ送信する前に記憶する読み出しバッ
    ファ（138）と、 IOバスから受信したワード長及びダブルワード長情報ユ
    ニットを含む長さの情報ユニットを、該情報ユニットを
    前記システムバスへ送信する前に記憶する書き込みバッ
    ファ（142）と、 前記読み出しバッファが情報ユニットでフルになったと
    き及び前記書き込みバッファが情報ユニットでフルにな
    ったときにそれを検出し、読み出しバッファ又は書き込
    みバッファのフル状態の検出に応答して、読み出しバッ
    ファフル信号又は書き込みバッファフル信号を、前記入
    出力プロセッサの前記第１のタイプの仲裁手段に送信
    し、前記読み出しバッファ又は前記書き込みバッファの
    何れかとのIOバス動作を選択的に中止するようにする、
    読み出し及び書き込みバッファフルロジック（139、14
    3、145）と を備え、 前記入出力プロセッサの前記第１のタイプの仲裁手段
    は、読み出しバッファフル信号の受信に応答して前記読
    み出しバッファからの情報ユニットの受信を中止し、前
    記書き込みバッファが情報ユニットでフルになっていな
    い場合には前記書き込みバッファへの情報ユニットの送
    信を継続し、 前記入出力プロセッサの前記第１のタイプの仲裁手段
    は、書き込みバッファフル信号の受信に応答して前記書
    き込みバッファへの情報ユニットの送信を中止し、前記
    読み出しバッファが情報ユニットでフルになっていない
    場合には前記読み出しバッファから情報ユニットの受信
    を継続する、 情報処理システム。
  2. 【請求項２】請求項１に記載の情報処理システムであっ
    て、 前記読み出しバッファフル信号は、更に、入出力プロセ
    ッサとシステム双方向インターフェースの間の何れの１
    サイクルIOバス動作も中止させる、 情報処理システム。
  3. 【請求項３】請求項１に記載の情報処理システムであっ
    て、 前記読み出し及び書き込みバッファフルロジックは、更
    に、第１のタイプの仲裁手段を有する入出力プロセッサ
    又は第２のタイプの仲裁手段を有する入出力プロセッサ
    へIOバス経由で情報ユニットを送信するため及び前記入
    出力プロセッサからIOバス経由で情報ユニットを受信す
    るためにシステム双方向インターフェースをイネーブル
    にするために、読み出しバッファフル信号にも書き込み
    バッファフル信号にも応答しない第２のタイプの仲裁手
    段を有する入出力プロセッサとのすべてのバス動作を中
    止するために、前記読み出し及び書き込みバッファフル
    ロジックが読み出しバッファフル信号又は書き込みバッ
    ファフル信号の何れかを入出力プロセッサへ送信するの
    に応答して、入出力プロセッサへシステムビジイ信号を
    送信する、 情報処理システム。
  4. 【請求項４】請求項１に記載の情報処理システムであっ
    て、 前記第１の所定の電圧レベルのセットは、エミッタ結合
    論理（ECL）電圧レベルのセットであり、前記第２の所
    定の電圧レベルのセットは、トランジスタ−トランジス
    タ論理（TTL）電圧レベルのセットである、 情報処理システム。
  5. 【請求項５】請求項１に記載の情報処理システムであっ
    て、 前記IOバスは32の情報ユニット線を含み、前記システム
    双方向インターフェースの読み出しバッファ及び書き込
    みバッファはそれぞれ64の情報ユニットを記憶する、 情報処理システム。
  6. 【請求項６】請求項１に記載の情報処理システムであっ
    て、 前記システムバスは64の情報ユニット線を含む、 情報処理システム。
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