JPS63153659A - メモリ・アクセス制御装置に於けるｄｍａコントロ−ラのメモリ・アクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 サブ−チャネル毎に設けたフラグ・レジスタによりシス
テム・バスに接続した共用メモリとシステム・バスを介
さずにアクセスできる専用メモリとをアクセス制御する
メモリ・アクセス制御装置に於けるＤＭＡコントローラ
のメモリ・アクセス制御方式において、フラグ・レジス
タが誤った状態に設定されてしまうとメモリ・アクセス
制御が誤った状態に設定されたフラグ・レジスタに基づ
いて動作してしまい、その結果、共用メモリ又は専用メ
モリに格納されていたデータが破壊されるという問題点
を解決するため、共用メモリと専用メモリのアドレス空
間を同一にし、前記フラグ・レジスタがセットされてい
るときは、システム拳バスへのアクセスを要求し、使用
権が得られたときには共用メモリと専用メモリの双方に
アドレスを送出して、応答のあったメモリとの間でデー
多転送を行うようにし、一方、前記フラグがリセットさ
れているときは、専用メモリのみをアクセスするように
し、前記フラグ・レジスタは対応するＤＭＡサブ・チャ
ネルのアドレス拳レジスタが、書換えられたときにセッ
トし、メモリ・アクセス時に専用メモリから応答があっ
た時にリセットするようにしたものである。

〔産業上の利用分野〕

サブ・チャネル毎に設けたフラグ拳レジスタによりシス
テム・バスに接続した共用メモリとシステム・バスを介
さずにアクセスできる専用メモリとをアクセス制御する
メモリ・アクセス制御装置に於けるＤＭＡコントローラ
のメモリ・アクセス制御方式に関する。

磁気ディスク装置の専用メモリであるディスク・キャッ
シュ・メモリと共用メモリである主記憶装置を例にした
場合、そのディスク・キャッシュ制御装置のＤＭＡコン
トローラはディスク・キャッシュ・メモリと主記憶装置
の両方にアクセスする。磁気ディスク装置から主記憶装
置へデータを転送するときは、あるＤＭＡサブ・チャネ
ルで磁気ディスク装置からデータを読出すと共にＤＭＡ
コントローラを介してディスク・キャッシュ噛メモリ人
データを一旦格納し、その後ディスク・キャッシュ・メ
モリからデータを読出すと共に主記憶装置にデータを書
込む、従って、このような磁気ディスク装置に利用され
るＤＭＡコントローラでは、サブ・チャネル毎にメモリ
空間を制御するアクセス制御方式が必要である。

〔従来の技術〕

第４図は従来技術の一例を示す図である。

１は中央処理装置（以下、ｒｃＰＵＪという、）である
、２はＲＡＭで実現した主記憶装置であり、ＣＰＵＩ及
び磁気ディスク装置（図示省略）の共用メモリに相当す
る。３はディスク・キャー、シュ制御装置〒あり、主記
憶装置２と磁気ディスク装置との間に於ける夫々のアク
セス時間のギャップを埋めるために設けたディスク会キ
ャッシュ・メモリ４へのアクセス制御等を行なう。但し
、このディスク舎キャッシュ制御装置３は、全回路のう
ち特にメモリ・アクセス制御回路６０とフラグ・レジス
タ回路５９を図示しており、ディスク・キャッシュ制御
装置３内の制御プロセッサ及びＤＭＡコントローラにつ
いては図示を省略している。上記ディスク・キャッシュ
・メモリ４は磁気ディスク装置の専用メモリに相当する
ものであり、高速度で読出し可能なＲＡＭで実現してい
る。５はシステム・バスであり、ＣＰＵＩ、主記憶装置
２及びディスク・キャッシュ制御装置３等の間に於ける
データ、アドレス及び制御信号の経路となる。５１〜５
６はシステム・バスの一部を構成する制御信号であり、
そのうち５１はＤＭＡコントローラからのアドレスをシ
ステム・バス５を介して主記憶装置２へ出力するための
複数のアドレス線、５２はデータ線であり、同様にＤＭ
Ａコントローラからのデータをシステム・バス５を介し
て主記憶装置２ヘライトするとき、また主記憶装置２か
らのデータをシステム会バス５を介し磁気ディスク装置
に転送するときに使用される。５３はアドレス及びデー
タのアクセス・ストローブ信号、５４は主記憶装置から
の応答信号、５゛５はシステム・バスの使用を要求する
要求信号、５６はシステム・バス要求信号５５に対して
応答する使用許可信号である。

３９．４０．４０ａ、４２は半導体集積回路で構成した
ドライバ、４１，４３．４４は半導体集積回路で構成し
たＡＮＤゲートである。６１〜６４は信号５１〜５４と
同様の意味を持ち、キャッシュΦメモリ４とディスク・
キャッシュ制鍵装置３との間のインターフェイス信号で
ある。

４６．４７．４７ａ、４９はドライバ、４８はＡＮＤゲ
ートである。また３６ａ’　〜３６ｎ’はＤＭＡサブ・
チャネル毎のメモリ拳アクセス要求を制御するフラグΦ
レジスタであり、制御プロセッサからのライトΦデータ
信号９１を入力してセットまたはリセット状態となる。

３７はマルチプレクサ回路であり、データ転送中のサブ
・チャネルの番号を示す信号８７によりフラグ・レジス
タ３６ａ°〜３６ｎ′の出力信号のうち一つの出力信号
を選択すると共に該選択した信号をリクエスト制御信号
７５°としてメモリψアクセス制御部６０のＡＮＤゲー
ト４３及び４５に出力する。

上記フラグ・レジスタ３６ａ°〜３６ｎ°はディスク会
キャッシュ制御装Ｗ３の制御プロセッサからの信号８９
を解読するデコーダ３５の出力信号３８ａ°〜３８ｎ°
を受けて、ライト・データ信号９１により設定される。

９０はデコーダ３５の作動を許可又は不許可にする制御
信号である。

リクエスト制御信号７５′が“Ｈ”レベルのときは、Ｄ
ＭＡコントローラからのメモリ要求信号７３はシステム
・バス５の使用権を要求している状態となり、そして所
定時間の後にシステム争バス５から“Ｈ”レベルの使用
許可信号５６が返信されれば、ＡＮＤゲート４４からの
“Ｈ″レベル信号によりＦＦ３１がセットされる。

ＦＦ３１の出力信号８１が“Ｈ”レベルであるときは、
ディスクＱキャッシュ制御装置３がシステム・バス５を
使用中であることを示す、３３はデータ転送のタイミン
グ制御を行なうデータｅタイミング制御回路であり１、
ＦＦ３１またはＦＦ３２がセットされると、所定のタイ
ミングでアクセス・ストローブ信号ａ３を“Ｈ”レベル
にて出力する。ＦＦ３１の出力信号８１が“Ｈ”レベル
であれば、システム・バス５へのアクセス・ストローブ
信号５３がＡＮＤゲー）４１を介して“Ｈ”レベルにて
出力される。そこで、主記憶装置３は前記アクセス・ス
トローブ信号５３を認識するとアドレスをディスク拳キ
ャッシュ制御装置３から入力し、リード又はライト作動
を行ない、所定時間の後にシステム・バス５を介して応
答信号５４を出力する。ドライバ３９．４０．４０ａは
ＦＦ３１が“Ｈ”レベルの期間信号８１により駆動許可
状態とされる。ドライバ４０またはドライバ４０ａはリ
ード又はライトにより、そのどちらかが選択されるが、
これに関する回路の図示は省略している。データ・タイ
ミング制御回路３３は応答信号５４を受取ると、リセッ
ト信号８６を“Ｈ″レベルしてＦＦ３１をリセットし、
システム・バスを解放する。そして、主記憶装Ｍ２への
リード又はライトの作動が終了したことを示す転送終了
信号７４をＤＭＡコントローラに出力する。

一方、リクエスト制御信号７５°が“Ｌ”レベルのとき
は、ＤＭＡコントローラからのメモリ要求信号７３がデ
ィスク・キャッシュ・メモリ４へのアクセス要求である
ことを示す、この場合ＦＦ３１はリセット、ＦＦ３２が
セットされ、ディスク・キャッシュ・メモリ４へのスト
ローブ信号６３がＡＮＤゲート４８を介して出力される
。キャッシュ・メモリ４は前記ストローブ信号６３を認
識するとアドレスをディスク・キャッシュ制御装！ｆ３
から入力し、リード又はライト作動を行ない、所定時間
の後にディスク・キャッシュφメモリ４は応答信号６４
をドライバ４９を介してデータ転送タイミング制御回路
３３に返信する。データ・タイミング制御回路３３は応
答信号６４を受取ると、リセット信号８６をＨ”レベル
にしてＦＦ３２をリセットし、キャッシュ・メモリ４を
解放する。そして、キャッシュ・メモリ４へのリード又
はライトの作動が終了したことを示す転送終了信号７４
をＤＭＡコントローラに出力する。

〔発明が解決しようとする問題点〕

しかしながら、このような従来の技術では、主記憶装置
とディスクφキャッシュ・メモリを別々のアドレス空間
とし、ＤＭＡサブ拳チャネル毎にメモリ拳アクセス要求
を制御するフラグ・レジスタを制御プロセッサがセット
又はリセット状態に設定し、メモリーアクセス実行時に
は、夫々のサブ・チャネルに対応するフラグ・レジスタ
の状態により、システムｅバスとのインターフェイス若
しくはディスクＯキャッシュ・メモリとのインターフェ
イスのいづれか一方のみをアクティブ状態にするように
していた。即ち、このメモリーアクセス制御方式では主
記憶装置とディスクΦキャッシュ・メモリを別々のアド
レス空間とじているため両方のアドレス空間に同一のア
ドレスが存在することがある。このようなときフラグ・
レジスタを制御プロセッサが誤った状態に設定してしま
うと、メモリ会アクセス制御回路が誤った状態に設定さ
れたフラグ・レジスタに基づいて動作してしまい、その
結果、主記憶装置又はキャッシュ−メモリに格納されて
いたデータが破壊されるという問題点があった。

この問題点を解決するために、ディスク・キャッシュ制
御装置の制御プロセッサ等の自己診断機能によりフラグ
・レジスタが誤った状態に設定されていないかどうかを
常時確認し、またマルチプレクサ回路等のハードウェア
等が故障していないかどうかを常時確認することが考え
られる。

しかしながら、このように構成すると回路構成が複雑に
なるといった新たな問題点が発生する。

〔問題点を解決するための手段〕

そこで、本発明は上記問題点に鑑みてなされたもので、
主記憶装置又はキャッシュ・メモリに格納されていたデ
ータが破壊されないメモリ・アクセス制御装置に於ける
ＤＭＡコントローラのアクセス制御方式を提供すること
を目的としている。

そして、その手段は、システム会バスに接続し、中央処
理装置と共用する共用メモリとシステム・バスを介さず
にアクセスできる専用メモリとをサブ・チャネル毎に設
けたフラグ・レジスタによりアクセス制御するメモリー
アクセス制御装置に於けるＤＭＡコントローラのメモリ
・アクセス制御方式において、共用メモリと専用メモリ
のアドレス空間を同一にし、前記フラグ・レジスタがセ
ットされているときは、システム・バスへのアクセスを
要求し、使用権が得られたときには共用メモリと専用メ
モリの双方にアドレスを送出して、応答のあったメモリ
との間でデータ転送を行うようにし、一方、前記フラグ
がリセットされているときは、専用メモリのみをアクセ
スするようにし、前記フラグ・レジスタは対応するＤＭ
Ａサブ・チャネルのアドレス・レジスタが、書換えられ
たときにセットし、メモリーアクセス時に専用メモリか
ら応答があった時にリセットするようにした。

〔作用〕

第１図は本発明の原理図である。

１は中央処理装置、１０は共用メモリ、５はシステム・
バスである。１１は専用メモリである。

１４はメモリ・アクセス制御装置である。共用メモリ１
０と専用メモリ１１は同一のアドレスの空間とし、そし
てアクセスするアドレスの値によりアクセスの対象を区
別する。１５はＤＭＡコントローラ、３６ａ〜３６ｎは
フラグ・レジスタである。

前記フラグ・レジスタ３６ａ〜３６ｎがセットされてい
るときは、システム・バス５へのアクセスを要求し、そ
の使用権が得られたときには共用メモリ１０と専用メモ
リ１１の双方にアドレスを送出し、応答のあったメモリ
との間でデータ転送を行うようにし、一方、前記フラグ
・レジスタ３６ａ〜３６ｎがリセットされているときは
。

専用メモリ１１のみをアクセスするようにし、前記フラ
グ・レジスタ３６ａ〜３６ｎは対応するＤＭＡサブ・チ
ャネルのアドレス・レジスタが書換えられたときにセッ
トし、メモリ・アクセスの際の専用メモ１ノ１１から応
答があった時にリセットする。

このようにアドレスによりアクセスするメモリを切換え
ることが出来、またフラグ・レジスタをハードウェアで
自動設定することが出来る。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第２図は磁気ディスク装置２０ａ、２０ｂを外部記憶装
置とするコンピュータシステムのシステム構成図を示す
、１７は磁気ディスク制御装置、１３はディスク侮キャ
ッシュ制御装置であり、主記憶装置２と磁気ディスク装
置２０ａ、２０ｂとの間に於ける夫々のアクセス時間の
ギャップを埋めるために設けたディスク・キャッシュ−
メモリ４へのアクセス制御等を行なう、このディスク・
キャッシュ制御装置１３は特許請求の範囲に記載したメ
モリ・アクセス制御装置１４に相当する。ディスク・キ
ャッシュ・メモリ４は特許請求の範囲に記載した専用メ
モリ１１に相当する。５はシステム・バス、ｌは中央処
理装置（以下、ｒｃＰＵＪという、）である、前記主記
憶装置２はＲＡＭで実現し、この主記憶袋Ｎ２、特許請
求の範囲に記載した共用メモリ１０に相当する。ディス
ク−キャッシュ制御装置１３は制御プロセッサ１６、Ｄ
ＭＡコントローラ１５．フラグ台レジスタ３６ａ〜３６
ｎ、メモリ・アクセス制御部７０で構成する。尚、１８
はデバイス・インターフェイス、１９は入出力インター
フェイスである。

次に、メモリ・アクセス制御装置１４の構成を第３図に
基づいて説明する。

ディスク舎キャッシュ制御装置１３内の制御プロセッサ
１６及びＤＭＡコントローラ１５については図示を省略
している。尚、第４図の従来例で説明した回路の機能と
同一の機能の回路には同一の番号を付している。

フラグ・レジスタ３６ａ〜３６ｎは従来のように制御プ
ロセッサ１６からの指示により直接設定するのではな【
、制御プロセッサ１６がサブΦチャネルのアドレス−レ
ジスタを書換えたとき、そのサブ・チャネルに対応する
フラグ・レジスタ３６ａ〜３６ｎが同時にセットされる
。これは制御プロセッサ１６は一連のＤＭＡ転送に先立
って必ずアドレス・レジスタを書換えるので、その後の
最初のアクセスを必ずシステム番バス５とディスク・キ
ャッシュ中メモリとの双方にアドレスを送出するモード
にするためである。即ち、そのサブ・チャネルの最初の
メモリ・アクセス時では、リクエスト制御信号７５は“
Ｈ”レベルとなる。

従来と同様にシステム中バス使用権が得られればＦＦ３
１がセ？トされ、出力信号８１がデータ転送タイミング
回路３．３に入力すると、データ転送タイミング回路３
３が所定のタイミングでアクセス・ストローブ信号８３
をＡＮ″Ｄゲート４１及び４８に出力する。すると、シ
ステム・バス５、ディスク・キャッシュ拳メモリ４の双
方にアクセス・ストローブ信号５３及び６３が出力され
る。

尚、ＡＮＤゲート４８はＦＦ３１の出力信号８１を入力
したＯＲゲート５０からの“Ｈ″レベル出力信号５７に
よりイネーブル状態とされる。

ＡＮＤゲート４１はＦＦ３１の“Ｈ”レベルの出力信号
８１によりイネーブル状態とされる。アドレスは主記憶
装置２とディスク・キャッシュ拳メモリ４とでは異なる
ので、出力したアドレスに一致し、応答信号５４又は応
答信号６４を返すのはどちらか一方のメモリのみである
。

データのライトならば、主記憶装置２とキャッシュ拳メ
モリ４の双方に対してデータをドライバ４０．４７を介
して送出し、データのリードならば主記憶からの応答信
号５４とキャッシュ・メモリ４からの応答信号６４を監
視し、６４が“Ｈ”レベルとなった場合レシーバ４７ａ
をイネーブルしてキャッシュ・メモリ４からのデータを
受け、信号５４が“Ｈ”レベルになったらレシーバ４０
ａをイネーブルして主記憶装置２からのデー′りを受は
取る。応答信号６４が“Ｈ”レベルとなった場合には実
行中のサブ・チャネルのフラグ自レジスタをリセットす
る。これによりディスク拳キャッシュ・メモリ４に対す
る一連のＤＭＡ転送では最初の一回だけシステム・バス
５へモ要求し、それ以降はサブ・チャネルのアドレス・
レジスタを書換えるまで、ディスク・キャー２シユ・メ
モリ４だけをアクセスする。

主記憶装置２との間のＤＭＡ転送の場合は毎回主記憶袋
は２とキャッシュ・メモリ４の双方にアクセスするが、
同時に主記憶袋ＦＩＩ２とギヤッシュΦメモリ４の双方
にアクセスしているので処理時間は主記憶装置２のみを
アクセスするのと変らない。

〔発明の効果〕

以上説明したように１本発明によればフラグ・レジスタ
はハードウェアで自動的に設定されるので制御プロセッ
サによる誤設定を防止することが出来る。また、回路の
故障によりフラグが誤った状態に設定された場合、主記
憶装置をアクセスすべき場合にフラグがリセットされて
いれば、システム会バスをアクセスしないため転送応答
なしとなり、ハードウェアで異常が検出される。ディス
ク拳キャッシュ・メモリに対してアクセスすべきときに
フラグがセットされたままの場合、毎回システム・バス
をアクセスするためシステム舎バス使用率は増加するが
、誤ったアドレスにアクセスすることはない、また、ア
ドレスによってアクセスするメモリを切換えるからアド
レス拳レジスタやアドレス送出経路で障害があれば別の
メモリに誤ってアクセスする可能性はあるが、一般にア
ドレス線にはパリティ・ビット等を付けて故障の検出が
可能だから障害は検出され易い。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明を実施するシ
ステム構成図、第３図は第２図に示すディスク−キャッ
シュ制御装置の回路図、第４図は従来技術を実施するデ
ィスク・キャッシュ制御装置の回路図である。 １・・・中央処理装置 ２・・・主記憶装置 ４・・・ディスク・キャッシュ・メモリ５・・・システ
ム・バス ＩＯ・・・共用メモリ １１・・・専用メモリ １３・・・ディスク・キャッシュ制御装置１４・・・メ
モリ・アクセス制御装置 １５・・・ＤＭＡコントローラ １６・・・制御プロセッサ ３６ａ〜３６ｎ・・・フラグ・レジスタ′−ぐ・ン ゛・Ｎじ／ 本も咽の原理図 第　１　図

Claims (1)

1. 【特許請求の範囲】 システム・バス（５）に接続し、中央処理装置（１）と
   共用する共用メモリ（１０）とシステム・バス（５）を
   介さずにアクセスできる専用メモリ（１１）とをサブ・
   チャネル毎に設けたフラグ、レジスタ（３６ａ〜３６ｎ
   ）によりアクセス制御するメモリ・アクセス制御装置（
   １４）に於けるＤＭＡコントローラ（１５）のメモリ・
   アクセス制御方式において、 共用メモリ（１０）と専用メモリ（１１）のアドレス空
   間を同一にし、前記フラグ・レジスタ（３６ａ〜３６ｎ
   ）がセットされているときは、システム・バス（５）へ
   のアクセスを要求し、システム・バス（５）の使用権が
   得られたときは共用メモリ（１０）と専用メモリ（１１
   ）の双方にアドレスを送出し、応答のあったメモリとの
   間でデータ転送を行うようにし、一方、前記フラグがリ
   セットされているときは、専用メモリ（１１）のみをア
   クセスするようにし、前記フラグ・レジスタ（３６ａ〜
   ３６ｎ）は対応するＤＭＡサブ・チャネルのアドレス・
   レジスタが書換えられたときにセットし、メモリ・アク
   セスの際に専用メモリ（１１）から応答があった時にリ
   セットするようにしたことを特徴とするメモリ・アクセ
   ス制御装置に於けるＤＭＡコントローラのメモリ・アク
   セス制御方式。