JPH11194995A - Ｄｒａｍ内蔵マイクロプロセッサ及びｄｒａｍ内蔵マイクロプロセッサのデータ転送方法 - Google Patents

Ｄｒａｍ内蔵マイクロプロセッサ及びｄｒａｍ内蔵マイクロプロセッサのデータ転送方法

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JPH11194995A
JPH11194995A JP9361306A JP36130697A JPH11194995A JP H11194995 A JPH11194995 A JP H11194995A JP 9361306 A JP9361306 A JP 9361306A JP 36130697 A JP36130697 A JP 36130697A JP H11194995 A JPH11194995 A JP H11194995A
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Mamoru Sakukawa
守 作川
Hiroiku Kondou
弘郁 近藤
Naoto Okumura
直人 奥村
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 データ転送が装置全体の処理速度を向上させ
ることに対してボトルネックとなり、しかも、システム
バス３のデータ転送能力は規格で定められているため、
システムバス３のデータ転送能力を自由に高めることが
できず、結局、装置全体の処理速度を向上させることが
できない課題があった。 【解決手段】 バスインタフェースユニット１４による
データ入力回数がｐ回に到達すると、バッファ１４ａに
蓄積されたデータをシステムバス１３ａよりデータ転送
能力が高い内部バス１５を介してＤＲＡＭ１６に転送す
る一方、ＤＲＡＭ１６に格納されたＣＰＵ１７の処理結
果を内部バス１５を介して取得し、その処理結果をシス
テムバス１３ａに出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、例えば画像処理
システムのように大量のデータを処理するシステムにお
いて使用されるＤＲＡＭ内蔵マイクロプロセッサ及びＤ
ＲＡＭ内蔵マイクロプロセッサのデータ転送方法に関す
るものである。
【０００２】
【従来の技術】図１２は従来のＤＲＡＭ内蔵マイクロプ
ロセッサを示す構成図であり、図において、１は画像を
撮影するカメラ、２はカメラ１により撮影された画像の
データを入力し、そのデータを入力するとシステムバス
３のマスタとなり、ＤＲＡＭ４へのアクセス信号を出力
する画像入力部、３はシステムバス、４はシステムバス
３に接続されたＤＲＡＭ、８は画像入力部２から割込信
号を受けると、画像入力部２により入力されたデータを
システムバス３を介してＤＲＡＭ４に転送する転送機能
と、ＤＲＡＭ４に格納された処理結果をシステムバス３
を介して画像出力部６に転送する転送機能とを有するバ
スインタフェースユニット、６はＣＰＵ５により転送さ
れた処理結果を出力する画像出力部、７は画像出力部６
から出力された処理結果に基づいて画像を表示する表示
装置、５はＤＲＡＭ４に転送されたデータに画像処理を
施し、その処理結果をそのＤＲＡＭ４に格納する処理機
能を有するＣＰＵである。
【０００３】次に動作について説明する。まず、カメラ
１が画像を撮影すると、画像入力部２がカメラ１に撮影
された画像のデータを入力し、ＤＲＡＭ４への転送要求
をバスインタフェースユニット８に出力する。そして、
画像入力部２からＤＲＡＭ４への転送要求が出力される
と、バスインタフェースユニット８が画像入力部２によ
り入力されたデータをシステムバス３を介してＤＲＡＭ
４に転送する。ただし、画像のデータのデータ数は大量
であるため、例えば、システムバス３が３２ビットのデ
ータを一度に転送する能力がある場合には、画像のデー
タ数を３２で割った回数分だけデータの転送を繰り返す
必要がある。
【０００４】そして、ＣＰＵ５は、ＤＲＡＭ４に格納さ
れたデータに画像処理等を施し、その処理結果をそのＤ
ＲＡＭ４に再度格納する処理を実行する。そして、画像
出力部６がバスインタフェースユニット８に対して処理
結果の転送要求を出力すると、バスインタフェースユニ
ット８はＤＲＡＭ４からシステムバス３を介して画像出
力部６に転送する。これにより、画像出力部６がその処
理結果を表示装置７に出力し、その処理結果に基づく画
像が表示装置７に表示されることになる。
【０００５】
【発明が解決しようとする課題】従来のＤＲＡＭ内蔵マ
イクロプロセッサは以上のように構成されているので、
装置全体の処理速度を向上させる必要がある場合、一般
的にはＣＰＵ５の処理能力を向上させれば足りるが、画
像のデータのように大量のデータを取り扱う場合には、
ＣＰＵ５の処理能力を向上させても、画像入力部２から
ＤＲＡＭ４に対するデータ転送の処理と、ＤＲＡＭ４か
ら画像出力部６に対するデータ転送の処理が交互にシス
テムバス３を占有する必要がある関係上、システムバス
３の使用頻度が高くなり、そのため、かかるデータ転送
が装置全体の処理速度を向上させることに対してボトル
ネックとなり、しかも、システムバス３の転送能力の向
上には限度があり、システムバス３のデータ転送能力を
自由に高めることができず、結局、装置全体の処理速度
を向上させることができないなどの課題があった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、大量のデータを取り扱う場合で
も、装置全体の処理速度を向上させることができるＤＲ
ＡＭ内蔵マイクロプロセッサ及びＤＲＡＭ内蔵マイクロ
プロセッサのデータ転送方法を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るＤＲＡＭ
内蔵マイクロプロセッサは、入力手段によるデータ入力
回数が２回以上の所定回数に到達すると、バッファに蓄
積されたデータを外部伝送路よりデータ転送能力が高い
内部伝送路を介してＤＲＡＭに転送する一方、ＤＲＡＭ
に格納されたデータを内部伝送路を介して取得し、その
データを外部伝送路に出力するようにしたものである。
【０００８】この発明に係るＤＲＡＭ内蔵マイクロプロ
セッサは、入力手段によるデータ入力回数が２回以上の
所定回数に到達すると、バッファに蓄積されたデータを
外部伝送路よりデータ転送能力が高い内部伝送路を介し
てＤＲＡＭに転送する一方、ＤＲＡＭに格納されたＣＰ
Ｕの処理結果を内部伝送路を介して取得し、その処理結
果を外部からの要求に応じて外部伝送路に出力するよう
にしたものである。
【０００９】この発明に係るＤＲＡＭ内蔵マイクロプロ
セッサは、内部伝送路のバス幅を外部伝送路のバス幅の
２倍以上にするようにしたものである。
【００１０】この発明に係るＤＲＡＭ内蔵マイクロプロ
セッサは、入力手段がデータを蓄積するバッファのデー
タ蓄積容量を、内部伝送路が一度にデータを転送するこ
とができるデータ量と等しく又は整数倍とするようにし
たものである。
【００１１】この発明に係るＤＲＡＭ内蔵マイクロプロ
セッサは、ＤＲＡＭへのアクセスとしてページモードア
クセス又はそれに類するアクセスを可能にしたものであ
る。
【００１２】この発明に係るＤＲＡＭ内蔵マイクロプロ
セッサは、出力手段がＤＲＡＭから取得したデータをシ
リアルデータに変換し、そのシリアルデータを外部伝送
路に出力するようにしたものである。
【００１３】この発明に係るＤＲＡＭ内蔵マイクロプロ
セッサは、転送手段がデータをＤＲＡＭに転送する際、
そのデータを出力手段に転送するようにしたものであ
る。
【００１４】この発明に係るＤＲＡＭ内蔵マイクロプロ
セッサは、ＤＲＡＭが複数のバンクから構成されたもの
である。
【００１５】この発明に係るＤＲＡＭ内蔵マイクロプロ
セッサのデータ転送方法は、外部伝送路からのデータ入
力回数が２回以上の所定回数に到達すると、バッファに
蓄積されたデータを外部伝送路よりデータ転送能力が高
い内部伝送路を介してＤＲＡＭに転送する一方、そのＤ
ＲＡＭに格納されたデータを内部伝送路を介して取得
し、そのデータを外部伝送路に出力するようにしたもの
である。
【００１６】この発明に係るＤＲＡＭ内蔵マイクロプロ
セッサのデータ転送方法は、外部伝送路からのデータ入
力回数が２回以上の所定回数に到達すると、バッファに
蓄積されたデータを外部伝送路よりデータ転送能力が高
い内部伝送路を介してＤＲＡＭに転送する一方、そのＤ
ＲＡＭに格納されたＣＰＵの処理結果を内部伝送路を介
して取得し、その処理結果を外部伝送路に出力するよう
にしたものである。
【００１７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＤ
ＲＡＭ内蔵マイクロプロセッサを示す構成図であり、図
において、１１は画像を撮影するカメラ、１２はカメラ
１１により撮影された画像のデータを入力し、その画像
のデータをＣＰＵ１７に処理させるために、ＤＲＡＭ１
６にデータを転送する画像入力部、１３ａは画像入力部
１２が上記の処理をするために、バスインタフェースユ
ニット１４と接続されたシステムバス（外部伝送路）、
１４は画像入力部１２からのデータ転送要求６２を受け
て、システムバス１３ａからデータを入力する機能と、
ＣＰＵ１７から外部メモリ５２や周辺Ｉ／Ｏ５３への命
令リードやオペランドアクセスするため、システムバス
１３ａを使った転送を行う機能を有するバスインタフェ
ースユニット（入力手段）、１４ａはバスインタフェー
スユニット１４が一度に入力するデータ数がｎビットで
ある場合には、ｎ×ｐビット分のデータを蓄積する容量
を有するバッファである。
【００１８】また、１５はＤＲＡＭ内蔵マイクロプロセ
ッサ５４内の内部バスであり、システムバス１３ａ，１
３ｂよりもデータ転送能力が高い（例えば、バス幅が広
く、また、動作周波数等が高い）内部バス（内部伝送
路）、１６は内部バス１５に接続されたＤＲＡＭであ
り、ＣＰＵ１７，バスインタフェースユニット１４，１
８からアクセスされる。１７はＤＲＡＭ１６に命令やデ
ータがある場合は、内部バス制御部５１を介してＤＲＡ
Ｍ１６にアクセスし、外部メモリ５２や周辺Ｉ／Ｏ５３
にアクセスする場合は、バスインタフェースユニット１
４に要求を出力する機能を有するＣＰＵ（転送手段、処
理手段、出力手段）である。
【００１９】また、１８は画像出力部１９からの要求を
受けて、ＤＲＡＭ１６にアクセスし、バッファ１８ａに
データを格納した後、システムバス１３ｂへデータを出
力する機能を有するバスインタフェースユニット（出力
手段）、１８ａはバスインタフェースユニット１８が一
度に出力するデータ数がｎビットである場合には、ｎ×
ｐビット分のデータを蓄積する容量を有するバッファ、
１９はＣＰＵ１７が処理した結果が格納されているＤＲ
ＡＭ１６からデータを入力するためにバスインタフェー
スユニット１８に転送を要求し、システムバス１３ｂか
らデータを入力して表示装置２０に出力する画像出力
部、２０は画像出力部１９から出力されたデータを表示
する表示装置、１３ｂはバスインタフェースユニット１
８と画像出力部１９を接続するシステムバス（外部伝送
路）である。
【００２０】５１はＤＲＡＭ１６をアクセスするための
制御信号を生成する機能と、バスインタフェースユニッ
ト１４，１８やＣＰＵ１７からの要求を調停する機能を
有する内部バス制御部、５２はＣＰＵ１７がアクセスす
る外部メモリ、５３はＣＰＵ１７がアクセスする周辺Ｉ
／Ｏ、５４はＤＲＡＭ内蔵マイクロプロセッサである。
６１はバスインタフェースユニット１８からデータを画
像出力部１９に転送するためのインタフェース信号であ
り、転送要求許可とリード・ライトなどが含まれる。６
２は画像入力部１２からデータをバスインタフェースユ
ニット１４に転送するためのインタフェース信号であ
り、転送要求許可とリード・ライトなどが含まれる。６
３はバスインタフェースユニット１４から内部バス１５
を介してデータをＤＲＡＭ１６に転送するためのインタ
フェース信号であり、転送要求許可とリード・ライトな
どが含まれる。６４はＣＰＵ１７がＤＲＡＭ１６をアク
セスするためのインタフェース信号であり、転送要求許
可とリード・ライトなどが含まれる。６５はバスインタ
フェースユニット１４，１８やＣＰＵ１７からの要求を
調停するため内部バス制御部５１から出力されるＤＲＡ
Ｍ制御信号、６６はＤＲＡＭ１６から内部バス１５を介
してデータをバスインタフェースユニット１８に転送す
るためのインタフェース信号であり、転送要求許可とリ
ード・ライトなどが含まれる。なお、図２はこの発明の
実施の形態１によるＤＲＡＭ内蔵マイクロプロセッサの
データ転送方法を示すフローチャートである。
【００２１】次に動作について説明する。まず、カメラ
１１が画像を撮影すると、画像入力部１２がカメラ１１
に撮影された画像のデータを入力して、ＤＲＡＭ１６へ
の転送要求をバスインタフェースユニット１４に出力
し、要求が受け付けられるとその画像のデータをシステ
ムバス１３ａに出力する。そして、システムバス１３ａ
に画像のデータが出力されると、バスインタフェースユ
ニット１４がシステムバス１３ａから画像のデータを入
力するとともに、その画像のデータをバッファ１４ａに
蓄積する（ステップＳＴ１）。ただし、バスインタフェ
ースユニット１４は、画像のデータのデータ入力回数が
ｐ回に到達し（ｐ≧２）、バッファ１４ａがデータで満
たされてｆｕｌｌ状態（これ以上、データを蓄積するこ
とができない状態）になると、バッファ１４ａに蓄積さ
れた画像のデータをＤＲＡＭ１６に転送する（ステップ
ＳＴ２，ＳＴ３）。
【００２２】このようにして画像のデータがバスインタ
フェースユニット１４からＤＲＡＭ１６に転送される
が、内部バス１５は、システムバス１３ａと比較して、
バス幅を拡大等してデータ転送能力を高めることが容易
にできるため（システムバス１３ａは、コストと消費電
力の観点からデータ転送能力を高めることが困難であ
る）、内部バス１５は、システムバス１３ａのバス幅の
ｍ倍（ｍ≧２）のバス幅を有している。また、システム
バス１３ａの動作周波数のｎ倍（ｎ≧２）の動作周波数
で動作が可能である。
【００２３】これにより、内部バス１５のデータ転送能
力は、システムバス１３ａのデータ転送能力のｍ倍とな
り、バスインタフェースユニット１４とＤＲＡＭ１６間
のアクセス頻度が従来のものと比べて１／ｍとなり、Ｄ
ＲＡＭ１６のアイドル状態が長くなる。具体的には、例
えば、システムバス１３ａが一度にデータを転送できる
ビット数が３２ビットであって、ｍ＝８とした場合に
は、内部バス１５が一度のデータを転送できるビット数
が２５６ビット（＝３２×８）となるため、内部バス１
５のデータ転送能力がシステムバス１３ａのデータ転送
能力の８倍となり、バスインタフェースユニット１４と
ＤＲＡＭ１６間のアクセス頻度を従来のものと比べて１
／８に抑制することができる。
【００２４】そして、ＣＰＵ１７は、ＤＲＡＭ１６に格
納されたデータに画像処理等を施し、その処理結果をそ
のＤＲＡＭ１６に格納する（ステップＳＴ４）。そし
て、画像出力部１９からの要求に応じてバスインタフェ
ースユニット１８は、ＤＲＡＭ１６をアクセスして処理
結果をバッファ１８ａに転送し、システムバス１３ｂに
出力する（ステップＳＴ５）。ただし、この実施の形態
１では、ＣＰＵ１７がデータに画像処理等を施すものを
示しているが、そのデータに基づいて画像処理以外の処
理を実行してもよく、また、如何なる処理も実行しない
ようにしてもよい。
【００２５】そして、ＤＲＡＭ１６に格納されたＣＰＵ
１７の処理結果が、画像出力部１９からの要求に応じて
バスインタフェースユニット１８がバッファ１８ａに蓄
積した後、その処理結果を順次システムバス１３ｂを介
して画像出力部１９に出力する（ステップＳＴ６）。即
ち、システムバス１３ｂのデータ転送能力が内部バス１
５のデータ転送能力より低い関係上、バッファ１８ａに
転送された処理結果を一度にシステムバス１３ｂに出力
することができないので、例えば、バッファ１８ａに転
送された処理結果が２５６ビットのデータであれば、２
５６ビットの処理結果を８回に分けて（ｍ＝８の場
合）、システムバス１３ａに出力する。そして、バスイ
ンタフェースユニット１８からＣＰＵ１７の処理結果が
転送されると、画像出力部１９がその処理結果を表示装
置２０に出力し、その処理結果に基づく画像が表示装置
２０に表示されることになる。
【００２６】以上で明らかなように、この実施の形態１
によれば、バスインタフェースユニット１４によるデー
タ入力回数がｐ回に到達すると、バッファ１４ａに蓄積
されたデータをシステムバス１３ａよりデータ転送能力
が高い内部バス１５を介してＤＲＡＭ１６に転送する一
方、ＤＲＡＭ１６に格納されたＣＰＵ１７の処理結果を
内部バス１５を介して取得し、その処理結果をシステム
バス１３ｂに出力するように構成したので、画像のデー
タのように大量のデータを取り扱う場合でも、データの
転送がボトルネックにならなくなり、その結果、装置全
体の処理速度を向上させることができる効果を奏する。
【００２７】実施の形態２．上記実施の形態１では、バ
ッファ１４ａのデータ蓄積容量と内部バス１５のバス幅
の関係については特に言及していないが、ｐ＝ｍとなる
ように、バッファ１４ａのデータ蓄積容量と内部バス１
５のバス幅を設定した場合には、バスインタフェースユ
ニット１４におけるデータの管理やＣＰＵ１７における
データ転送の管理等が容易になる効果を奏する。
【００２８】実施の形態３．上記実施の形態１では、バ
スインタフェースユニット１４がＣＰＵ１７に対してデ
ータの転送要求を出力し、ＣＰＵ１７がデータを転送す
るものについて示したが、ＣＰＵ１７の命令フェッチ、
ＣＰＵ１７のオペランドアクセス、図示せぬシステムバ
スマスタからのアクセス要求等により、ＣＰＵ１７等が
データを転送するようにしてもよく、上記実施の形態１
と同様の効果を奏することができる。
【００２９】実施の形態４．図３はこの発明の実施の形
態４によるＤＲＡＭ内蔵マイクロプロセッサを示す構成
図であり、また、図４は内部バスコントローラ周辺の詳
細を示す構成図であり、図において、図１のものと同一
符号は同一または相当部分を示すので説明を省略する。
２１はチップセレクト信号ＣＳを受信すると、ＤＲＡＭ
１６に格納されているＣＰＵ１７の処理結果をバースト
リードし、その処理結果を内部バス１５を介して出力バ
ッファ２２のキューｑ０〜ｑ３に転送等する内部バスコ
ントローラ（出力出段）、２２は内部バスコントローラ
２１の制御のもとでＣＰＵ１７の処理結果をシステムバ
ス１３ａに出力する出力バッファ（出力手段）、２３は
アドレスを比較する比較器である。
【００３０】次に動作について説明する。上記実施の形
態１では、ＣＰＵ１７がＤＲＡＭ１６に格納されている
データをバスインタフェースユニット１８に転送する
際、ＤＲＡＭ１６のアクセス方法については特に言及し
ていないが、通常は、ＣＰＵ１７が一度に取得できるデ
ータ数を越える大量のデータが格納されている場合、Ｃ
ＰＵ１７がそれぞれＤＲＡＭ１６をアクセスするごとに
転送するデータのアドレスを指定して、データを読み込
む必要がある。
【００３１】そこで、この実施の形態４では、ＤＲＡＭ
１６の格納内容をページ転送、即ち、最初にＤＲＡＭ１
６のアドレスを指定した後は、アドレスの指定を不要に
する転送方法を採用することにより、データ転送の高速
化を図るものである。ここでは、例えば、システムバス
１３ａのデータ転送能力が１６ビット、内部バス１５の
データ転送能力が２５６ビット、ＤＲＡＭ１６には１ペ
ージが１０２４ビットのデータが複数ページ格納されて
いる場合を例にとって説明する。まず、クロック信号Ｃ
ＬＫに同期してチップセレクト信号ＣＳ及びＤＲＡＭ１
６のアドレスＡを受信すると、内部バスコントローラ２
１が、図５に示すように、チップセレクト信号ＣＳのア
サート時にサンプリングしたアドレスを含む１ページ分
（１０２４ビット）のデータをバーストリードし、その
データを内部バス１５を介して出力バッファ２２のキュ
ーｑ０〜ｑ３に転送する。
【００３２】そして、内部バスコントローラ２１は、デ
ータを出力バッファ２２に転送すると、出力バッファ２
２のキューｑ０〜ｑ３に転送したデータを１６ビットず
つシステムバス１３ａを介して画像出力部１９に出力さ
せるが、その際、その出力するデータが同一ページ内の
データ、即ち、キューｑ０〜ｑ３に格納されているデー
タであるか否かを比較器２３を用いて判断し、キューｑ
０〜ｑ３に格納されているデータでない場合には、キュ
ーｑ０〜ｑ３の記憶内容をクリアーし、再度、ＤＲＡＭ
１６から１ページ分のデータをバーストリードし、同様
の処理を繰り返す。なお、図５は、再度、バーストリー
ドする際には、データの転送サイクルＤＣが一旦“Ｈ”
になって転送待ち状態となり、出力バッファ２２のキュ
ーｑ０〜ｑ３が一杯になると転送を再開することを示し
ている。
【００３３】以上で明らかなように、この実施の形態４
によれば、ＤＲＡＭ１６の格納内容を取得してシステム
バス１３ａに出力する際、ＤＲＡＭ１６の格納内容をペ
ージ転送するように構成したので、画像のデータのよう
に大量のデータを取り扱う場合に、データ転送の高速化
を図ることができる効果を奏する。
【００３４】実施の形態５．上記実施の形態４では、ペ
ージ転送する際に最初にアドレスを指定するものについ
て示したが、図６に示すように、制御レジスタ２４がア
ドレスを指定し、キューｑ０〜ｑ３が空になると、イン
クリメンタ２５が制御レジスタ２４のアドレスをインク
リメントしてアドレスを生成するようにしてもよい。な
お、画像出力部１９に対するデータの出力はチップセレ
クト信号ＣＳのアサートによって開始される。この実施
の形態５によれば、上記実施の形態４と同様にデータ転
送の高速化を図ることができるとともに、アドレスを入
力する端子を削減することができる効果を奏する。
【００３５】実施の形態６．上記実施の形態１から実施
の形態５では、バスインタフェースユニット１８又は出
力バッファ２２がパラレル信号線であるシステムバス１
３ａを介してデータを画像出力部１９に出力するものに
ついて示したが、図７に示すように、ＤＲＡＭ１６に格
納されているデータを一旦バッファ２６ａに蓄積したの
ち、シフトレジスタ２６ｂから１ビットずつシリアル信
号線（外部伝送路）２７を介して画像出力部１９に出力
するシリアル出力部（出力手段）２６を設けるようにし
てもよい。これにより、上記実施の形態１から実施の形
態５よりも、ＤＲＡＭ内蔵マイクロプロセッサの入出力
端子の数を低減することができる効果を奏する。なお、
２８はアクセスするアドレスを生成するアドレス生成部
であり、また、２９はアドレス生成部２８のアドレスを
インクリメントするインクリメンタである。
【００３６】実施の形態７．上記実施の形態１から実施
の形態６では、画像入力部１２により入力された画像の
データを一旦ＤＲＡＭ１６に格納したのち、ＤＲＡＭ１
６に格納されたデータを画像出力部１９に出力するもの
について示したが、バスインタフェースユニット１４の
バッファ１４ａに蓄積されたデータを直接バスインタフ
ェースユニット１８のバッファ１８ａに転送するように
してもよく、さらに、データ転送の高速化を図ることが
できる効果を奏する。
【００３７】実施の形態８．図８はこの発明の実施の形
態８によるＤＲＡＭ内蔵マイクロプロセッサを示す構成
図であり、図１のものと同一符号は同一または相当部分
を示すので説明を省略する。３０は記憶領域が分割され
たＤＲＡＭであり、バスインタフェースユニット１４の
バッファ１４ａに蓄積されたデータを格納するバンク領
域Ａと、ＣＰＵ１７の処理結果を格納するバンク領域Ｂ
とを有する。
【００３８】次に動作について説明する。上記実施の形
態１等では、ＤＲＡＭ１６に対するデータの転送処理
（ここでは、転送処理Ａという）を実行したのち、ＣＰ
Ｕ１７が画像処理を実行し、その処理結果を画像出力部
１９に転送する転送処理（ここでは、転送処理Ｂとい
う）を実行するようにしているので、各処理を並列に処
理することができないが、図８に示すように、ＤＲＡＭ
３０の記憶領域をバスインタフェースユニット１４のバ
ッファ１４ａに蓄積されたデータを格納する専用のバン
ク領域Ａと、ＣＰＵ１７の処理結果を格納する専用のバ
ンク領域Ｂとに分割した場合、各バンク領域のアクセス
を独立に行えるので、図９に示すように、転送処理Ａ
と、画像処理と、転送処理Ｂとを独立に並列して実行す
ることができるようになり、その結果、ページヒット率
が向上して、さらにデータ転送の高速化を図ることがで
きる効果を奏する。なお、図１０はＤＲＡＭ３０のメモ
リマップの一例を示すマップ図である。
【００３９】実施の形態９．上記実施の形態１から実施
の形態８では、ＤＲＡＭ内蔵マイクロプロセッサが単独
で使用されるものについて示したが、図１１に示すよう
に、複数のＤＲＡＭ内蔵マイクロプロセッサを接続して
使用するようにしてもよい。このように、複数のＤＲＡ
Ｍ内蔵マイクロプロセッサを接続して使用する場合、各
プロセッサ間のバスは内部バス１５と同様のバスを使用
することができるので、バスアクセスがボトルネックと
なることが少なく、プロセッサの数に見合う高速化を図
ることができる効果を奏する。なお、ＤＲＡＭ内蔵マイ
クロプロセッサのバスインタフェースユニット１８をメ
モリアドレス空間にマッピングすると、ＤＲＡＭ１６を
介さずに他のＤＲＡＭ内蔵マイクロプロセッサにデータ
を転送することができ、データ転送の高速化を図ること
ができる。因みに、３１〜３４はＤＭＡコントローラな
どの周辺機器である。
【００４０】実施の形態１０．上記実施の形態１等で
は、データ転送の方向が変化しない場合（バスインタフ
ェースユニット１４がデータを入力して、バスインタフ
ェースユニット１８がデータを出力する）について示し
たが、ＤＲＡＭ内蔵マイクロプロセッサの他に、システ
ムバス１３ａのバスコントローラを２つ設け、データの
転送方向を変化させるようにしてもよい。なお、この場
合、システムバス１３ａに接続される各周辺機器は同じ
もので実現できるので、簡単な制御でシステムを実現す
ることができる。
【００４１】
【発明の効果】以上のように、この発明によれば、入力
手段によるデータ入力回数が２回以上の所定回数に到達
すると、バッファに蓄積されたデータを外部伝送路より
データ転送能力が高い内部伝送路を介してＤＲＡＭに転
送する一方、ＤＲＡＭに格納されたデータを内部伝送路
を介して取得し、そのデータを外部伝送路に出力するよ
うに構成したので、画像のデータのように大量のデータ
を取り扱う場合でも、データの転送がボトルネックにな
らなくなり、その結果、装置全体の処理速度を向上させ
ることができる効果がある。
【００４２】この発明によれば、入力手段によるデータ
入力回数が２回以上の所定回数に到達すると、バッファ
に蓄積されたデータを外部伝送路よりデータ転送能力が
高い内部伝送路を介してＤＲＡＭに転送する一方、ＤＲ
ＡＭに格納されたＣＰＵの処理結果を内部伝送路を介し
て取得し、その処理結果を外部伝送路に出力するように
構成したので、画像のデータのように大量のデータを取
り扱う場合でも、データの転送がボトルネックにならな
くなり、その結果、装置全体の処理速度を向上させるこ
とができる効果がある。
【００４３】この発明によれば、内部伝送路のバス幅が
外部伝送路のバス幅の２倍以上になるように構成したの
で、データ転送に伴うＤＲＡＭのアクセス頻度が低下
し、データ転送の高速化が図れる効果がある。
【００４４】この発明によれば、入力手段がデータを蓄
積するバッファのデータ蓄積容量を、内部伝送路が一度
にデータを転送することができるデータ量と等しくする
ように構成したので、入力手段におけるデータの管理や
転送手段におけるデータ転送の管理等が容易になる効果
がある。
【００４５】この発明によれば、出力手段がＤＲＡＭの
格納内容を取得して外部伝送路に出力する際、ＤＲＡＭ
の格納内容をページ転送するように構成したので、画像
のデータのように大量のデータを取り扱う場合に、デー
タ転送の高速化を図ることができる効果がある。
【００４６】この発明によれば、出力手段がＤＲＡＭか
ら取得したデータをシリアルデータに変換し、そのシリ
アルデータを外部伝送路に出力するように構成したの
で、ＤＲＡＭ内蔵マイクロプロセッサの入出力端子の数
を低減することができる効果がある。
【００４７】この発明によれば、転送手段がデータをＤ
ＲＡＭに転送する際、そのデータを出力手段に転送する
ように構成したので、さらにデータ転送の高速化を図る
ことができる効果がある。
【００４８】この発明によれば、ＤＲＡＭの記憶領域を
分割して、転送手段がデータを格納するバンク領域と、
処理手段が処理結果を格納するバンク領域とを設けるよ
うに構成したので、転送手段の処理と、処理手段の処理
と、出力手段の処理とを独立に並列して実行することが
できるようになり、その結果、ページヒット率が向上し
て、さらにデータ転送の高速化を図ることができる効果
がある。
【００４９】この発明によれば、外部伝送路からのデー
タ入力回数が２回以上の所定回数に到達すると、バッフ
ァに蓄積されたデータを外部伝送路よりデータ転送能力
が高い内部伝送路を介してＤＲＡＭに転送する一方、そ
のＤＲＡＭに格納されたデータを内部伝送路を介して取
得し、そのデータを外部伝送路に出力するように構成し
たので、画像のデータのように大量のデータを取り扱う
場合でも、データの転送がボトルネックにならなくな
り、その結果、装置全体の処理速度を向上させることが
できる効果がある。
【００５０】この発明によれば、外部伝送路からのデー
タ入力回数が２回以上の所定回数に到達すると、バッフ
ァに蓄積されたデータを外部伝送路よりデータ転送能力
が高い内部伝送路を介してＤＲＡＭに転送する一方、そ
のＤＲＡＭに格納されたＣＰＵの処理結果を内部伝送路
を介して取得し、その処理結果を外部伝送路に出力する
ように構成したので、画像のデータのように大量のデー
タを取り扱う場合でも、データの転送がボトルネックに
ならなくなり、その結果、装置全体の処理速度を向上さ
せることができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＤＲＡＭ内蔵
マイクロプロセッサを示す構成図である。
【図２】 この発明の実施の形態１によるＤＲＡＭ内蔵
マイクロプロセッサのデータ転送方法を示すフローチャ
ートである。
【図３】 この発明の実施の形態４によるＤＲＡＭ内蔵
マイクロプロセッサを示す構成図である。
【図４】 内部バスコントローラ周辺の詳細を示す構成
図である。
【図５】 データ転送を説明する波形図である。
【図６】 内部バスコントローラ周辺の詳細を示す構成
図である。
【図７】 この発明の実施の形態６によるＤＲＡＭ内蔵
マイクロプロセッサを示す構成図である。
【図８】 この発明の実施の形態８によるＤＲＡＭ内蔵
マイクロプロセッサを示す構成図である。
【図９】 処理の流れを説明する説明図である。
【図１０】 ＤＲＡＭ３０のメモリマップの一例を示す
メモリマップ図である。
【図１１】 複数のＤＲＡＭ内蔵マイクロプロセッサを
接続して使用する場合の一例を示す構成図である。
【図１２】 従来のＤＲＡＭ内蔵マイクロプロセッサを
示す構成図である。
【符号の説明】
１３ａ，１３ｂ システムバス（外部伝送路）、１４
バスインタフェースユニット（入力手段）、１４ａ，１
８ａ バッファ、１５ 内部バス（内部伝送路）、１
６，３０ ＤＲＡＭ、１７ ＣＰＵ（転送手段、処理手
段、出力手段）、１８ バスインタフェースユニット
（出力手段）、２１ 内部バスコントローラ（出力手
段）、２２ 出力バッファ（出力手段）、２６ シリア
ル出力部（出力手段）、２７ シリアル信号線（外部伝
送路）。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 外部伝送路からデータを入力するととも
    に、そのデータをバッファに蓄積する入力手段と、上記
    入力手段によるデータ入力回数が２回以上の所定回数に
    到達すると、上記バッファに蓄積されたデータを上記外
    部伝送路よりデータ転送能力が高い内部伝送路を介して
    ＤＲＡＭに転送する転送手段と、上記ＤＲＡＭに格納さ
    れたデータを上記内部伝送路を介して取得し、そのデー
    タを上記外部伝送路に出力する出力手段とを備えたＤＲ
    ＡＭ内蔵マイクロプロセッサ。
  2. 【請求項２】 外部伝送路からデータを入力するととも
    に、そのデータをバッファに蓄積する入力手段と、上記
    入力手段によるデータ入力回数が２回以上の所定回数に
    到達すると、上記バッファに蓄積されたデータを上記外
    部伝送路よりデータ転送能力が高い内部伝送路を介して
    ＤＲＡＭに転送する転送手段と、上記ＤＲＡＭに格納さ
    れたデータに基づいて所定の処理を実行し、その処理結
    果をそのＤＲＡＭに格納する処理手段と、上記ＤＲＡＭ
    に格納された処理結果を上記内部伝送路を介して取得
    し、その処理結果を上記外部伝送路に出力する出力手段
    とを備えたＤＲＡＭ内蔵マイクロプロセッサ。
  3. 【請求項３】 内部伝送路は、外部伝送路のバス幅より
    ２倍以上のバス幅を有することを特徴とする請求項１ま
    たは請求項２記載のＤＲＡＭ内蔵マイクロプロセッサ。
  4. 【請求項４】 入力手段がデータを蓄積するバッファの
    データ蓄積容量は、内部伝送路が一度にデータを転送す
    ることができるデータ量に等しい容量若しくは整数倍の
    容量であることを特徴とする請求項１から請求項３のう
    ちのいずれか１項記載のＤＲＡＭ内蔵マイクロプロセッ
    サ。
  5. 【請求項５】 出力手段はＤＲＡＭの格納内容を取得し
    て外部伝送路に出力する際、上記ＤＲＡＭの格納内容を
    ページモードアクセスあるいはそれに類するアクセスを
    することを特徴とする請求項１または請求項２記載のＤ
    ＲＡＭ内蔵マイクロプロセッサ。
  6. 【請求項６】 出力手段はＤＲＡＭから取得したデータ
    をシリアルデータに変換し、そのシリアルデータを外部
    伝送路に出力することを特徴とする請求項１または請求
    項２記載のＤＲＡＭ内蔵マイクロプロセッサ。
  7. 【請求項７】 転送手段はデータをＤＲＡＭに転送する
    際、そのデータを出力手段に転送することを特徴とする
    請求項１または請求項２記載のＤＲＡＭ内蔵マイクロプ
    ロセッサ。
  8. 【請求項８】 ＤＲＡＭの記憶領域を分割して、転送手
    段がデータを格納するバンク領域と、処理手段が処理結
    果を格納するバンク領域とを設けたことを特徴とする請
    求項２記載のＤＲＡＭ内蔵マイクロプロセッサ。
  9. 【請求項９】 外部伝送路からデータを入力して、その
    データをバッファに蓄積し、その外部伝送路からのデー
    タ入力回数が２回以上の所定回数に到達すると、そのバ
    ッファに蓄積されたデータをその外部伝送路よりデータ
    転送能力が高い内部伝送路を介してＤＲＡＭに転送する
    一方、そのＤＲＡＭに格納されたデータをその内部伝送
    路を介して取得し、そのデータをその外部伝送路に出力
    するＤＲＡＭ内蔵マイクロプロセッサのデータ転送方
    法。
  10. 【請求項１０】 外部伝送路からデータを入力して、そ
    のデータをバッファに蓄積し、その外部伝送路からのデ
    ータ入力回数が２回以上の所定回数に到達すると、その
    バッファに蓄積されたデータをその外部伝送路よりデー
    タ転送能力が高い内部伝送路を介してＤＲＡＭに転送す
    るとともに、そのＤＲＡＭに格納されたデータに基づい
    て所定の処理を実行して、その処理結果をそのＤＲＡＭ
    に格納する一方、そのＤＲＡＭに格納された処理結果を
    その内部伝送路を介して取得し、その処理結果をその外
    部伝送路に出力するＤＲＡＭ内蔵マイクロプロセッサの
    データ転送方法。
JP9361306A 1997-12-26 1997-12-26 Ｄｒａｍ内蔵マイクロプロセッサ及びｄｒａｍ内蔵マイクロプロセッサのデータ転送方法 Pending JPH11194995A (ja)

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