JPH0233646A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0233646A JPH0233646A JP18490588A JP18490588A JPH0233646A JP H0233646 A JPH0233646 A JP H0233646A JP 18490588 A JP18490588 A JP 18490588A JP 18490588 A JP18490588 A JP 18490588A JP H0233646 A JPH0233646 A JP H0233646A
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- Japan
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- microprocessor unit
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- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 26
- 238000006243 chemical reaction Methods 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000002457 bidirectional effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高位マイクロプロセッサ−ユニットと周辺ＬＳ
Ｉとのデータ及び制御信号交換を高速化するデータ処理
装置に関するものである。
Ｉとのデータ及び制御信号交換を高速化するデータ処理
装置に関するものである。
従来の技術
マイクロプロセッサ−ユニットと複数の周辺ＬＳＩやそ
れらの複合化周辺ＬＳＩを用いて構成されるマイクロコ
ンピュータは、マイクロプロセッサ−ユニットのデータ
バスの多ビン化に伴なって、高速性及びアプリケーショ
ン面でその技％ｒｊ進歩に目ざましいものがある。
れらの複合化周辺ＬＳＩを用いて構成されるマイクロコ
ンピュータは、マイクロプロセッサ−ユニットのデータ
バスの多ビン化に伴なって、高速性及びアプリケーショ
ン面でその技％ｒｊ進歩に目ざましいものがある。
第５図に従来装置のマイクロプロセッサ−ユニットと周
辺ＬＳＩの接続形態をブロック図で示し、これを参照し
て説明する。
辺ＬＳＩの接続形態をブロック図で示し、これを参照し
て説明する。
マイクロプロセッサ−ユニット１からは各々アドレスバ
ス１０．データバス２．制御信号１６を介して、双方向
ラッチ１１．パストランシーバ３．４、同期制御デコー
ダ１７に接続される。双方向ラッチ１１は、アドレスバ
ス１２を介し・て、周辺ＬＳＩ８．９のアドレス信号及
びデコーダ１３へ接続される、デコーダ１３は周辺ＬＳ
Ｉ８．９へチップセレクト１４．１５を出力するように
接続される、バス、トランシーバ−３，４はデータバス
５に接続され、データバス５から必要なデータ幅で各々
データバス６．７として、周辺ＬＳＩに接続される。一
方、同期制御デコーダ１７からライト信号１８．リード
信号１つが出力され、周辺ＬＳＩ８．９に接続される。
ス１０．データバス２．制御信号１６を介して、双方向
ラッチ１１．パストランシーバ３．４、同期制御デコー
ダ１７に接続される。双方向ラッチ１１は、アドレスバ
ス１２を介し・て、周辺ＬＳＩ８．９のアドレス信号及
びデコーダ１３へ接続される、デコーダ１３は周辺ＬＳ
Ｉ８．９へチップセレクト１４．１５を出力するように
接続される、バス、トランシーバ−３，４はデータバス
５に接続され、データバス５から必要なデータ幅で各々
データバス６．７として、周辺ＬＳＩに接続される。一
方、同期制御デコーダ１７からライト信号１８．リード
信号１つが出力され、周辺ＬＳＩ８．９に接続される。
次にこの構成における動作を説明する。マイクロプロセ
ッサ−ユニット１からのアドレス出力及び制御信号出力
がアドレスバス１０．制御信号１６に現われる。アドレ
スバス１０に接続された双方向ラッチ１１を介してデコ
ーダ１３はチップセレクト１４．１５のいずれかをイネ
ーブルにし、周辺１．Ｓｉ２．９のいずれかをアクセス
可能状態にする。これと平行してアドレスバス１２から
周辺ＬＳＩへのアドレス信号と制御信号１６によって同
期制御デコーダ１７から生成されたライト信号１８、リ
ード信号１９のいずれ一方のイネーブル信号によって、
アクセス可能状態の周辺ＬＳＩ８．９のいずれかとライ
ト動作、リード動作が行なわれる。ライト動作時は、マ
イクロプロセッサ−ユニット１からはデータバス２．バ
スドライバー３．４及びデータバス６．７を介してデー
タがドライブ状態にあり、先の説明したアクセス可能状
態の周辺ＬＳＩに書き込まれる。リード動作時は、デー
タバス２．６．７ともトライステート状態で、バスドラ
イバー３，４はデータバス６．７側からデータバス２ｆ
ｌｌｌＩへ方向付けされる。アクセス可能状態の周辺Ｌ
ＳＩにリード信号１９が入ることによってこの周辺ＬＳ
Ｉはデータバス６又は７をドライブし、最終的にマイク
ロプロセッサ−ユニットによりデータバス２を介して読
み込まれる。
ッサ−ユニット１からのアドレス出力及び制御信号出力
がアドレスバス１０．制御信号１６に現われる。アドレ
スバス１０に接続された双方向ラッチ１１を介してデコ
ーダ１３はチップセレクト１４．１５のいずれかをイネ
ーブルにし、周辺１．Ｓｉ２．９のいずれかをアクセス
可能状態にする。これと平行してアドレスバス１２から
周辺ＬＳＩへのアドレス信号と制御信号１６によって同
期制御デコーダ１７から生成されたライト信号１８、リ
ード信号１９のいずれ一方のイネーブル信号によって、
アクセス可能状態の周辺ＬＳＩ８．９のいずれかとライ
ト動作、リード動作が行なわれる。ライト動作時は、マ
イクロプロセッサ−ユニット１からはデータバス２．バ
スドライバー３．４及びデータバス６．７を介してデー
タがドライブ状態にあり、先の説明したアクセス可能状
態の周辺ＬＳＩに書き込まれる。リード動作時は、デー
タバス２．６．７ともトライステート状態で、バスドラ
イバー３，４はデータバス６．７側からデータバス２ｆ
ｌｌｌＩへ方向付けされる。アクセス可能状態の周辺Ｌ
ＳＩにリード信号１９が入ることによってこの周辺ＬＳ
Ｉはデータバス６又は７をドライブし、最終的にマイク
ロプロセッサ−ユニットによりデータバス２を介して読
み込まれる。
発明が解決しようとする課題
従来の構成においては、１６ビツト、３２ビツトといっ
た高位マイクロプロセッサ−ユニットに対し、これまで
の周辺ＬＳＩを接続するには、必要とするデータバス本
数に対して、準備されたデータバス本数が多いにもかか
わらず、数回のライト動作又はリード動作を繰り返さね
ばならず、マシンサイクルのロスが問題である。本発明
は、上記の問題点を軽減するもので、高位マイクロプロ
セッサ−ユニットと周辺ＬＳＩとのデータ及び制御信号
の交換回数を減少させ高速化することを目的とする。
た高位マイクロプロセッサ−ユニットに対し、これまで
の周辺ＬＳＩを接続するには、必要とするデータバス本
数に対して、準備されたデータバス本数が多いにもかか
わらず、数回のライト動作又はリード動作を繰り返さね
ばならず、マシンサイクルのロスが問題である。本発明
は、上記の問題点を軽減するもので、高位マイクロプロ
セッサ−ユニットと周辺ＬＳＩとのデータ及び制御信号
の交換回数を減少させ高速化することを目的とする。
課題を解決するための手段
この目的達成のために、本発明の半導体装置は、高位マ
イクロプロセッサ−ユニットと周辺ＬＳＩとの間にデー
タ幅変換ロジックとタイミング発生回路とを介在させて
、ライト・リード動作の高速化を図る構成を有している
。
イクロプロセッサ−ユニットと周辺ＬＳＩとの間にデー
タ幅変換ロジックとタイミング発生回路とを介在させて
、ライト・リード動作の高速化を図る構成を有している
。
作用
この構成により、高位マイクロプロセッサ−ユニットの
周辺ＬＳＩのライト、リードサイクルを減少させ、ライ
ト、リード動作の高速化が実現できる。
周辺ＬＳＩのライト、リードサイクルを減少させ、ライ
ト、リード動作の高速化が実現できる。
実施例
以下本発明の実施例について、図面を参照しながら説明
する。第１図は、２４本の一次データバスを８本の二次
データバスに変換、逆に８本の一次データを２４本の一
次データに変換するロジックのブロック構成を示す。ま
た、この日シックのタイミング発生ブロックとの接続も
示す。２４本の一次データバス：よスイッチ群３，４．
５を介して、ラッチｌｉ＄９．１０．１１に接続される
。更に、このラッチ群からの２４本のデータバスはスイ
ッチ群６，７．８に接続され、このスイッチ群６．７．
８から二次データバス８本となる。タイミング発生回路
には下位８本の一次データバスが接続され、外部からＣ
ＬＫ（クロック）信号及びライト信号／リード信号が人
力される。
する。第１図は、２４本の一次データバスを８本の二次
データバスに変換、逆に８本の一次データを２４本の一
次データに変換するロジックのブロック構成を示す。ま
た、この日シックのタイミング発生ブロックとの接続も
示す。２４本の一次データバス：よスイッチ群３，４．
５を介して、ラッチｌｉ＄９．１０．１１に接続される
。更に、このラッチ群からの２４本のデータバスはスイ
ッチ群６，７．８に接続され、このスイッチ群６．７．
８から二次データバス８本となる。タイミング発生回路
には下位８本の一次データバスが接続され、外部からＣ
ＬＫ（クロック）信号及びライト信号／リード信号が人
力される。
タイミング発生ブロック２からは、スイッチ群３．４．
５に対して信号ＲＷＥ （リード・ライト・イネーブル
）、ラッチ群９，１０．１１に対して信号ＬＴＩ（ラッ
チ・タイミング）スイッチ群６．７．８に対して信号Ｃ
Ｗ０，１．２が接続され、さらに周辺ＬＳＩのリード、
ライト信号として、ＸＲＤ、ＸＷＲが出力される。第２
図では、本発明のデータ幅変換ロジックを取りこんだ周
辺ＬＳＩ８．９を用いたマイクロブローセッサーユニッ
トと周辺ＬＳＩとの接続構成を示している。
５に対して信号ＲＷＥ （リード・ライト・イネーブル
）、ラッチ群９，１０．１１に対して信号ＬＴＩ（ラッ
チ・タイミング）スイッチ群６．７．８に対して信号Ｃ
Ｗ０，１．２が接続され、さらに周辺ＬＳＩのリード、
ライト信号として、ＸＲＤ、ＸＷＲが出力される。第２
図では、本発明のデータ幅変換ロジックを取りこんだ周
辺ＬＳＩ８．９を用いたマイクロブローセッサーユニッ
トと周辺ＬＳＩとの接続構成を示している。
第３図はライト動作時のタイミング、第４図はリード動
作時のタイミングを示している。これを用いて動作を説
明する。
作時のタイミングを示している。これを用いて動作を説
明する。
まず、ライト動作時には、ライト信号によりＲＥＷ、Ｌ
ＴＩがオンとなり、−次データがスイッチ１ｆｆ３，４
．５を介してラッチ０９，１０゜１１に書きこまれる。
ＴＩがオンとなり、−次データがスイッチ１ｆｆ３，４
．５を介してラッチ０９，１０゜１１に書きこまれる。
この時、ＣＷ２はオンで、ＣＷｏ、１はともにオフであ
り、二次データバス上にはスイッチ群８を通してラッチ
群１１のデータが出力される。これは、ライト信号に同
期し、同時にＸＷＲもアクティブになる。次に、入力さ
れたＣ Ｌ Ｋを内部で分周したタイミングでＸ Ｗ
Ｒが再度アクティブになり、同時にＣＷＩがオンして、
ラッチ群１０のデータがスイッチ群７を介して二次デー
タバスに出力される。以下同様にして、ラッチｎ９のデ
ータは二次データバスに出力される。ここで示した例は
、ＣＷ２，１．Ｏが３本として３回Ｘ Ｗ Ｒがアクテ
ィブになる様に示しているが、この回数は一次データバ
スと二次データバスの幅の比により決まる値で、タイミ
ング発生ブロック内のカウンタでカウントして決まる。
り、二次データバス上にはスイッチ群８を通してラッチ
群１１のデータが出力される。これは、ライト信号に同
期し、同時にＸＷＲもアクティブになる。次に、入力さ
れたＣ Ｌ Ｋを内部で分周したタイミングでＸ Ｗ
Ｒが再度アクティブになり、同時にＣＷＩがオンして、
ラッチ群１０のデータがスイッチ群７を介して二次デー
タバスに出力される。以下同様にして、ラッチｎ９のデ
ータは二次データバスに出力される。ここで示した例は
、ＣＷ２，１．Ｏが３本として３回Ｘ Ｗ Ｒがアクテ
ィブになる様に示しているが、この回数は一次データバ
スと二次データバスの幅の比により決まる値で、タイミ
ング発生ブロック内のカウンタでカウントして決まる。
このカウント値は一次データバス８本を通じてタイミン
グ発生ブロックへプログラミング可能である。
グ発生ブロックへプログラミング可能である。
つぎに、リード動作時には最初にリード回数のデータを
含んだリードコマンドを書き込んだ時のみ、ＣＷ２，１
．０の変化によってラッチ群９゜１０にデータが読み込
まれる。リード信号入力によって２４ビツトデータが一
次データバス上に読み出される。リード・コマンド書き
込み後は、ＣＷ２，１．Ｏにより、ラッチタイミング信
号ＬＴＩが必要回数のみ発生し、ラッチ群９，１０゜１
１に各スイッチ群６，７．８を介してデータがラッチさ
れる。
含んだリードコマンドを書き込んだ時のみ、ＣＷ２，１
．０の変化によってラッチ群９゜１０にデータが読み込
まれる。リード信号入力によって２４ビツトデータが一
次データバス上に読み出される。リード・コマンド書き
込み後は、ＣＷ２，１．Ｏにより、ラッチタイミング信
号ＬＴＩが必要回数のみ発生し、ラッチ群９，１０゜１
１に各スイッチ群６，７．８を介してデータがラッチさ
れる。
この説明では、２４ビツト／８ビツトの変換を用いたが
、任意の数（ｍ＝２ｓ，ｎ＝２ｔ： ｓ、ｔは整数、ｍ
ａｎ＞でも応用できる。
、任意の数（ｍ＝２ｓ，ｎ＝２ｔ： ｓ、ｔは整数、ｍ
ａｎ＞でも応用できる。
なお、複合化した周辺ＬＳＩに対しては、タイミング発
生ブロック内で、チップセレクト信号、アドレス信号を
デコードして、ＸＲＤ、ＸＷＲを各機能ブロックごとに
分離することで本実施と同様の効果が得られる。
生ブロック内で、チップセレクト信号、アドレス信号を
デコードして、ＸＲＤ、ＸＷＲを各機能ブロックごとに
分離することで本実施と同様の効果が得られる。
発明の効果
本発明によれば、高位マイクロプロセッサ−ユニットと
周辺ＬＳＩとの間に、データ幅変換ロジックとこれに付
随したタイミング発生回路とを設けることにより、高位
マイクロプロセッサ−ユニットによる、リード、ライト
動作回数の減少とデータバスの有効利用という効果を得
ることができ、マイクロコンピュータシステムの高速化
が実現できる。
周辺ＬＳＩとの間に、データ幅変換ロジックとこれに付
随したタイミング発生回路とを設けることにより、高位
マイクロプロセッサ−ユニットによる、リード、ライト
動作回数の減少とデータバスの有効利用という効果を得
ることができ、マイクロコンピュータシステムの高速化
が実現できる。
第１図は本発明のデータ幅変換ロジックのブロック図と
タイミング発生回路の接続を示した構成ブロック図、第
２図は本発明によるマイクロプロセッサ−ユニットと周
辺ＬＳＩの接続例を示したブロック図、第３図、第４図
は各動作のタイミング図、第５図は従来例のマイクロプ
ロセッサ−ユニットと周辺ＬＳＩの接続図である。 １・・・・・・マイクロプロセッサ−ユニット、２・旧
・・タイミング発生ブロック、３〜８・・・・・・スイ
ッチ群、９〜１１・・・・・・ラッチ群。 代理人の氏名 弁理士 粟野重孝 はか１名第 １ 図 第 図 嘉 図 ２θ、ｚｌ データ幅麦主夫口”ノック 第 図 第 図
タイミング発生回路の接続を示した構成ブロック図、第
２図は本発明によるマイクロプロセッサ−ユニットと周
辺ＬＳＩの接続例を示したブロック図、第３図、第４図
は各動作のタイミング図、第５図は従来例のマイクロプ
ロセッサ−ユニットと周辺ＬＳＩの接続図である。 １・・・・・・マイクロプロセッサ−ユニット、２・旧
・・タイミング発生ブロック、３〜８・・・・・・スイ
ッチ群、９〜１１・・・・・・ラッチ群。 代理人の氏名 弁理士 粟野重孝 はか１名第 １ 図 第 図 嘉 図 ２θ、ｚｌ データ幅麦主夫口”ノック 第 図 第 図
Claims (1)
- 高位マイクロプロセッサーユニットとその周辺ＬＳＩと
の間でデータ及び制御信号交換のためのｍ本の一次デー
タバスに接続されるデータバスラッチ群と、そのラッチ
からのデータをｎ本の二次データに変換発生する変換ロ
ジック（ただし、ｍ＝２＾ｓ，ｎ＝２＾ｔ，ｍ＞ｎ：ｓ
，ｔともに正の整数）とから構成されるデータ処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18490588A JPH0233646A (ja) | 1988-07-25 | 1988-07-25 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18490588A JPH0233646A (ja) | 1988-07-25 | 1988-07-25 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0233646A true JPH0233646A (ja) | 1990-02-02 |
Family
ID=16161382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18490588A Pending JPH0233646A (ja) | 1988-07-25 | 1988-07-25 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0233646A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04690A (ja) * | 1990-04-18 | 1992-01-06 | Mitsubishi Electric Corp | Ｉｃカード |
| US6272583B1 (en) | 1997-12-26 | 2001-08-07 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor having built-in DRAM and internal data transfer paths wider and faster than independent external transfer paths |
| US8365950B2 (en) | 2004-05-19 | 2013-02-05 | Yuyama Mfg. Co., Ltd. | Medicine dispensing device |
-
1988
- 1988-07-25 JP JP18490588A patent/JPH0233646A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04690A (ja) * | 1990-04-18 | 1992-01-06 | Mitsubishi Electric Corp | Ｉｃカード |
| US6272583B1 (en) | 1997-12-26 | 2001-08-07 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor having built-in DRAM and internal data transfer paths wider and faster than independent external transfer paths |
| US8365950B2 (en) | 2004-05-19 | 2013-02-05 | Yuyama Mfg. Co., Ltd. | Medicine dispensing device |
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