JPH0934834A

JPH0934834A - 集積プロセッサ

Info

Publication number: JPH0934834A
Application number: JP17196395A
Authority: JP
Inventors: Robert Jones; ロバート・ジョーンズ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1995-07-07
Filing date: 1995-07-07
Publication date: 1997-02-07

Abstract

(57)【要約】【課題】集積プロセッサ内の種々の構成要素を接続す
る個々の単方向バスのネットワークを含む、改良された
バス構造を提供する。【解決手段】個々のバスは、送受する構成要素によっ
て必要とされる信号のみを送るように独立して誂えら
れ、構成される。各構成要素は複数のＡＮＤゲート構造
を含む出力バッファ１７５を含む。ＡＮＤゲートは好ま
しくは複数の並列インバータ１６５に接続されるＮＡＮ
Ｄゲート１５０によって実現される。必要なインバータ
の数はその特定の構成要素からの単方向出力バスの数に
対応する。同様に、各構成要素は適切な入力信号を選択
するための入力マルチプレクサ１８５を含む。入力マル
チプレクサは、各々がＮＡＮＤゲート２５０に接続され
る複数の並列インバータ２２５によって実現される複数
のＯＲゲート構造を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】本発明は一般にコンピュータシステムに
おけるアドレス、データおよび制御信号の転送に関す
る。より特定的には、本発明は、集積プロセッサ内の構
成要素に、およびそれらからアドレス、データおよび制
御信号を与えるためのローカルバスシステムに関する。
さらに特定的には、本発明は集積プロセッサの設計およ
びレイアウトを簡単にする、改良されたローカルバスア
ーキテクチャに関する。

【０００２】

【関連技術の説明】集積プロセッサ内の種々の構成要素
を互いに接続するのに比較的大きなローカルまたは内部
バスを設けるのが一般的である。ローカルバスは典型的
には、たとえば３２のアドレスラインと、３２のデータ
ラインと、多くの制御ラインとを含んでもよく、これら
すべてが、プロセッサ内にある構成要素のすべて、また
はその殆どに接続する。プロセッサ内の信号は、たとえ
ばＣＰＵがデータラインＤ［３１：０］の同じ組を介し
てデータを送受できるように、ローカルバスを介して双
方向に伝送される。したがって、ローカルバスは、集積
プロセッサ内に配置される構成要素に大部分の情報がそ
れを介して送られるハイウェイとして作用する。

【０００３】最近、コンピュータ業界では、以前は別々
に設けられていた構成要素を１つの集積プロセッサに集
積させる傾向にある。さらなる構成要素がプロセッサに
集積されるにつれて、ローカルバスのサイズはこれらの
さらなる構成要素にサービスするために増大されなくて
はならない。さらに、この拡張されたローカルバスアー
キテクチャ全体に信号を駆動するための駆動要件も大き
く増大する。

【０００４】図１はコンピュータシステム１０のブロッ
ク図であり、これはマイクロプロセッサ（ＣＰＵ）１２
と、マイクロプロセッサ１２に結合されるＣＰＵローカ
ルバス１４と、双方ともＣＰＵローカルバスに接続され
るメモリコントローラ（ＭＣＵ）１８およびバスインタ
フェースユニット（ＢＩＵ）２０と、Ｚバス３３に接続
されるＺバスコントローラ３２および直接メモリアクセ
ス（ＤＭＡ）コントローラ３４とを含む。マイクロプロ
セッサ１２はたとえばモデル８０４８６マイクロプロセ
ッサであり、ＣＰＵローカルバス１４は例示的に８０４
８６スタイルローカルバスである。ＣＰＵローカルバス
１４はデータラインＤ［３１：０］の組と、アドレスラ
インＡ［３１：０］の組と、制御ライン（個々には図示
せず）の組とを含む。８０４８６ＣＰＵローカルバス１
４のプロトコルおよび種々のバスサイクルに関するさら
なる詳細は、種々の刊行物に説明されており、したがっ
てここでは詳細に説明しない。ＣＰＵローカルバス１４
は、ＣＰＵ１２、メモリコントローラ１８、ＢＩＵ２
０、ＤＭＡ３４およびＺバスコントローラ３２を含む、
集積回路上に配置される種々の構成要素の各々に接続す
る。

【０００５】ＢＩＵ２０は、ＰＣＩバスまたはＩＳＡ
（産業規格アーキテクチャ）バス（図示せず）等の外部
バスにＣＰＵローカルバス１４を接続する。ＢＩＵ２０
は、ＣＰＵローカルバス１４と外部バスとの間の標準的
なインタフェースを与える。このように、ＢＩＵ２０は
２つのバス間のデータ、アドレスおよび制御信号の転送
を調整する。

【０００６】メモリコントローラ１８はシステムメモリ
（図示せず）へのデータトランザクションを制御する。
したがって、システムメモリへのすべての読出および書
込サイクルはメモリコントローラ１８に伝送される。こ
れに応答して、メモリコントローラ１８はメモリ内の適
切なページを開き、読出／書込制御ラインの状態に基づ
いてメモリ内の選択されたアドレスに対して読出または
書込を行なう。

【０００７】Ｚバスコントローラ３２はローカルバス１
４およびＺバス３３に接続して、これら２つのバス間の
インタフェースを与える。Ｚバス３３は８ビットデータ
バス（さらなる制御ラインを有する）を含み、典型的に
はＺバス周辺装置３６およびＤＭＡコントローラ３８に
接続する。周辺装置３６は、タイマ、構成レジスタ、Ａ
Ｔ周辺装置、割込コントローラ等の種々の構成要素を含
み得る。Ｚバスコントローラ３２は、Ｚバス周辺装置３
６等のすべての集積される資源に対してＣＰＵアクセス
を与える。

【０００８】マイクロプロセッサ１２、メモリコントロ
ーラ１８、ＢＩＵ２０、およびＤＭＡ３４は、従来は別
個の集積回路チップ上に製造されていた。しかしなが
ら、コンピュータシステムの最近の傾向では、ＣＰＵコ
ア構成要素が単一の集積プロセッサチップ上で種々の周
辺装置と組合される。たとえば、集積プロセッサチップ
はバスインタフェースユニット（ＢＩＵ）を含んで内部
ＣＰＵローカルバスとＰＣＩバス等の外部バスとの間の
高性能インタフェースを与えてもよい。外部ＰＣＩバス
に高性能インタフェースを与えることによって、外部デ
ータ転送に関して比較的高性能の特性を達成することが
できる。

【０００９】このような集積プロセッサの設計ではロー
カルバスに多数の構成要素が接続するので、多数の装置
が同時にバスを介して信号を駆動しないように予防措置
を取らなくてはならない。たとえば、ＣＰＵ１２がロー
カルバス１４のデータラインＤ０を介して「１」を駆動
しようとして、それと同時にメモリコントローラ１８が
同じデータラインを介して「０」を駆動しようとすれ
ば、バスが競合して、明らかに問題が生じるであろう。

【００１０】これらの問題が起こるのを防ぐために、集
積プロセッサ上の各構成要素は、その種々の出力ライン
の各々についてスリーステートバッファを含む。当業者
には理解されるように、スリーステートバッファはロー
カルバスへとローおよびハイ出力信号を生成して出力が
可能されるとデジタル「０」およびデジタル「１」を示
すことができる。出力が可能化されなければ、スリース
テートバッファはその構成要素をローカルバスとの接続
から断ち、ローまたはハイの信号のいずれもバスを介し
て駆動されないようにする。

【００１１】集積プロセッサのレイアウトおよび設計の
際に、典型的には、プロセッサのレイアウトを最適化す
るようにソフトウエアのパッケージが用いられる。最初
のレイアウトが完了した後、バスを介して信号をアサー
トする際にスリーステートドライバがテストされ、駆動
するように要求される負荷の大きさを判断する。比較的
頻繁に起こることであるが、選択されたドライバに対し
て負荷が大きすぎる場合には、より大きなドライバが選
択され、ソフトウェア最適化プログラムでレイアウトが
再び構成される。典型的には、より大きなスリーステー
トバッファを備えての再構成は、システムのレイアウト
を前のレイアウトから完全に変える傾向にある。レイア
ウトを変えるとより大きな駆動能力が必要とされて、さ
らに再構成のプロセスを余儀なくされる可能性もある。
いたちごっこのように、システムによって要求されるス
リーステートバッファのサイズは、システムが再構成さ
れるに連れて、大きくなる一方となるおそれがある。

【００１２】システムが修正され、再構成されるに連れ
て変更を繰返し必要とすることなくドライバが最初に選
択され得るシステムを開発することが明らかに有利であ
ろう。同様に、ローカルバスシステムを実現するのに必
要な空間、およびローカルバスを介して信号を駆動する
のに必要な駆動要件を最小にすることが有利であろう。
このようなシステムの利点は明らかなのであるが、今日
までこのようなシステムの開発が成功されていない。

【００１３】

【発明の概要】上に概略的に述べた問題は、集積プロセ
ッサ上の構成要素間の個々の単方向バスを含むコンピュ
ータシステムによって大部分解決される。この手法は、
この産業の慣行からは外れたものであるが、集積プロセ
ッサ上の構成要素のすべてまたはほとんどに接続する大
型の双方向バスを従来のように利用するのと比較して、
予期せぬいくつかの利点を有する。

【００１４】好ましい実施例において、個別に誂えられ
た単方向バスが集積プロセッサ内の種々の集積された構
成要素を接続する。これらの集積された構成要素は、た
とえば、ＣＰＵコア、ＢＩＵ、メモリコントローラ、Ｄ
ＭＡコントローラ、Ｚバスコントローラ、およびＺバス
周辺装置等を含む。これらの各構成要素は、複数の入力
マルチプレクサ（各データラインにつき１つ）と出力バ
ッファ（各データラインにつき１つ）とを含む。入力マ
ルチプレクサは、好ましくは種々の集積化された構成要
素からデータビットに関する信号を受取る。マルチプレ
クサは好ましくは、ＮＡＮＤゲートに接続された複数の
並列インバータとして構成される複数のＯＲゲート構造
を含む。出力バッファは好ましくは、複数の並列インバ
ータ（各出力ラインにつきインバータ１つ）に接続され
たＮＡＮＤゲートで構成される複数のＡＮＤゲート構造
を含む。

【００１５】個々の単方向バスの利用によって、各バス
のサイズをシステムの特定の要件に合わせることがで
き、そのため必要なデータラインのみを２つの構成要素
間に設ければよい。さらに、バッファは集積プロセッサ
上に独立して置かれ、寸法決めされることが可能であ
り、プロセッサの最適なレイアウトを容易にする。

【００１６】本発明の他の目的および利点は、添付の図
面を参照して以下の詳細な説明を読むことにより明らか
になるであろう。

【００１７】本発明には種々の変形および代替的な形態
が可能であり、その特定の実施例を例として図面に示
し、以下に詳細に説明する。しかしながら、図面および
その詳細な説明は本発明を開示した特定の形態に制限す
るものではなく、本発明は前掲の特許請求の範囲によっ
て規定される、その精神および範囲内のすべての変形
例、均等物および代替物を包含すると意図される。

【００１８】

【詳細な説明】ここで図２を参照して、好ましい実施例
に従って構成された集積プロセッサ１００は一般に、バ
ス構造１５によってプロセッサ１００の集積セクション
７５に接続されたＣＰＵコア６０を含む。集積セクショ
ン７５は好ましくは、メモリコントローラ（ＭＣＵ）８
０と、バスインタフェースユニット（ＢＩＵ）８５と、
Ｚバスコントローラ９０と、直接メモリアクセス９５
と、Ｚバス周辺装置７０とを含む。当業者には、本発明
の原理から逸脱することなく、これらの構成要素のうち
のいかなる１つ、またはそれ以上のものをプロセッサ１
００の集積セクション７５から除去することが可能であ
ることが理解されるであろう。その代わりに、本発明か
ら逸脱することなくプロセッサ１００に他の構成要素を
加えてもよい。

【００１９】引続き図２を参照して、従来の双方向ロー
カルバス（例として図１に示されるようなもの）は、好
ましい実施例では集積プロセッサ１００から除去され
て、バス構造１５に代わっている。バス構造１５は好ま
しくは、集積プロセッサ１００内の種々の構成要素を電
気的に接続する個々の単方向バスのネットワークを含
む。したがって、たとえば単方向バス８３は信号をＢＩ
Ｕ８５からＭＣＵ８０に伝送するように機能し、単方向
バス８７は信号をＭＣＵ８０からＢＩＵ８５に伝送する
ように機能する。集積プロセッサ１００内の他の構成要
素は、図２に示されるように同様の態様で単方向バスを
介して接続される。したがって、大まかに言えば、集積
プロセッサ１００内の各構成要素は、それが信号を送ら
なくてはならないプロセッサ１００内の他の構成要素の
各々への関連の単方向出力バスを含む。好ましい実施例
では、集積プロセッサ１００内の各構成要素は、他の集
積された構成要素に関連の単方向バスを介して信号を駆
動するための出力バッファ１７５を含む。さらに、各構
成要素は他の集積された構成要素から信号を受取るため
の入力マルチプレクサ１８５を含む。

【００２０】たとえば好ましい実施例では、ＢＩＵ８５
はメモリコントローラ８０、ＤＭＡコントローラ９５、
Ｚバスコンピュータ９０およびＣＰＵコア６０からデー
タＤ０信号を受取る。同様に、メモリコントローラ８０
は、ＢＩＵ８５、ＤＭＡコントローラ９５、Ｚバスコン
トローラ９０およびＣＰＵコア６０にデータＤ０信号を
送る。

【００２１】図２に示される回路の設計は、いくつかの
予期しなかった利点を有し、システムの構成要素に対し
て双方向の中央バス接続を与える従来の慣行からは外れ
たものである。デジタルエレクトロニクス（Digital El
etronics）、§８．１１、ｐ．３２９（ケンブリッジ・
ユニバーシティー・プレス（Cambridge University Pre
ss）１９８０）を参照されたい。その利点の１つは、構
成要素間の接続の数が、その特定の２つの構成要素間で
伝送されなくてはならない信号のみを与えるように特定
的に誂えることができることである。たとえば、メモリ
コントローラ８０がＢＩＵ８５にはアドレス信号を全く
送らないのであれば、メモリコントローラ８０からＢＩ
Ｕ８５へは単方向バスの一部としてアドレスラインを設
ける必要はない。さらに、中央に大きなローカルバスを
置くのではなく、独立したバスが２つの構成要素間の最
も最短の経路で接続され得る。これによって構成要素間
の経路が短くなり、構成要素の駆動能力を制限する。他
の利点は、図３および４の入力および出力バッファの説
明に関連して明らかになるであろう。

【００２２】ここで図３を参照して、好ましい実施例に
従って構成された出力バッファ１７５は複数のＡＮＤゲ
ートとして機能し、特定の構成要素からＥＮＡＢＬＥ信
号およびＤＡＴＡ信号（またはアドレスもしくは制御信
号）をＡＮＤ処理する。図３にはこのようなＡＮＤゲー
ト構造の１つが示されるにすぎないが、同様のＡＮＤゲ
ート構造が各データ、アドレスおよび制御ラインについ
て設けられ、その構成要素からの単方向出力バスの一部
を形成する。Ｄ_xに関する好ましい出力の表は以下の表
１に示される。

【００２３】

【表１】

【００２４】このように、当業者には理解されるよう
に、出力信号Ｄ_xはＥＮＡＢＬＥ入力ラインがハイのと
きにＤＡＴＡ信号を反映するにすぎない。ＡＮＤゲート
は、図３の好ましい実施例においては複数のインバータ
１６５に接続されるＮＡＮＤゲート１５０を設けること
によって実現される。ＮＡＮＤゲートへの入力信号は、
ＥＮＡＢＬＥ入力およびその構成要素からのＤＡＴＡ
（またはアドレスもしくは制御）信号を含む。したがっ
て、データ出力ラインＤ_xはたとえばデータラインＤ０
を表わし得る。必要とされるインバータ１６５の数は、
出力信号が伝送されなくてはならない構成要素の数に基
づく。たとえば、メモリコントローラ８０からのＤ０ラ
インが４つの異なる構成要素に送られるべきであれば、
メモリコントローラ８０によってＥＮＡＢＬＥ信号が発
生されたときに個々の構成要素の各々にその信号を駆動
するのに４つの別個のインバータ１６５が用いられるで
あろう。このように、Ｄ_x出力ラインの各々は、別個の
単方向出力バスの一部を形成する。さらなるデータライ
ン、アドレスラインおよび制御ラインが、同様の態様で
単方向バスのために必要な出力信号を生成するのに構成
されるであろう。

【００２５】インバータ１６５のドライバとしての使用
は特定の利点を有する。その利点の１つは、インバータ
１６５は互いから独立して設けられ得ることである。こ
のようにインバータ１６５を別々に設けることができる
ので、各インバータを受信構成要素により近く配置する
ことができるため、インバータ１６５に対する負荷が最
小になる。さらに、これらのインバータの各々のサイズ
（または駆動能力）は独立して選択できる。したがっ
て、インバータの１つが、同じデータ信号に対して他の
インバータよりも大きな負荷を駆動することを要求され
れば、そのインバータはそのより大きな負荷を扱うため
に個々に選択できる。さらに、インバータ１６５は、先
行技術のシステムのように双方向ローカルバス全体では
なく、１つのラインだけを駆動するので、システムのレ
イアウトおよび／またはシステムの再構成の際に個々の
インバータに対して与えられる負荷が比較的少ししか変
動しない。

【００２６】ここで図４を参照して、入力バッファまた
はマルチプレクサ１８５は、好ましくは、種々の構成要
素からの種々の出力信号の各々を組合せるための複数の
ＯＲゲートを含む。やはり、このようなＯＲゲートの１
つしか示されないが、各データ、アドレスまたは制御入
力ラインに対して他のＯＲゲートが設けられることを理
解されたい。入力マルチプレクサ１８５は、たとえば表
２に示されるように他の構成要素からのＤ_x出力信号の
すべてがローに駆動されれば、Ｄ_xに関するロー出力信
号を生成する。

【００２７】

【表２】

【００２８】このように、Ｄ_x出力信号の任意の１つが
出力バッファ１７５によってハイに駆動されれば、入力
マルチプレクサ１８５はハイ出力信号を生成する。図４
の好ましい実施例において、ＯＲゲートは、ＮＡＮＤゲ
ート２５０に接続される複数のインバータゲート２２５
によって実現される。当業者には、本発明の原理から逸
脱することなく他のＯＲゲートの構成が用いられ得るこ
とが理解されるであろう。さらに、ＯＲゲート以外のマ
ルチプレクサの構成を用いてもよい。たとえば、各構成
要素からイネーブル出力が与えられて、適切な入力ライ
ンを選択するためのマルチプレクサに関する選択信号と
して機能するようにしてもよい。

【００２９】大きなローカルバスが用いられる場合に
は、出力ラインの各々にスリーステートドライバを設け
て、出力ラインをハイまたはローに維持するか、または
そのラインをバスの接続から断つことが必要である。こ
のようなシステムでは、信号がバスに駆動されるとき、
バス全体およびバス上の構成要素すべてに信号を十分に
駆動するために十分に強いドライバを有することが必要
である。典型的には、これらのドライバは比較的大きな
負荷に直面し、大きな駆動能力を必要とする。出力バッ
ファが単一の構成要素に対して１つのライン（または１
つのラインおよびイネーブル信号）を駆動しさえすれば
よいので、本発明ではこの要件はなくなる。

【００３０】上述の開示が十分に理解されれば、当業者
には種々の変更および変形が明らかになるであろう。た
とえば、図１のバス１４はＣＰＵローカルバスである
が、バス１４はその代わりに２次的なバスおよびバスブ
リッジを介してマイクロプロセッサ１２に結合されても
よい。前掲の特許請求の範囲はこれらの変形例および変
更例をすべて包含すると解釈される。

【図面の簡単な説明】

【図１】先行技術のコンピュータシステムの機能ブロッ
ク図である。

【図２】本発明に従って構成された集積プロセッサの概
略図である。

【図３】図２の好ましい実施例にしたがって構成された
出力バッファの概略図である。

【図４】図２の好ましい実施例にしたがって構成された
入力マルチプレクサの概略図である。

【符号の説明】

６０ＣＰＵコア７０Ｚバス周辺装置７５集積セクション８０メモリコントローラ８５バスインタフェースユニット９０Ｚバスコントローラ９５直接メモリアクセス１００集積プロセッサ

Claims

【特許請求の範囲】

【請求項１】バス構造を介して集積セクションに接続
されるＣＰＵを備え、前記集積セクションはバスインタフェースユニットとメ
モリコントローラとを含み、前記バスインタフェースユニットおよび前記メモリコン
トローラは、１対の単方向バスによって互いに電気的に
接続される、集積プロセッサ。
【請求項２】前記集積セクションが、前記メモリコントローラと前記バスインタフェースユニ
ットとの各々に別個の単方向バスによって接続される直
接メモリコントローラをさらに備える、請求項１に記載
の集積プロセッサ。
【請求項３】前記バス構造が個々の単方向バスのネッ
トワークを含む、請求項２に記載の集積プロセッサ。
【請求項４】前記メモリコントローラ、前記直接メモ
リアクセスコントローラ、および前記バスインタフェー
スユニットが、別個の個々の単方向バスを介して前記Ｃ
ＰＵに接続する、請求項２に記載の集積プロセッサ。
【請求項５】前記バスインタフェースユニット、前記
メモリコントローラおよび前記直接メモリアクセスコン
トローラの各々が、出力バッファを含む、請求項２に記
載の集積プロセッサ。
【請求項６】前記出力バッファがデータ信号を駆動す
るための複数のＡＮＤゲートを含む、請求項５に記載の
集積プロセッサ。
【請求項７】前記ＡＮＤゲートが複数の並列インバー
タに接続されるＮＡＮＤゲートで構成される、請求項６
に記載の集積プロセッサ。
【請求項８】前記インバータの数が、データ信号がそ
れに伝送される構成要素の数に対応する、請求項７に記
載の集積プロセッサ。
【請求項９】前記バスインタフェースユニット、前記
メモリコントローラ、および前記直接メモリアクセスコ
ントローラの各々が入力バッファを含む、請求項２に記
載の集積プロセッサ。
【請求項１０】前記入力バッファがマルチプレクサを
含む、請求項９に記載の集積プロセッサ。
【請求項１１】前記入力バッファが、データ信号を受
取るための複数のＯＲゲートを含む、請求項９に記載の
集積プロセッサ。
【請求項１２】前記ＯＲゲートが、ＮＡＮＤゲートに
接続される複数の並列インバータから構成される、請求
項１１に記載の集積プロセッサ。
【請求項１３】前記インバータの数が、データ信号が
それから伝送される構成要素の数に対応する、請求項１
２に記載の集積プロセッサ。
【請求項１４】ＣＰＵと、バスインタフェースユニットと、メモリコントローラとを備え、前記バスインタフェースユニット、前記メモリコントロ
ーラ、および前記ＣＰＵは、別個で個々の単方向バスに
よって互いに電気的に接続される、集積プロセッサ。
【請求項１５】別個で個々の単方向バスによって前記
ＣＰＵ、前記メモリコントローラ、および前記バスイン
タフェースユニットに接続されるＺバスコントローラを
さらに備える、請求項１４に記載の集積プロセッサ。
【請求項１６】前記Ｚバスコントローラが、別個で個
々のバスを介してタイマおよび直接メモリアクセスコン
トローラに接続する、請求項１５に記載の集積プロセッ
サ。
【請求項１７】前記個々のバスの寸法が異なる、請求
項１６に記載の集積プロセッサ。
【請求項１８】前記ＣＰＵ、前記メモリコントロー
ラ、および前記バスインタフェースユニットが、入力バ
ッファおよび出力バッファを含む、請求項１４に記載の
集積プロセッサ。
【請求項１９】前記出力バッファが単一の出力ライン
を駆動するための複数のドライバを含む、請求項１８に
記載の集積プロセッサ。
【請求項２０】前記複数のドライバの各々の寸法を独
立して選択することができる、請求項１９に記載の集積
プロセッサ。
【請求項２１】前記複数のドライバの各々を集積回路
内に独立して配置することができる、請求項２０に記載
の集積プロセッサ。
【請求項２２】前記複数のドライバの各々が単一のイ
ンバータを含む、請求項２１に記載の集積プロセッサ。
【請求項２３】前記インバータがＮＡＮＤゲートの出
力に接続する、請求項２２に記載の集積プロセッサ。
【請求項２４】前記ＮＡＮＤゲートがデータ入力信号
およびイネーブル信号を受取る、請求項２３に記載の集
積プロセッサ。