JPH03171246A

JPH03171246A - 送信系及び受信系バスインタフェース

Info

Publication number: JPH03171246A
Application number: JP1309023A
Authority: JP
Inventors: Makoto Okazaki; 眞岡崎; Yuji Shibata; 柴田　雄司; Hisamitsu Tanihira; 久光谷平; Yoshiaki Wakimura; 脇村　慶明
Original assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Priority date: 1989-11-30
Filing date: 1989-11-30
Publication date: 1991-07-24
Anticipated expiration: 2013-07-16
Also published as: US5345559A; JP2776390B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕Ｎビット幅のアドレス線およびＮビット幅のデータ線か
らなる第１バスより受信したアドレスおよび一連のデー
タを、第２バスへ送信するために一時保持する送信系バ
ッファと、該送信系バッファの入力側および出力側にそ
れぞれ設けられる送信系入力分配部および送信系出力分
配部とから送信系を構威し、前記第２バスから受信した
アドレスおよび一連のデータを、前記第１バスへ送信す
るために一時保持する受信系バッファと、該受信系バッ
ファの入力側および出力側にそれぞれ設けられる受信系
入力分配部および受信系出力分配部とから受信系を構成
するバスインタフェースに関し、第２バスのバス幅がＮビットから２Ｎビットに切り換わ
っても、高速なバッファを用いることなく、また転送サ
イクルを高速化させることなく、第１バスと第２バスと
のインタフェース゛機能を発揮させることを目的とし、前記送信系および受信系バッファをそれぞれ、上位Ｎビ
ットおよび下位Ｎビットのバッファ対を複数対縦属接続
して構威すると共に、前記第２バスがＮビット幅で構成
される場合、前記送信系において、前記送信系入力分配
部は前記第１バス′からのアドレスおよび一連のデータ
を前記上位Ｎビットおよび下位Ｎビットのバッファ対に
交互に入力し、前記送信系出力分配部は該バッファ対の
内容を交互に取り出して前記第２バスに送出し、また前
記受信系において、前記受信系入力分配部は前記第２バ
スからのアドレスおよび一連のデータを前記上位Ｎビッ
トおよび下位Ｎビットのバッフ７対に交互に入力し、前
記受信系出力分配部は該バッファ対の内容を交互に取り
出して前記第１バスに送出し、前記・第２バスが２Ｎビ
ット幅で構或される場合、前記送信系において、前記送
信系入力分配部は前記第１バスからのアドレスおよび一
連のデータを前記上位Ｎビットおよび下位Ｎビットのバ
ッファ対に交互に入力し、前記送信系出力分配部は該バ
ッファ対の内容を同時に取り出して前記第２バスに送出
し、また前記受信系において、前記受信系入力分配部は
前記第２バスからのアドレスおよび一連のデータを前記
上位Ｎビットおよび下位Ｎビットのバッファ対に同時に
入力し、前記受信系出力分配部は咳バッファ対の内容を
交互に取り出して前記第１バスに送出するように構成す
る。

〔産業上の利用分野〕

本発明は、．Ｎ（Ｎは自然数〉ビット幅のアドレス線お
よびＮビット幅のデータ線からなる第１バスより受信し
たアドレスおよび一連のデータを、第２バスへ送信する
ために一時保持する送信系バッファと、該送信系バッフ
ァの入力側および出力側にそれぞれ設けられる送信系入
力分配部および送信系出力分配部とから送信系を構威し
、前記第２バスから受信したアドレス、およびメモリの
ブロック転送の如き一連のデータを、前記第１バスへ送
信するために一時保持する受信系バツファと、核受信系
バッファの入力側および出力側にそれぞれ設けられる受
信系入力分配部および受信系出力分配部とから受信系を
構成するバスインタフエースに関する。

一般に異なる２つのバスを有するコンピュータシステム
では、これら２つのバスの間に介在させるバスインタフ
ェースが必要である。例えばマルチプロセッサシステム
は、複数の中央処理装置（ＣＰＵ）やこれらの共通資源
となるメモリやＩ／Ｏ（Ｉｎｐｕｔ　／ロｕｔｐｕｔ）
　ユ−ットがそれぞれ第１バスを具備しており、各該第
１バスを、共通の第２バスを介して相互に接続し合う。

ここに第１バスは通常ローカルバスと称され、第２バス
は通常システムバスと称される。バスインタフェースは
各ローカルバス対応に設けられ、システムバスに接続す
る。

近年のコンピュータシステムでは、システム性能の向上
を図るため、バス幅を広げ１回の転送シーケンスにおけ
る情報（アドレスおよび一連のデータ〉の転送量を増大
させる傾向にある。

ところがバス幅を広げると当然信号線の本数は増え、ま
たハードウェア規模は増大する。．したがってシステム
に要求される性能を勘案した上で第２バス（システムバ
ス〉のバス幅をＮビット（例えば３２ビット）にしたり
、２Ｎビット（例えば６４ビット）のいずれかに決定す
る必要がある。

そうすると、バスインタフェースとしては上記のＮビッ
トのモードおよび２Ｎビットのモードのいずれにも対応
できる構成としておくのが得策である。本発明はこのよ
うなＮビッ｝／２　Ｎビット共用のバスインタフェース
について述べる。

〔従来の技術〕

第９図は本発明が適用されるーシステム例の概要を示す
図である。本図において、コンピュータシステム１０は
、複数の第ｌバス（例えばローカルバス〉１１と第２バ
ス（例えばシステムバス）　１２ヲ情報転送用のバスと
して具備し、各第１バス１１は中央処理装置（ＣＰ［Ｉ
）１４　、メモリ（ＭＥＭ）１５　、Ｉ／Ｏユニット１
６等に接続している。

これら第１バス１１と第２バス１２との接続は各バスイ
ンタフェース（ＯＳ・Ｉ／Ｐ）　１３を介して行われる
。

この場合、第２バスｌ２は例えば３２　（Ｎ＝３２）ビ
ット幅であるが、システム性能の向上が求められれば、
これを２Ｎ（＝６４）ビット幅に変更しなければならな
い。したがって各バスインタフェース１３としてはＮビ
ット／２Ｎビット共用のバスインタフェースである必要
がある。

第１０図は従来のバスインタフェースの一例を示す回路
図である。本図において、上段側が送信系、下段側が受
信系である。２１は送信系バッファであり、Ｎ　（Ｎは
自然数で例えば３２）ビット幅のアドレス線およびＮビ
ット幅のデータ線からなる第１バス１１より受信したア
ドレス（Ａ）および一連のデータ（Ｄｉ・０２．０３・
・・）を、第２バス１２へ送信するために一時保持する
。該送信系バッファ２１の入力側および出力側にはそれ
ぞれ送信系入力分配部２２および送信系出力分配部２３
が設けられる。

他方、受信系において、３１は受信系バッファであり、
前記第２バス１２から受信したアドレスおよび一連のデ
ータを、前記第１バス１１へ送信するために一時保持す
る。該受信系バッファ３１の入力側および出力側にはそ
れぞれ受信系入力分配部３２および受信系出力分配部３
３が設けられる。

送信系入力分配部２２はレジスタ（ＲＩＥＧ）　１００
．　１０１、セレクタ（ＳＥＬ）１１０からなる。同様
に、送信系出力分配部２３はＲＢＧ１０２．　１０３，
　１０４およびＳＢＬｌ２０からなり、受信系入力分配
部３２および受信系出力分配部３３はそれぞれＲＥＧ１
０５．　１０６．　ＳＢＬ１３０およびＲＢＧ１Ｇ７，
１０８．　１０９からなる。この従来のバスインタフェ
ース１３の動作は、以下のタイミングチャートより明ら
かである。

第１１図は従来例における送信系、特に第ｌバス側での
動作を示すタイミングチャートである。なお、本図中の
Ｓｉｌｌ，　Ｓ１１２は第１０図のセレクタ１１０への
切換制御信号（ＲＢＧＩＯＯまたはＲＢＧＩＯＩを選択
）である。

第１２図は従来例における送信系、特に第２バス（Ｎビ
ット〉側での動作を示すタイミングチャートである。な
お、本図中の３１２１．　Ｓ１２２は第１０図のセレク
タ１２０への切換制御信号（ＲＥＧ１０２またはバッフ
ァ２１を選択）である。

第１３図は従来例における送信系、特に第２バス（２Ｎ
ビット）側での動作を示すタイミングチャ゛ムトである
。以上は送信系の動作であり、以下受信゛係の動作を図
で示す。

第１４図は従来例における受信系、特に第２バス（Ｎビ
ット〉側での動作を示すタイミングチャートである。な
お本図中のＳ１３１．　Ｓ１３２は第１０図のセレクタ
１３０への切換制御信号（ＲＢＧ１０５またはＲＢＧ１
０６を選択〉である。

第１５図は従来例における受信系、特に第２バス（２Ｎ
ビット〉側での動作を示すタイミングチャートである。

第１６図は従来例における受信系、特に第１バス側での
動作を示すタイミングチャートである。

〔発明が解決しようとする課題〕

従来例のバスインタフェースによると、第２バス（シス
テムバス）１２がＮビットモード（ｊＪ１２図）から２
Ｎビットモード（第１３図〉に切り換わった場合、後者
の図から明らかなようにバツファの読出しサイクルを半
分にしなければならないという問題がある。

またこのことは受信系についても同様であり、第２バス
（システムバス〉１２がＮビットモード（第１４図）か
ら２Ｎビットモード（第１５図〉に切り換わった場合、
後者の図から明らかなようにバッファの書込みサイクル
を半分にしなければならないという問題がある。

このことは高速のバッファ（例えば高速ＲＡＭ）を用い
なければならないというハードウェア上の不利をもたら
す。もし、このような不利を回避しようとすれば、バッ
ファの転送サイクルを倍に増加させなければならず、デ
ータ処理能率が半減する、という不利が生ずる。

したがって本発明は上記問題点に鑑み、第２バス（シス
テムバス）のバス幅がＮビットから２Ｎビットに切り換
わっても、高速なバツファを用いることなく、また転送
サイクルを増加させることなく、第１バスと第２バスと
のインタフェース機能を発揮させることのできるバスイ
ンタフェースを提供することを目的とするものである。

〔謀題を解決するための手段〕

第１図は本発明に係る送信系及び受信系バスインタフェ
ースの原理ブロック図である。本図に示すとおり、従来
例も本発明も基本的な構成は全く同じであり、送信系に
おいて送信系バツファ２１、送信系入力分配部２２およ
び送信系出力分配部２３があり、受信系において受信系
バッファ３１、受信系入力分配部３２および受信系出力
分配部３３がある。

本発明のバスインタフェース４０が従来例の，＜スイン
タフェース１３（第１０図）と異なるのは、まず、送信
系に関し、送信系パツファ２１を、上位Ｎビットおよび
下位Ｎビットのバツファ対４１．４１’を複数対縦属接
続して構成すると共に、第２バス１２がＮビット（例え
ば３２ビット〉幅で構或される場合、送信系入力分配部
２２は第１バス１１からのアドレスおよび一連のデータ
を前記上位Ｎビットおよび下位Ｎビットのバッファ対４
１．４１’　に交互に人力し、送信系出力分配部２３は
咳パツファ対４１．４１’の内容を交互に取り出して第
２バス１２に送出し、また第２バス１２が２Ｎビット（
例えば６４ビット〉輻で構成される場合、送信系入力分
配部２２は第１ノイス１１からのアドレスおよび一連の
データを前記上位Ｎビットおよび下位Ｎビットのバツフ
ァ対４１．４１’に交互に入力し、送信系出力分配部２
３は該，＜ソファ対４１．４１’の内容を同時に取り出
して第２ノイス１２に送出することである。

上記の送信系の構成は、好ましくは受信系においても採
用される。受信系に関し、受信系ノイツファ３１を、上
位Ｎビットおよび下位Ｎビットのバッファ対５１　．　
５１’を複数対縦属接続して構成すると共に、第２バス
ｌ２がＮビット（例えば３２ビット）幅で構威される場
合、受信系入力分配部３２は第２バス１２からのアドレ
スおよび一連のデータを前記上位Ｎビットおよび下位Ｎ
ビットのバッファ対５１５１’に交互に入力し、受信系
出力分配部３３は該バッファ対５１．５１’の内容を交
互に取り出して第１バスｌ１に送出し、また第２バスｌ
２が２Ｎビット（例えば６４ビット）幅で構威される場
合、受信系入力分配部３２は第２バス１２からのアドレ
スおよび一連のデータを前記上位Ｎビットおよび下位Ｎ
ビットのバッファ対５１．５１’に同時に入力し、受信
系出力分配部３３は該バッファ対５１．５１’の内容を
交互に取り出して第１バス１１に送出する。

〔作　用〕

上記の構成により、バッファ２１および３１に対する読
出し回数が情報の１転送につき１回で済むようにしたも
のであり、従来例における、情報の１転送につき２回の
読出しを半減させる。

〔実施例〕

第２図は本発明に係る送信系及び受信系バスインタフェ
ースの一実施例を示す回路図である。基本的には既述の
第１０図と近似しているが、本発明のバスインタフェー
ス４０では送信系バッファ２１として上位Ｎビットと下
位Ｎビットのバッファ対４１．４１’の縦属接続を用い
、送信系入力分配部２２はレジスタ（ＲＥＧ）２００，
２０１，　２０２およびセレクタ（ＳＩＩＩＬ）２１０
で構威し、送信系出力分配部２３はレジスタ（ＲＢＧ）
２０３．　２０４およびセレクタ、（ＳＥ！Ｌ）２２０
で構成する。また、受信系バッファ３１として上位Ｎビ
ットと下位Ｎビットのバッツァ対５１．５１’の縦属接
続を用い、受信系入力分配部３２はレジスタ（ＲＢＧ）
　２０５，２０６．　２０７およびセレクタ（ＳＥＬ）
２３０で構成し、受信系出力分配部３３はレジスタ（Ｒ
ＵＧ）２０８．　２０９およびセレクタ（ＳＥＬ）２４
０で構成する。このバスインタフェース４０の動作は、
以下の第３図〜第８図に示すタイミングチャートより明
らかである。なお、これら第３ｒｌｌＪ〜第８図は従来
例における既述の第１１図〜第１６図にそれぞれ対応す
る。

第３図は本発明における送信系、特に第１バス側での動
作を示すタイミングチャートである。なお本図中の３２
１１．　Ｓ２１２は第２図のセレクタ２１０への切換制
御信号（ＲＢＧ２００またはＲＩ３Ｇ２０２を選択）で
ある。信号Ｓ２１１の立ち上りによりＲＢＧ２００の内
容を選択し、信号Ｓ２１２の立ち上りによりＲＢＧ２０
２の内容を選択する。これらはバッファ４１側〈上位側
冫に入力される。一方、バッファ４１’側（下位側》に
はＲＢＧ２０１の内容が入力され、これらの入力をバッ
ファ２１内に実際に取り込むのは、バッファ書込みパル
スにより行われる。

第４図は本発明における送信系、特に第２バス（Ｎビッ
ト）側での動作を示すタイミングチャートである。本図
中のＳ２２１，　Ｓ２２２は第２図のセレクタ２２０へ
の切換制御信号（上位バッファ４１または下位バッファ
４１’を選択）であり、信号Ｓ２２１の立ち上りにより
上位バッファ４１側を選択し、信号Ｓ２２２の立ち上り
により下位バッファ４１′側を選択する。かくして、Ｒ
ＢＧ２０３には上位と下位のバッファ内容が交互に出力
される。これは第２バス１２がＮビット（例えば３２ビ
ット）の場合である。

第５図は本発明における送信系、特に第２バス（２Ｎビ
ット）側での動作を示すタイミングチャートである。第
２バスｌ２が２Ｎビット（例，ｔｌｆ６４ビット）のと
きは、信号Ｓ２２１のみが立ち上り放し（３２２２は立
ち下り放し“０”）になり、上位バッファ４１の内容が
そのままレジスタＲＢＧ２０３に取り込まれ、これと同
時に下位バッファ４１′の内容がそのままＲＥＧ２０４
に取り込まれる。さらにこれらＲＥＧ２０３．　２０４
の内容が第２バス１２に同時に送出される。

従来例である第１３図においては（バッファ出力データ
の欄）、バッファの読出しサイクルが１７２になってい
るが、本発明によればそのようなサイクルの高速化は不
要である。

第６図は本発明における受信系、特に第２バス（Ｎビッ
ト〉側での動作を示すタイミングチャートである。第２
バス１２がＮビット《例えば３２ビット）モードのとき
は、信号Ｓ２３１は立ち下り放し（信号Ｓ２３２が立ち
上り放し“１″）であり、レジスタ（ＲＢＧ）２０７の
内容（第２バス１２の上位Ｎビット）が選択される。こ
のＲＢＧ２０７の内容とレジスタ（ＲＢＧ）２０５の内
容（第２バス１２の上位Ｎビット）は、バッファ書込み
パルスにより、上位と下位に交互に割り振られる。なお
、ＲＢＧ２０５のクロックとＲＢＧ２０７のクロックは
基本クロックの１７２の周波数であり、かつ相互に１ク
ロック分だけ位相シフトしている。

第７図は本発明における受信系、特に第２バス（２Ｎビ
ット）側での動作を示すタイミングチャートである。第
２バスｌ２が２Ｎビット（６４ビット〉モードのときは
信号Ｓ２３１が立ち上り放し（信号Ｓ２３２が立ち下り
放し）であり、レジスタ（ＲＢＧ）２０６の内容（第２
バス１２の下位Ｎビット）が選択される。このＲＢＧ２
０６の内容とＲＢＧ２０５　（第２バスエ２の上位Ｎビ
ット）の内容とが同時に、バッファ書込みパルスにより
、それぞれ上位バッファ５１および下位バッファ５１’
に取り込まれる。従来例である第１５！！Ｉにおいては
（バッファ書込みパルスの欄）、バッファの書込みサイ
クルが１／２になっているが、本発明では、そのような
サイクルの高速化は不要である。

第８図は本発明における受信系、特に第１バス側での動
作を示すタイミングチャートである。本図１：ｌ：オイ
テ、Ｓ２４１，　Ｓ２４２１ｔセレ９　タ（ＳＥＬ）２
４０ヘ（７）切換制御信号であり、Ｓ２４１の立ち上り
で、上位バッファ５１側を選択し、Ｓ２４２の立ち上り
で下位バッファ５１′側を選択する。したがってＳＥＬ
２４０の出力は第８図の対応欄゛に示す如くなる。レジ
スタ（ＲＢＧ）２０９は１クロック遅れでこれら一連の
データＤＩ，０２，・・・をデータ線に送出する。なお
、対応のアドレスはＲＢＧ２０８に保持され、アドレス
線に送出される。なお、ＲＢＧ２０８はアドレスイネー
ブルによりアドレスをラッチする。

〔発明の効果〕

以上説明したように本発明によれば、高速なバッファを
用いたり、あるいは転送サイクルを高速化させることな
く、Ｎビットモードのシステムバスにも、２Ｎビットモ
ードのシステムバスにも柔軟に対応でき、また従来例に
比べ、ハードウエア規模を大幅に増大させることもない
。

【図面の簡単な説明】

第ｌ図は本発明に係るバスインタフェースの原理ブロッ
ク図、第２ｒ！Ａは本発明に係るバスインタフェースのー実施
例を示す回路図、第３図は本発明における送信系、特に第１バス側での動
作を示すタイミングチャート、第４図は本発明における
送信系、特に第２バス（Ｎビット）側での動作を示すタ
イミングチャート、第５図は本発明における送信系、゛特に第２バス（２Ｎ
ビット）側での動作を示すタイミングチャート、第６図は本発明における受信系、特に第２バス（Ｎビッ
ト）側での動作を示すタイミングチャート、第７図は本発明における受信系、特に第２バス（２Ｎビ
ット）側での動作を示すタイミングチャート、第８図は本発明における受信系、特に第１バス側での動
作を示すタイミングチャート、第９図は本発明が適用さ
れるーシステム例の概要を示す図、第１０図は従来のバスインタフェースの一例を示す回路
図、第１１図は従来例における送信系、特に第１バスト、第ｌ３図は従来例における送信系、特に第２バス（２Ｎ
ビット〉側での動作を示すタイミングチャート、第１４図は従来例における受信系、特に第２バス（Ｎビ
ット〉側での動作を示すタイミングチャート、第１５図は従来例における受信系、特に第２バス（２Ｎ
ビット）側での動作を示すタイミングチャ一ト、第１６図は従来例における受信系、特に第１バス側での
動作を示すタイミングチャートである。図において、１１・・・第１バス、１２・・・第２バス、２ｌ・・・
送信系バッファ、２２・・・送信系入力分配部、２３・
・・送信系出力分配部、３１・・・受信系バッファ、３２・・・受信系入力分配
部、３３・・・受信系出力分配部、４１・４１′・・・バッファ対、５１．５１’・・・バッファ対、Ａ・・・アドレス、ＤＩ，　０２，　［）３・・・　・・・一連のデータ。クロック第２バス上のデータ上位（＝

〔亘つ［舅］二三〕

第１３図

Claims

【特許請求の範囲】１、Ｎ（Ｎは自然数）ビット幅のアドレス線およびＮビ
ット幅のデータ線からなる第１バス（１１）より受信し
たアドレスおよび一連のデータを、第２バス（１２）へ
送信するために一時保持する送信系バッファ（２１）と
、該送信系バッファ（２１）の入力側および出力側にそ
れぞれ設けられる送信系入力分配部（２２）および送信
系出力分配部（２３）とから送信系を構成し、前記第２バス（１２）から受信したアドレスおよび一連
のデータを、前記第１バス（１１）へ送信するために一
時保持する受信系バッファ（３１）と、該受信系バッフ
ァ（３１）の入力側および出力側にそれぞれ設けられる
受信系入力分配部（３２）および受信系出力分配部（３
３）とから受信系を構成するバスインタフェースにおい
て、前記送信系バッファ（２１）を、上位Ｎビットおよび下
位Ｎビットのバッファ対（４１、４１′）を複数対縦属
接続して構成すると共に前記第２バス（１２）がＮビット幅で構成される場合、
前記送信系入力分配部（２２）は前記第１バス（１１）
からのアドレスおよび一連のデータを前記上位Ｎビット
および下位Ｎビットのバッファ対（４１、４１′）に交
互に入力し、前記送信系出力分配部（２３）は該バッフ
ァ対（４１、４１′）の内容を交互に取り出して前記第
２バス（１２）に送出し、前記第２バス（１２）が２Ｎ
ビット幅で構成される場合、前記送信系入力分配部（２
２）は前記第１バス（１１）からのアドレスおよび一連
のデータを前記上位Ｎビットおよび下位Ｎビットのバッ
ファ対（４１、４１′）に交互に入力し、前記送信系出
力分配部（２３）は該バッファ対（４１、４１′）の内
容を同時に取り出して前記第２バス（１２）に送出する
ことを特徴とする送信系バスインタフェース。２、Ｎ（Ｎは自然数）ビット幅のアドレス線およびＮビ
ット幅のデータ線からなる第１バス（１１）より受信し
たアドレスおよび一連のデータを、第２バス（１２）へ
送信するために一時保持する送信系バッファ（２１）と
、該送信系バッファ（２１）の入力側および出力側にそ
れぞれ設けられる送信系入力分配部（２２）および送信
系出力分配部（２３）とから送信系を構成し、前記第２バス（１２）から受信したアドレスおよび一連
のデータを、前記第１バス（１１）へ送信するために一
時保持する受信系バッファ（３１）と、該受信系バッフ
ァ（３１）の入力側および出力側にそれぞれ設けられる
受信系入力分配部（３２）および受信系出力分配部（３
３）とから受信系を構成するバスインタフェースにおい
て、前記受信系バッファ（３１）を、上位Ｎビットおよび下
位Ｎビットのバッファ対（５１、５１′）を複数対縦属
接続して構成すると共に前記第２バス（１２）がＮビット幅で構成される場合、
前記受信系入力分配部（３２）は前記第２バス（１２）
からのアドレスおよび一連のデータを前記上位Ｎビット
および下位Ｎビットのバッファ対（５１、５１′）に交
互に入力し、前記受信系出力分配部（３３）は該バッフ
ァ対（５１、５１′）の内容を交互に取り出して前記第
１バス（１１）に送出し、前記第２バス（１２）が２Ｎ
ビット幅で構成される場合、前記受信系入力分配部（３
２）は前記第２バス（１２）からのアドレスおよび一連
のデータを前記上位Ｎビットおよび下位Ｎビットのバッ
ファ対（５１、５１′）に同時に入力し、前記受信系出
力配部（３３）は該バッファ対（５１、５１′）の内容
交互に取り出して前記第１バス（１１）に送出すことを
特徴とする受信系バスインタフェース。