JPS61138330A - バツフア回路 - Google Patents
バツフア回路Info
- Publication number
- JPS61138330A JPS61138330A JP26022584A JP26022584A JPS61138330A JP S61138330 A JPS61138330 A JP S61138330A JP 26022584 A JP26022584 A JP 26022584A JP 26022584 A JP26022584 A JP 26022584A JP S61138330 A JPS61138330 A JP S61138330A
- Authority
- JP
- Japan
- Prior art keywords
- data
- buffer
- data bus
- input
- outputted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデータ転送時に用いる入出力を同時に行うバッ
ファ回路に関するものである。
ファ回路に関するものである。
従来の技術
従来のバッファ回路は、例えば第2図に示すような構成
であった。第2図において、1はバツフハ2はデータバ
ス、3はバッファ1にデータを入力するためのライト信
号、4はバッファ1からデータを読取るためのリード信
号である。このように従来は1つのバッファのみでバッ
ファ回路を構成していた。
であった。第2図において、1はバツフハ2はデータバ
ス、3はバッファ1にデータを入力するためのライト信
号、4はバッファ1からデータを読取るためのリード信
号である。このように従来は1つのバッファのみでバッ
ファ回路を構成していた。
2ベーン
発明が解決しようとする問題点
このようカ従来あ構成では、データをバッフ;に入力し
ている藺はバッファからデータを出力出来ないという問
題があった。本発明はこのような問題点を解編するもの
で、データの入出力を同時に行うことのできるバッファ
回路を提供することを目的としている。
ている藺はバッファからデータを出力出来ないという問
題があった。本発明はこのような問題点を解編するもの
で、データの入出力を同時に行うことのできるバッファ
回路を提供することを目的としている。
問題点を解決するための手段
この問題点を解決するために本発明は、2つのバッファ
を用いている。
を用いている。
作用
この構成により、一方のバッファがデータ入力に使用さ
れている間、もう一方のバッファをデータ出力用として
用いることができる。
れている間、もう一方のバッファをデータ出力用として
用いることができる。
実施例
第1図は本発明の一実施例による入出力を同時に行うバ
ッファ回路のブロック図である。第1図において、11
ムはバッファA、11BiバッファB 、12Aはデー
タバスA、12BはデータバスB、13A、14A、1
3B、14Bはそれぞ3 パ れバッファ人のライトイネーブル端子、リードイネーブ
ル端子、バッファBのライトイネーブル端子、リードイ
ネーブル端子、15は入力用のデータバスエ、16は出
力用のデータバス0.17はデータバスエ15の入力デ
ータをデータバスA12ム捷たけデータバスB12Bの
どちらか一方に出力するだめのデマルチプレクサ(DM
UX )、18はDMUXl 7のセレクト端子、19
はデータバスAl2A’tたはデータバスB12Bから
の入力のどちらか一方をデータバス016に出力するた
め(7) 7 k fプレクサ(MUx)、20ijM
UX19のセレクト端子、21はバッファセレクト信号
、22はライト信号である。DMUXl7は、バッファ
セレクト信号21が“1”のとき、データバスA’(5
選択するものであり、このとき、データバス812人に
対してはハイ・インピーダンスとなる。またMUX19
はバッファセレクト信号21が“1”のとき、データバ
スBを選択するものである。
ッファ回路のブロック図である。第1図において、11
ムはバッファA、11BiバッファB 、12Aはデー
タバスA、12BはデータバスB、13A、14A、1
3B、14Bはそれぞ3 パ れバッファ人のライトイネーブル端子、リードイネーブ
ル端子、バッファBのライトイネーブル端子、リードイ
ネーブル端子、15は入力用のデータバスエ、16は出
力用のデータバス0.17はデータバスエ15の入力デ
ータをデータバスA12ム捷たけデータバスB12Bの
どちらか一方に出力するだめのデマルチプレクサ(DM
UX )、18はDMUXl 7のセレクト端子、19
はデータバスAl2A’tたはデータバスB12Bから
の入力のどちらか一方をデータバス016に出力するた
め(7) 7 k fプレクサ(MUx)、20ijM
UX19のセレクト端子、21はバッファセレクト信号
、22はライト信号である。DMUXl7は、バッファ
セレクト信号21が“1”のとき、データバスA’(5
選択するものであり、このとき、データバス812人に
対してはハイ・インピーダンスとなる。またMUX19
はバッファセレクト信号21が“1”のとき、データバ
スBを選択するものである。
以上のように構成された本実施例のバッファ回路につい
て以下その動作を説明する。バッファセレクト信号21
が1”のとき、データバス115上のデータは、データ
バスAl2Aに出力され、バラファムのライト信号13
Aが“1”となった時、入力データはバッファ人に書き
込まれる。この時、バッファBのリードイネーブル端子
14Bが“1”となり、データバスR上にデータが出力
される。更にこの時、MUX19iデータバスBfi選
択しているので、データバスB上のデータかデータバス
016に出力される。逆にバッファセレクト信号21が
“0″の時、バッファBに入力データが書き込まれ、バ
ッファ人からデータが出力される。
て以下その動作を説明する。バッファセレクト信号21
が1”のとき、データバス115上のデータは、データ
バスAl2Aに出力され、バラファムのライト信号13
Aが“1”となった時、入力データはバッファ人に書き
込まれる。この時、バッファBのリードイネーブル端子
14Bが“1”となり、データバスR上にデータが出力
される。更にこの時、MUX19iデータバスBfi選
択しているので、データバスB上のデータかデータバス
016に出力される。逆にバッファセレクト信号21が
“0″の時、バッファBに入力データが書き込まれ、バ
ッファ人からデータが出力される。
発明の効果
以上のように、本発明によれば、2つのバッファを持つ
ことによってバッファへのデータの入出力を同時に行う
こりができ、データ転送を高速に行うことができる。
ことによってバッファへのデータの入出力を同時に行う
こりができ、データ転送を高速に行うことができる。
第1図は本発明の一実施例における入出力を同時に行う
バッファ回路のブロック図、第2図は従57、 ・ 来のバッファ回路のブロック図である。 1・・・・・・バッファ,3・・・・・・ライト信号、
4・・・・・・リー ト信号、 11人・・・・・・
バッファ人、11B・・・・・・バッファB117・・
・・・・デマルチプレクサ、19・・・・・・マルチプ
レクサ、21・・・・・・バッファセレクト信号。 22・・・・・・ライト信号。
バッファ回路のブロック図、第2図は従57、 ・ 来のバッファ回路のブロック図である。 1・・・・・・バッファ,3・・・・・・ライト信号、
4・・・・・・リー ト信号、 11人・・・・・・
バッファ人、11B・・・・・・バッファB117・・
・・・・デマルチプレクサ、19・・・・・・マルチプ
レクサ、21・・・・・・バッファセレクト信号。 22・・・・・・ライト信号。
Claims (1)
- 2つのバッファを持ち、これらのうち一方が入力用とし
て使用されている時はもう一方が出力用として使用可能
となるように構成したバッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26022584A JPS61138330A (ja) | 1984-12-10 | 1984-12-10 | バツフア回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26022584A JPS61138330A (ja) | 1984-12-10 | 1984-12-10 | バツフア回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61138330A true JPS61138330A (ja) | 1986-06-25 |
Family
ID=17345088
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26022584A Pending JPS61138330A (ja) | 1984-12-10 | 1984-12-10 | バツフア回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61138330A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6312074A (ja) * | 1986-07-02 | 1988-01-19 | Toshiba Corp | ラベリング回路 |
JPS63140381A (ja) * | 1986-12-02 | 1988-06-11 | Fujitsu Ltd | ビデオレ−ト投影算出回路 |
JPH01180625A (ja) * | 1988-01-12 | 1989-07-18 | Fujitsu Ltd | 速度変換回路 |
JPH01200444A (ja) * | 1988-02-05 | 1989-08-11 | Nec Corp | ファイル間のデータ転送方法 |
JPH01228068A (ja) * | 1988-03-08 | 1989-09-12 | Fujitsu Ltd | ビデオレート投影算出回路 |
JPH04175949A (ja) * | 1990-11-09 | 1992-06-23 | Hitachi Ltd | キャッシュ制御方式 |
JP2008269346A (ja) * | 2007-04-20 | 2008-11-06 | Nuflare Technology Inc | データ転送システム |
-
1984
- 1984-12-10 JP JP26022584A patent/JPS61138330A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6312074A (ja) * | 1986-07-02 | 1988-01-19 | Toshiba Corp | ラベリング回路 |
JPS63140381A (ja) * | 1986-12-02 | 1988-06-11 | Fujitsu Ltd | ビデオレ−ト投影算出回路 |
JPH01180625A (ja) * | 1988-01-12 | 1989-07-18 | Fujitsu Ltd | 速度変換回路 |
JPH01200444A (ja) * | 1988-02-05 | 1989-08-11 | Nec Corp | ファイル間のデータ転送方法 |
JPH01228068A (ja) * | 1988-03-08 | 1989-09-12 | Fujitsu Ltd | ビデオレート投影算出回路 |
JPH04175949A (ja) * | 1990-11-09 | 1992-06-23 | Hitachi Ltd | キャッシュ制御方式 |
JP2008269346A (ja) * | 2007-04-20 | 2008-11-06 | Nuflare Technology Inc | データ転送システム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR900015008A (ko) | 데이터 프로세서 | |
JPS61138330A (ja) | バツフア回路 | |
JPH03171246A (ja) | 送信系及び受信系バスインタフェース | |
JPS59151371A (ja) | 半導体メモリ素子 | |
JPH01194052A (ja) | ディジタル信号処理プロセッサのデータ入出力回路 | |
JPS63156291A (ja) | 画像メモリ | |
JPH02211571A (ja) | 情報処理装置 | |
KR0123091B1 (ko) | 프레임 메모리에 있어서 데이타 버스 구조 | |
JPS58151650A (ja) | 情報処理装置 | |
JPS6049465A (ja) | マイクロコンピユ−タ間のデ−タ転送方法 | |
JPH01191966A (ja) | データ処理システム | |
JPH03189755A (ja) | メモリ間転送装置 | |
JPS61243548A (ja) | デ−タ記憶装置 | |
JPS6398758A (ja) | Dmaコントロ−ラ | |
JPS6118992A (ja) | 表示制御装置 | |
JPS63249235A (ja) | アドレスデコ−ダ回路 | |
JPS62226359A (ja) | 周辺モジユ−ルアクセス方式 | |
JPS63300288A (ja) | アトリビュ−ト制御方式 | |
JPH023853A (ja) | Cpuのインタフェース方法 | |
KR960042391A (ko) | 고속중형 컴퓨터시스템에 있어서 디엠에이제어기 | |
JPH0194455A (ja) | 記憶装置のアクセス方式 | |
JPS6050585A (ja) | 画面分割表示制御装置 | |
JPS608968A (ja) | デ−タバツフア制御方式 | |
JPH03167648A (ja) | ダイレクトメモリアクセス制御装置 | |
JPH047657A (ja) | メモリ間データ転送方式 |