KR0123091B1 - 프레임 메모리에 있어서 데이타 버스 구조 - Google Patents

프레임 메모리에 있어서 데이타 버스 구조

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KR0123091B1 KR1019940000772A KR19940000772A KR0123091B1 KR 0123091 B1 KR0123091 B1 KR 0123091B1 KR 1019940000772 A KR1019940000772 A KR 1019940000772A KR 19940000772 A KR19940000772 A KR 19940000772A KR 0123091 B1 KR0123091 B1 KR 0123091B1
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Abstract

본 발명은 프레임 메모리에 있어서 데이타 버스 구조에 관한 것이다. 이를 위하여 본 발명은 입력데이타가 뱅크 A프레임 메모리에 기록될 수 있도록 동작하는 제1버퍼수단과, 제1버퍼와는 반대로 동작되며 입력데이타가 뱅크 B프레임 메모리에 기록될 수 있도록 동작하는 제2버퍼수단과, 제1버퍼수단으로부터 출력되는 입력데이타가 뱅크A프레임 메모리에 기록될 수 있도록 제3버퍼수단과, 제2버퍼수단으로부터 출력되는 입력데이타가 뱅크 B프레임 메모리에 기록될 수 있도록 동작하는 제4버퍼수단과, 뱅크 A프레임 메모리로부터 독출되는 데이타가 a버스에 실려 출력될 수 있도록 동작하는 제5버퍼수단과, 뱅크 B프레임 메모리로부터 독출되는 데이타가 b버스에 실려 출력될 수 있도록 제6버퍼수단과, 제3 내지 제6버퍼수단의 인에이블 상태를 제어하는 제어부와, a버스에 실린 뱅크 A프레임 메모리로부터 독출되는 데이타신호와 b버스에 실린 뱅크 B프레임 메모리로부터 독출되는 데이타신호를 선택적으로 출력하기 위한 멀티플렉서로 구성된다.

Description

프레임 메모리에 있어서 데이타 버스 구조
제1도는 프레임 메모리에 있어서 종래의 데이타 버스 구조를 나타낸 블럭도이다.
제2도는 제1도에 있어서 디멀티플렉서의 상세블럭도이다.
제3도는 프레임 메모리에 있어서 본 발명에 의한 데이타 버스 구조를 나타낸 블럭도이다.
제4도는 제3도에 도시된 본 발명에 의한 데이타 버스 구조에 대한 시뮬레이션 결과를 나타낸 과형도이다.
* 도면의 주요부분에 대한 부호의 설명
12, 14, 20, 22, 24, 26, 28, 30, 32, 34 : 버퍼
16 : 멀티플렉서 18 : 제어부
42, 44, 46, 48 : 프레임 메모리
본 발명은 프레임 메모리에 관한 것으로, 특히 데이타버스의 구조를 간단화시킴으로써 프레임 메모리의 면적을 줄이고 동작속도를 개선하기 위한 데이타 버스 구조에 관한 것이다.
제1도는 프레임 메모리에 있어서 종래의 데이타 버스 구조를 나타낸 블럭도이다.
제1도를 참조하면, 프레임 메모리는 독출 프레임 메모리와 기록 프레임 메모리의 두 프레임분으로 구성되어 있다. 프레임 메모리 A, B(3,4)는 Frs(FRame Status)신호에 따라 독출 및 기입 동작이 프레임 단위로 토글(toggle)된다. 즉, Frs신호가 '로우' 논리상태일 경우에는 프레임 메모리 B(4)는 기록 모드, 프레임 메모리 A(3)는 독출 모드로 사용된다. 반대로 Frs신호가 '하이' 논리상태일 경우에는 프레임 메모리 B(4)는 독출 모드, 프레임 메모리 A(3)는 기록 모드로 사용된다.
한편, 디멀티플랙서(Demux; 1)는 다음 표 1과 같은 조건에 따라 하나의 버스가 선택되고, 나머지 버스는 하이 임피던스(high impedance)상태가 된다 여기서 Yc＿sel 신호는 휘도신호와 색도 신호를 선택하는 신호이다.
디멀티플렉서(1)에 대한 상세한 회로는 제2도에 도시되어 있다.
제2도를 참조하면, 디코더(5)에서 생성된 4개의 신호는 각각 버퍼(7,8,9,10)에 대한 인에이블신호로 사용된다.
멀티플렉서(2)는 프레임 메모리 A, B(3,4)에서 읽혀진 데이타를 출력하기 위하여 Frs신호에 따라 프레임 메모리 A(3)와 프레임 메모리 B(4)의 버스를 선택한다. 이 관계에 대한 조건은 다음 표 2에서와 같다.
상술한 바와 같이 프레임 메모리에 있어서 종래의 데이타 버스 구조는 디멀티플렉서에서 타이밍이 일치하지 않기 때문에 디코더에서 각 버퍼에 대한 인에이블신호를 생성시키므로 디코더로 인한 불필요한 시간 지연이 발생하는 문제점이 있다.
또한 데이타 버스 AY, AC, BY, BC는 프레임 메모리의 독출 및 기록버스로 사용되는데 실제 휘도성분(Y)과 색도성분(C)은 처리되는 시간이 상이하므로 각 데이타 버스를 같은 성분끼리 공유하게 되는 문제점이 있다.
따라서 본 발명의 목적은 상술한 문제점을 해결하기 위하여 프레임 메모리에 있어서 소면적을 가지고 고속으로 동작하기 위한 데이타 버스 구조를 제공한는데 있다.
상기 목적을 달성하기 위하여 본 발명은 두조의 프레임 메모리 Y, C로 이루어진 뱅크 A프레임 메모리와 뱅크 B프레임 메모리의 데이타 버스 구조에 있어서, 입력데이타가 상기 뱅크 A프레임 메모리에 기록될 수 있도록 Frs신호의 논리 상태에 따라서 온 또는 오프되는 제1버퍼수단, 상기 제1버퍼와는 반대로 동작되며 상기 입력데이타가 상기 뱅크 B 프레임 메모리에 기록될 수 있도록 Frs신호의 논리상태에 따라서 온 또는 오프되는 제2버퍼수단, 상기 제1버퍼수단으로부터 출력되는 입력 데이타가 상기 뱅크 A프레임 메모리에 기록될 수 있도록 sy1신호와 sc1신호의 논리상태에 따라서 온 또는 오프되는 제3버퍼수단, 상기 제2버퍼수단으로부터 출력되는 입력데이타가 상기 뱅크 B 프레임 메모리에 기록될 수 있도록 sy2신호와 sc2신호의 논리상태에 따라서 온 또는 오프되는 제4버퍼수단, 상기 뱅크 A프레임 메모리로부터 독출되는 데이타가 a버스에 실려 출력될 수 있도록 sy2신호와 sc2신호의 논리상태에 따라서 온 또는 오프되는 제5버퍼수단, 상기 뱅크 B프레임 메모리로부터 독출되는 데이타가 b버스에 실려 출력될 수 있도록 sy1신호와 sc1신호의 논리상태에 따라서 온 또는 오프되는 제6버퍼수단, 상기 Frs신호와 Yc-sel의 조합에 의해 상기 제3 내지 제6버퍼수단의 인에이블신호인 sy1, sy2, sc1, sc2신호를 생성하기 위한 제어부, 및 상기 Frs신호의 논리상태에 따라서 a버스에 실린 상기 뱅크 A프레임 메모리로부터 독출되는 데이타신호와 b버스에 실린 상기 뱅크 B프레임 메모리로부터 독출되는 데이타신호를 선택적으로 출력하기 위한 멀티플렉서를 포함함을 특징으로 한다.
이하 첨부된 도면으로 참조하여 본 발명에 대하여 상세히 설명하기로 한다.
제3도는 프레임 메모리에 있어서 본 발명에 의한 데이타 버스 구조를 나타낸 블럭도이다.
제3도에 도시된 블럭도의 구성은, 두조의 프레임 메모리 Y, C(42,44,46,48)로 이루어진 뱅크 A프레임 메모리와 뱅크 B프레임 메모리와, 입력데이타가 뱅크 A프레임 메모리(42,44)에 기록될 수 있도록 Frs신호의 논리상태에 따라서 온 또는 오프되는 제1버퍼수단(12)과, 제1버퍼수단(12)과는 반대로 동작되며 상기 입력데이타가 뱅크 B프레임 메모리(46,48)에 기록될 수 있도록 Frs신호의 논리상태에 따라서 온 또는 오프되는 제2버퍼수단(14)과, 제1버퍼수단(12)으로부터 출력되는 입력데이타가 뱅크 A프레임 메모리(42,44)에 기록될 수 있도록 sy1신호와 sc1신호의 논리상태에 따라서 온 또는 오프되는 제3버퍼수단(20,24)과, 제2버퍼수단(14)으로부터 출력되는 입력데이타가 뱅크 B프레임 메모리(46,48)에 기록될 수 있도록 sy2신호와 sc2신호의 논리상태에 따라서 온 또는 오프되는 제4버퍼수단(28,32)과, 뱅크 A프레임 메모리(42,44)로부터 독출되는 데이타가 a버스에 실려 출력될 수 있도록 sy2신호와 sc2신호의 논리상태에 따라서 온 또는 오프되는 제5버퍼수단(22,26)과, 뱅크 B프레임 메모리(46,48)로부터 독출되는 데이타가 b버스에 실려 출력될 수 있도록 sy1신호와 sc1신호의 논리상태에 따라서 온 또는 오프되는 제6버퍼수단(30,34)과, Frs신호와 Yc_sel의 조합에 의해 상기 제3 내지 제6버퍼수단(20,22,24,26,28,30,32,34)의 인에이블 신호인 sy1, sy2, sc1, sc2신호를 생성하기 위한 제어부(18)와, Frs신호의 논리상태에 따라서 a버스에 실린 뱅크 A프레임 메모리(42,44)로부터 독출되는 데이타신호와 b버스에 실린 뱅크 B프레임 메모리(46,48)로부터 독출되는 데이타신호를 선택적으로 출력하기 위한 멀티플렉서(16)로 이루어진다.
그러면 본 발명의 동작을 첨부한 도면을 참조하여 설명하기로 한다.
요약하면, Frs신호에 따라서 프레임 단위로 토글되어 뱅크 A의 프레임 메모리 Y, C(42,44)와 뱅크 B의 프레임 메모리 Y, C(46,48)가 번갈아 가면서 독출 및 기입 동작을 반복적으로 수행한다. 이를 상세히 설명하면 다음과 같다.
먼저, Frs신호가 '하이' 논리상태이면 제1버퍼(12)가 턴온되고 이와 동시에 제어부(control logic; 18)에서는 인가되는 Yc_sel신호의 논리상태에 따라서 뱅크 A의 프레임 메모리 Y, C(42,44)에 입력데이타(Din)를 기록한다. 뱅크 A의 프레임 메모리 Y, C(42,44)에 입력데이타를 기록하는 구간은 제4도에 있어서 B구간에 해당한다.
뱅크 A의 프레임 메모리 Y, C(42,44)에 입력데이타가 기록되는 것과 동시에 뱅크 B의 프레임 메모리 Y, C(46,48)로부터 데이타가 읽혀지는데 이는 다음 표 3에서 나타낸 바와 같이 버스b가 선택되기 때문이다. 뱅크 B의 프레임 메모리 Y, C(46,48)로 부터 데이타가 독출되는 구간은 제4도에 있어서 A구간에 해당한다.
한편, Frs신호가 '로우' 논리상태이면 제2버퍼(14)가 턴온되고, 이와 동시에 제어부(control logic; 18)에서는 인가되는 Yc_sel신호의 논리상태에 따라서 뱅크 B의 프레임 메모리 Y, C(46,48)에 입력데이타(Din)를 기록한다.
뱅크 B의 프레임 메모리 Y, C(46,48)에 입력데이타가 기록되는 것과 동시에 뱅크 A의 프레임 메모리 Y, C(42,44)로부터 데이타가 읽혀지는데 이는 다음 표 3에서 나타낸 바와 같이 버스 a가 선택되기 때문이다.
표 3은 다음과 같이 나타낼 수 있다.
여기서, sy1, sy2, sc1, sc2신호는 제어부(18)에서 Frs신호와 Yc_sel 신호의 조합에 의해 생성되는 신호로서, sy1신호는 뱅크 A의 프레임 메모리 Y(42)에 입력데이타를 기록하기 위하여 제3버퍼(20)를 인에이블시키거나, 뱅크 B의 프레임 메모리 Y(46)로부터 데이타를 독출하기 위하여 제8버퍼(30)를 인에이블시키기 위한 신호이고, sy2신호는 뱅크 A의 프레임 메모리 Y(42)로부터 데이타를 독출하기 위하여 제4버퍼(22)를 인에이블시키거나, 뱅크 B의 프레임 메모리 Y(46)에 입력데이타를 기록하기 위하여 제7버퍼(28)를 인에이블시키기 위한 신호이고, sc1신호는 뱅크 A의 프레임 메모리 C(44)에 입력데이타를 기록하기 위하여 제5버퍼(24)를 인에이블시키거나, 뱅크 B의 프레임 메모리 C(48)로 부터 데이타를 독출하기 위하여 제10버퍼(34)를 인에이블시키기 위한 신호이고, sc2신호는 뱅크 A의 프레임 메모리 C(44)로 부터 데이타를 독출하기 위하여 제6버퍼(26)를 인에이블시키거나, 뱅크 B의 프레임 메모리 C(48)에 입력데이타를 기록하기 위하여 제9버퍼(32)를 인에이블시키기 위한 신호이다.
또한, AVR 및 ACR과 BYR 및 BCR은 뱅크 A와 B의 프레임 메모리 Y, C(42,44,46,48)에 대한 출력데이타버스로 설정하고, AYW 및 ACW와 BYW 및 BCW는 뱅크 A와 B의 프레임 메모리 Y, C(42,44,46,48)에 대한 입력데이타버스로 설정한다.
멀티플렉서(16)는 상기 Frs신호를 선택신호로 하여 a버스와 b버스로 입력되는 신호중 하나를 선택하여 출력한다. 즉, Frs신호가 '하이' 논리상태인 경우 멀티플렉서(16)는 b버스에 실려 입력되는 뱅크 B의 프레임 메모리 Y, C(46,48)로부터 독출된 데이타를 출력하고, Frs신호가 '로우' 논리상태인 경우 멀티플렉서(16)는 a버스에 실려 입력되는 뱅크 A의 프레임 메모리로 Y, C(42,44)로부터 독출된 데이타를 출력한다.
상술한 바와 같이 프레임 메모리에 있어서 본 발명에 의한 데이타 버스 구조는 데이타 버스의 구조를 간단화시킴으로써 프레임 메모리의 면적을 줄이고 동작속도를 개선시킬 수 있는 이점이 있다.

Claims (4)

  1. 두조의 프레임 메모리 Y, C로 이루어진 뱅크 A프레임 메모리와 뱅크 B프레임 메모리의 데이타 버스 구조에 있어서, 입력데이타가 상기 뱅크 A프레임 메모리에 기록될 수 있도록 Frs신호의 논리상태에 따라서 온 또는 오프되는 제1버퍼수단; 상기 제1버퍼와는 반대로 동작되며 상기 입력데이타가 상기 뱅크 B프레임 메모리에 기록될 수 있도록 Frs신호의 논리상태에 따라서 온 또는 오프되는 제2버퍼수단; 상기 제1버퍼수단으로부터 출력되는 입력데이타가 상기 뱅크 A프레임 메모리에 기록될 수 있도록 sy1신호와 sc1신호의 논리상태에 따라서 온 또는 오프되는 제3버퍼수단; 상기 제2버퍼수단으로부터 출력되는 입력데이타가 상기 뱅크 B프레임 메모리에 기록될 수 있도록 sy2신호와 sc2신호의 논리상태에 따라서 온 또는 오프되는 제4버퍼수단; 상기 뱅크 A프레임 메모리로부터 독출되는 데이타가 a버스에 실려 출력될 수 있도록 sy2신호와 sc2신호의 논리상태에 따라서 온 또는 오프되는 제5버퍼수단; 상기 뱅크 B프레임 메모리로부터 독출되는 데이타가 b버스에 실려 출력될 수 있도록 sy1신호와 sc1신호의 논리상태에 따라서 온 또는 오프되는 제6버퍼수단; 상기 Frs신호와 Yc_sel의 조합에 의해 상기 제3 내지 제6버퍼수단의 인에이블신호 sy1, sy2, sc1, sc2신호를 생성하기 위한 제어부; 및 상기 Frs신호의 논리상태에 따라서 a버스에 실린 상기 뱅크 A프레임 메모리로부터 독출되는 데이타신호와 b버스에 실린 상기 뱅크 B프레임 메모리로부터 독출되는 데이타신호를 선택적으로 출력하기 위한 멀티플렉서를 포함함을 특징으로 하는 데이타 버스 구조.
  2. 제1항에 있어서, 상기 Frs 신호가 '하이' 논리레벨상태이면 상기 제1버퍼수단이 턴온되고, 상기 뱅크 A프레임 메모리에 입력데이타를 기록하는 동시에 상기 뱅크 B프레임 메모리로부터 데이타가 독출되도록 동작함을 특징으로 하는 데이타 버스 구조.
  3. 제1항에 있어서, 상기 Frs 신호가 '하이' 논리레벨상태이면 상기 제2버퍼수단이 턴온되고, 상기 뱅크 B프레임 메모리에 입력데이타를 기록하는 동시에 상기 뱅크 A프레임 메모리로부터 데이타가 독출되도록 동작함을 특징으로 하는 데이타 버스 구조.
  4. 제1항에 있어서, 상기 멀티플렉서는 상기 Frs신호가 '로우' 논리상태이면 상기 a버스에 실린 뱅크 A프레임 메모리로부터 독출된 데이타를 선택하여 출력하고, 상기 Frs신호가 '하이' 논리상태이면 상기 b버스에 실린 뱅크 B프레임 메모리로부터 독출된 동작함을 데이타를 선택하여 출력함을 특징으로 하는 데이타 버스구조.
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