JPH06309218A

JPH06309218A - データ・バッファ制御方式

Info

Publication number: JPH06309218A
Application number: JP11762293A
Authority: JP
Inventors: Hiroshi Sakamoto; 裕志坂本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-04-22
Filing date: 1993-04-22
Publication date: 1994-11-04

Abstract

(57)【要約】【目的】共有メモリを使って複数のタスクを実行する
場合の高速処理を可能にするデータ・バッファ制御方式
を提供する。【構成】データ処理に関する複数のタスクを並列して
実行するためのデータ・バッファ制御方式において、異
なるデータ処理を行なう複数のタスク処理回路３、４、
５と複数のバッファ・メモリ11、12、13との間に、この
バッファ・メモリの各々に対して複数のタスク処理回路
の全てを、それぞれスイッチ21〜29を介して、結合する
複数のタスク・バス71〜73を設け、タスク処理回路３〜
５の各々が同時刻に異なるバッファ・メモリに接続し、
タスク処理回路の全ての処理が終了する毎に、このタス
ク処理回路の接続するバッファ・メモリを順次変更する
ように各スイッチ21〜29の切換えを制御する。各タスク
処理回路は、各時刻において、１対１で個々のバッファ
・メモリと接続し、並列して処理を実行することができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子ファイリング・シ
ステムやパーソナル・コンピュータ等のデータ処理に用
いるデータ・バッファ制御方式に関し、特に、データ処
理の高速化を実現するものである。

【０００２】

【従来の技術】電子ファイリング・システム等のデータ
処理装置では、写真やテキスト等の原稿を画像入力装置
によって読み取り、読み取った画像データを間引き処理
回路で間引いてＣＲＴ等の表示装置に表示し、同時に、
読取った画像データを圧縮処理によりデータ量を減らし
てハードディスク装置や光磁気ディスク装置等の外部記
憶装置に送り、そこで圧縮データを記録させている。

【０００３】この電子ファイリング・システムでは、フ
ァイリングという性格上、如何に少ない時間で多大な数
の原稿を処理できるかがポイントになる。通常、高速タ
イプの電子ファイリング・システムでは、Ａ４原稿で４
０枚／分以上の処理能力が要求される。

【０００４】この電子ファイリング・システムでは、図
４に示すように、画像入力装置で読み取られたデータ
が、読取り処理回路３から共通バス７を経由して、ファ
イリング装置の任意のイメージ・メモリ・ブロック11、
12、13に転送される。

【０００５】読み込まれたデータは、通常、２００ＤＰ
Ｉ（Dot Per Incｈ)から４００ＤＰＩ程度の解像度を有
している。例えば、Ａ４サイズの原稿を４００ＤＰＩの
画像入力装置で読み取った場合のデータ量は約２ＭＢ
（メガバイト）である。一方、ＣＲＴ等の表示装置の解
像度は、７５ＤＰＩから１５０ＤＰＩ程度であり、画像
入力装置に比較すると遥かに劣っている。そのため画像
入力装置で読取った画像データをそのまま使用すると、
原稿の一部しか表示できないことになる。そのため、間
引き処理回路４により、通常、単純間引きという手段を
用いて表示用の表示データを作成する。

【０００６】また、Ａ４原稿１枚当たり約２ＭＢのデー
タ量を有する画像データを、例えば１００ＭＢのハード
ディスク装置に記憶すると、約５０枚程度の原稿分を記
憶するだけでオーバーフローしてしまう。先に間引きし
たデータ（例えば、２分の１に間引きした場合、データ
量は４分の１になる）を用いると４倍記憶できるが、間
引きされたデータは元の画像データと比べて４分の１の
情報量に減っているため、記憶した後、再度読み出して
プリンター等に出力したときには、元の原稿に比べて画
質が極端に劣化することになり、原画に対して忠実な再
現ができず電子ファイリング・システムとしての機能が
危ぶまれる。

【０００７】このため画像データの圧縮に関しては、フ
ァックスなどで用いられているＣＣＩＴＴ勧告のＭＨ、
ＭＲ、Ｍ²Ｒなどの技術が適用される。これらの技術
は、水平方向、或いは水平・垂直方向のデータと参照用
のコードを基準に圧縮する。

【０００８】圧縮されたデータは、間引きデータとは異
なり、圧縮に対する伸長を行なわないと元の画像を見る
ことはできない。この圧縮伸長処理は、圧伸処理回路５
で行なわれる。

【０００９】これら３つの処理は、全て共通バス７を介
して行なわれるため、図５に示すように、一つの処理が
終了すると、次の処理に移行する、というシリアル処理
になる。

【００１０】

【発明が解決しようとする課題】このように、従来の電
子ファイリング・システムでは、表示装置に対して専用
の間引きデータを供給し、外部記憶装置には、間引きデ
ータとは異なる圧縮データを供給する必要があるため、
読み込んだ読取りデータを２つの異なるフォーマットに
展開しなければならない。

【００１１】これらの処理を実行するためには、読取り
データの保存されたイメージ・メモリに１つ以上のＣＰ
Ｕがアクセスすることになるが、同時に複数のアクセス
はできないため、優先順位を決めてシリアル処理を行な
ったり、または、時分割でバスの使用を制御する疑似並
列処理を行なっているが、いずれにしても処理時間が多
く掛かるという欠点を有している。

【００１２】また、電子ファイリング・システムでは、
読み取り速度の一層の高速化が求められているが、こう
した要求に応えていくためには、読取り処理、間引き処
理および圧縮処理の一層の効率的な並列処理が必要にな
ってくる。

【００１３】本発明は、こうした従来の問題点を解決す
ると共に新たな要求に応えるものであり、共有メモリを
使って複数のタスクを実行する場合の高速処理を可能に
するデータ・バッファ制御方式を提供することを目的と
している。

【００１４】

【課題を解決するための手段】そこで、本発明では、デ
ータ処理に関する複数のタスクを並列して実行するため
のデータ・バッファ制御方式において、異なるデータ処
理を行なう複数のタスク処理回路と複数のバッファ・メ
モリとの間に、このバッファ・メモリの各々に対して複
数のタスク処理回路の全てを、それぞれスイッチを介し
て結合する複数のタスク・バスを設け、タスク処理回路
の各々が同時刻に異なるバッファ・メモリに接続し、タ
スク処理回路の全ての処理が終了する毎に、このタスク
処理回路の接続するバッファ・メモリを順次変更するよ
うに各スイッチの切換えを制御している。

【００１５】

【作用】そのため、各タスク処理回路は、各時刻におい
て、１対１で個々のバッファ・メモリと接続し、並列し
て処理を実行することができる。

【００１６】

【実施例】本発明のデータ・バッファ制御方式を適用し
た電子ファイリング・システムの回路ブロックを図１に
示している。

【００１７】この回路では、主記憶素子のメモリ・ブロ
ック11、12、13と、読取り処理回路３、間引き処理回路
４および圧伸処理回路５との間を接続する各バス71、7
2、73の途中に、３個のスイッチ（21、24、27または2
2、25、28または23、26、29）の組合せとして表わされ
る双方向のスリー・ステート・バッファを配置し、ま
た、各処理回路３、４、５の実行中を示すビジー信号
Ｊ、Ｋ、Ｌに応じて各スイッチ21〜29のオン／オフを制
御する信号Ａ〜Ｉを出力するスイッチ制御部６を置いて
いる。

【００１８】メモリ・ブロック11、12、13は、通常、連
続したメモリを分割して構成され、種々のデータ処理を
行なう上で最大のメモリを必要とする処理に合わせてブ
ロックのメモリ容量を設定している。

【００１９】この電子ファイリング・システムでは、先
ず、イメージ・スキャナ等の画像入力装置により画像や
写真または文章を読み込む。この時の処理を、図２に示
すように、処理内容の一番目として「処理１」と表現す
ることにする。スイッチ制御部６により双方向のスリー
・ステイト・バッファの制御信号Ａ，Ｅ，Ｉがアサート
され、双方向のスリー・ステイト・バッファ21（スイッ
チ21）、同25（スイッチ25）、同29（スイッチ29）がイ
ネーブル状態になる。他のスリー・ステイト・バッファ
は、ディスエーブルされたままでハイ・インピーダンス
（Ｈｉ−Ｚ）状態にある。

【００２０】これにより読取り処理回路３は、スイッチ
21を通じてメモリ・ブロック11にバス71で接続される。
同様に、間引き処理回路４は、スイッチ25を通じてメモ
リ・ブロック12に、また、圧伸処理回路５は、スイッチ
29を通じてメモリ・ブロック13と接続される。

【００２１】一枚目の原稿の読取りデータがメモリ・ブ
ロック11に転送され始めると、バス71が使用中であるこ
とを示すビジー信号Ｊがアサートされる。間引き処理回
路４および圧伸処理回路５では、まだ処理すべきデータ
がないため、処理１においては何も実行しない。そのた
め、それぞれのビジー信号Ｋ，Ｌはネゲートされてい
る。

【００２２】一枚目の原稿の読取りデータがメモリ・ブ
ロック11に転送されると、ビジー信号Ｊがネゲートされ
る。ここでスイッチ制御部６は、３つのビジー信号の全
てがネゲートされたのを知り、「処理２」の状態にスイ
ッチを制御する。即ち、図２に示すように、双方向のス
リー・ステイト・バッファ（スイッチ22、26、27）がイ
ネーブルになるようにスイッチ制御信号Ｂ，Ｆ，Ｇをア
サートする。

【００２３】これによりメモリ・ブロック11は圧伸処理
回路５に、メモリ・ブロック12は読取り処理回路３に、
そして、メモリ・ブロック13は間引き処理回路４に接続
されることになる。

【００２４】ここで圧伸処理回路５は、ビジー信号Ｌを
アサートし、処理１で読込まれた一枚目の原稿の読取り
データを用いて圧縮処理を行なう。また、並行して読取
り処理回路３は、ビジー信号Ｊをアサートして二枚目の
原稿の読取りデータをメモリ・ブロック12に転送する。
間引き処理回路４は、まだ処理すべきデータがないので
何も行なわない。即ち、ビジー信号Ｋはネゲートされた
ままである。

【００２５】圧縮処理が終了した後、読取り処理が終了
すると、全てのビジー信号がネゲートされ、処理２が終
了したことをスイッチ制御部６は知る。そこで、スイッ
チ制御信号を切り替えて次の「処理３」に移行するため
に、スイッチ制御信号Ｃ、Ｄ，Ｈをアサートし、双方向
のスリー・ステイト・バッファ（スイッチ23、24、28）
をイネーブル状態にする。

【００２６】これにより間引き処理回路４は、メモリ・
ブロック11に接続され、ビジー信号Ｋをアサートし一枚
目の原稿の読取りデータの間引き処理を行なう。また、
圧伸処理回路５は、メモリ・ブロック12に接続され、ビ
ジー信号Ｌをアサートし二枚目の原稿の読取りデータの
圧縮処理を行なう。同様に、読取り処理回路３は、メモ
リ・ブロック13に接続され、ビジー信号をアサートし三
枚目の原稿の読取りデータを転送する。これらの処理
は、すべて並列に動作される。

【００２７】３つの並列処理が終了すると、全てのビジ
ー信号Ｋ，Ｌ，Ｊがネゲートされ、「処理３」が終了し
たことをスイッチ制御部６は知り、「処理４」に移るべ
くスイッチ制御信号を切り換える。

【００２８】以後、「処理５」「処理６」と続き、読取
り原稿をｎ枚とすると処理ｎ＋２まで続くことになる。
これら一連のタイムチャートを図３に示す。

【００２９】

【発明の効果】以上の実施例の説明から明らかなよう
に、本発明のデータ・バッファ制御方式では、必要な処
理分のメモリ・ブロックを設けると共に、メモリ・ブロ
ックと処理回路との間に双方向スリー・ステート・バッ
ファを設けることにより、最適な複数の並列バスを構成
することができ、高速な並列処理が可能となる。

【図面の簡単な説明】

【図１】本発明のデータ・バッファ制御方式を適用した
実施例におけるブロック図、

【図２】実施例におけるメモリ処理内容の順序を示す
図、

【図３】実施例におけるスイッチ切換えの一連のタイミ
ングを示すチャート、

【図４】従来の電子ファイリング・システムを示すブロ
ック図、

【図５】従来のシステムにおけるメモリ処理内容の順序
を示す図である。

【符号の説明】

Ａ〜Ｉスイッチ制御信号Ｊ読取り処理回路の実行中を示すビジー信号Ｋ間引き処理回路の実行中を示すビジー信号Ｌ圧伸処理回路の実行中を示すビジー信号 11〜13 メモリ・ブロック 21〜29 スイッチ３読取り処理回路４間引き処理回路５圧伸処理回路６スイッチ制御部７、71〜73 バス

Claims

【特許請求の範囲】

【請求項１】データ処理に関する複数のタスクを並列
して実行するためのデータ・バッファ制御方式におい
て、異なるデータ処理を行なう複数のタスク処理回路と複数
のバッファ・メモリとの間に、前記バッファ・メモリの
各々に対して前記複数のタスク処理回路の全てを、それ
ぞれスイッチを介して結合する複数のタスク・バスを設
け、前記タスク処理回路の各々が同時刻に異なる前記バッフ
ァ・メモリに接続し、前記タスク処理回路の全ての処理
が終了する毎に、前記タスク処理回路の接続する前記バ
ッファ・メモリを順次変更するように前記各スイッチの
切換えを制御することを特徴とするデータ・バッファ制
御方式。