JPH04155481A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はｌチップ内に複数のマイクロ・プロセッサ・ユ
ニット（ＭＰＵ）を持つｌチップＭＰＵに関する。

［従来の技術］ 従来ｌチップ内に複数のＭＰＵないしはＭＰＵに近い機
能を有する回路を具備するｌチップＭＰＵにおいて、外
部端子としてはいずれか一方のＭＰＵのみしかアドレス
・データバスを有していなかった。

［発明が解決しようとしている課題］ しかしながら上記従来例ではアドレス、データ信号線を
外部端子として持っていないＭＰＵは当然のことながら
ＲＯＭおよびまたはＲＡＭの容量に制限があった。この
点を解決するためには全てのＭＰＵのアドレス、データ
信号線を第２図に示す如く外部端子として設けるとなる
と外部端子数が多くなりすぎその結果チップサイズが大
きくなるという欠点を有していた。

［課題を解決するための手段（及び作用）］本発明によ
ればチップ内にマルチプレクサを設けることによりチッ
プ内の複数のＭＰＵの信号線をマルチプレクサを紅白さ
せることにより信号線の数を減少させる。すなわちチッ
プの端子数が減少する。

［実施例］ 第１図は、本発明の１実施例を示す図である。同図にお
いて、ｌはｌチップの半導体ユニットである。

２はマイクロプロセッサａで、データ及びアドレス情報
のためのバス４ａが接続されている。３は別のマイクロ
プロセッサｂで、データ及びアドレス情報のためのバス
４ｂが接続されている。５はマルチプレクサで、バス４
ａ、ｂを介してマイクロプロセッサ２．３に接続され、
半導体ユニットｌの外部から印加される信号を分離して
、内部の上述のマイクロプロセッサ２．３にアドレスあ
るいはデータを供給し、またマイクロプロセッサ２．３
からユニット外にデータを供給する。６はタイミング整
定回路で、２つのマイクロプロセッサに接続され、２つ
のマイクロプロセッサからの信号を交互にアドレス／デ
ータバス線に出力させる。７はアドレス／データバス線
（端子を含む）で、アドレス／データそれぞれ別々でも
、また、兼用されても良い。８．９はストローブ出力線
（端子を含む）で、ストローブ出力線８はマイクロプロ
セッサ２がバス線７に接続（使用可能）されている場合
に、ストローブ信号を出力し、ストローブ出力線９はマ
イクロプロセッサ３がバス線７に接続（使用可能）され
ている場合に、ストローブ信号を出力する。タイミング
整定回路５は上述のストローブ信号をマルチプレクサ４
に供給する。／Ｏはバス線に接続されるＲＯＭである。

１１はバス線７に接続されるＲＡＭである。１２はＩｌ
ｏである。

上述の構成の作動を第３図のタイミングチャートを参照
して説明する。

ａはバス線７のタイミングチャートで、マイクロプロセ
ッサ２のアドレス、次にマイクロプロセッサ２のデータ
、つづいてマイクロプロセッサ３のアドレス、データ、
更にマイクロプロセッサ２のアドレス、データと変化し
ていることを示す。不図示の外部回路はマイクロプロセ
ッサ２のＭＰＵＩの信号を使用するときはストローブ信
号線８（ｂ）のストローブの立上りでアドレス信号をラ
ッチし、バス線を開始てＲＯＭｌ０．ＲＡＭ１１あるい
はｌ／Ｏ１２あるいは制御回路に供給する。同様にマイ
クロプロセッサ３の信号を使用するときはストローブ信
号線９（ｃ）のストローブ信号を利用する。

当然のことながらバス線７は双方向性バスであるから各
信号線、特にデータ信号がマイクロプロセッサから見て
入力状態であるときに、アドレス信号は出力状態である
から両者の信号が双方アクティブになることが想定され
るがこれを防止するための制御信号線がバス線７に含ま
れる、あるいはバス線ｌとは独立して存在することはい
うまでもない。

［他の実施例］ 前述したように複数のマイクロプロセッサの信号線をマ
ルチプレクサすることにより外部信号線の数を減少させ
ることが可能になったがその反作用としてアドレス、デ
ータの切り換えが多いため切り換えのための時間すなわ
ちスイッチング時間の割り合いがアドレス、データの有
効時間に対して大きくなるため、その結果として高速の
周波数でマイクロプロセッサを動作させられなくなるこ
とが予想される。これを回避するためマルチプレクサを
マイクロプロセッサに使用している回路技術より更に高
速の回路技術、たとえばマイクロプロセッサがＭＯＳで
構成されているとすればエミッタ結合論理ＥＣＬでマル
チプレクサを構成する、を使用することによりスイッチ
ング時間を減少させることが可能となる。

本発明により外部端子数が減少したことによりチップ端
子数に余裕が出来るので第４図で示されるようにチップ
ｌ内の少な（とも一方のマイクロプロセッサはＩ／Ｏ制
御レジスタ１３およびＩ／Ｏ信号線１２を外部端子とす
ることによりｌチップ（Ｍ　ｉ　ｃ　ｒ　。

Ｃｏｎｔｒｏｌ　　Ｕｎｉｔ）　ＭＣＵとしての利用範
囲が広がるとともに外部回路を減少させる効果がある。

また第５図で示されるようにさらにマイクロプロセッサ
２．３の間に同期あるいは非同期の通信レジスタ１４を
設けることによりマイクロプロセッサ相互の状態を知る
、あるいは制御を行なうことによりｌチップで完全なマ
ルチプロセッサ構成を取ることが可能になるため、プロ
グラムの分割化あるいは並列処理等のプログラム開発の
効率向上に対して大きな効果が期待できる。なお通信レ
ジスタは機能に応じてＲＡＭの有無等で様々なバリエー
ションがあることはいうまでもない。

［発明の効果］ 本発明によれば、チップの端子数が減少させることがで
きる。

【図面の簡単な説明】

第１図は本発明を実施したｌチップマイクロプロセッサ
のブロック図、 第２図はアドレスを多重化していないｌチップマイクロ
プロセッサの例を示す図、 第３図はタイミングチャート、 第４図はＩ／Ｏ機能を改良した図、 第５図は通信レジスタを設けた実施例を示す図。 ｌ・・・半導体ユニット ２・・・マイクロプロセッサａ ３・・・マイクロプロセッサｂ ５・・・マルチプレクサ ７・・・バス線 出願人　キャノン株式会社　　　） 代理人　　丸　　島　　儀　　−− 第１図 第２図 第３図

Claims (4)

【特許請求の範囲】
1. （１）１チップ内の複数のＭＰＵが具備されているマイ
   クロプロセッサにおいて チップ内の複数のＭＰＵのアドレス信号およびまたはデ
   ータ信号およびまたは他の制御信号がマルチプレクスさ
   れていることを特徴とするマイクロプロセッサ。
2. （２）いずれか一方のＭＰＵはＩ／Ｏ端子を具備するこ
   とを特徴とする請求項第１項のマイクロプロセッサ。
3. （３）複数のＭＰＵ間の信号の授受を行うための通信レ
   ジスタを具備することを特徴とする請求項第１項のマイ
   クロプロセッサ。
4. （４）マルチプレクサはマイクロプロセッサよりも高速
   の回路技術を用いて構成されていることを特徴とする請
   求項第１項のマイクロプロセッサ。